TWI590447B - 具有三維電晶體之半導體結構及其製程 - Google Patents

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詹 候尼史奇爾
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Description

具有三維電晶體之半導體結構及其製程
本發明通常涉及能夠提升電晶體的電性特徵的包括具有三維通道架構的電晶體，例如鰭式場效應電晶體(FinFET)的高度複雜積體電路及其製造方法。
製造例如CPU(中央處理單元)、儲存裝置、專用積體電路(application specific integrated circuit；ASIC)等先進積體電路需要依據特定的電路佈局在給定的晶片面積上形成大量電路元件，其中，場效應電晶體代表一種重要類型的電路元件，其基本確定積體電路的性能。一般來說，目前實施多種製程技術，其中，對於許多類型的複雜電路，包括場效應電晶體，MOS技術因在操作速度和/或功耗和/或成本效率方面的優越特性而成為目前最有前景的方法之一。在使用例如MOS技術製造複雜積體電路期間，在包括結晶半導體層的基板上形成數百萬個電晶體，例如N通道電晶體和/或P通道電晶體。場效應電晶體，無論是N通道電晶體還是P通道電晶體，通常包括PN接面，它通過被稱作源極和汲極區的高摻雜區與鄰近該高摻雜區設 置的弱摻雜或未摻雜區例如通道區的介面形成。在場效應電晶體中，通道的電導率，亦即導電通道的驅動電流能力，由鄰近該通道形成並通過薄的絕緣層與該通道隔開的閘極電極控制。在閘極電極上施加適當的控制電壓從而形後導電通道以後，通道的電導率尤其依賴於摻雜物濃度、載流子的遷移率以及源汲極之間的距離(對於平面電晶體架構)，該距離也被稱作通道長度。
基於成熟的材料進一步考慮縮小裝置尺寸，業界已提出新的電晶體配置，其中設置“三維”架構以獲得想要的通道寬度，同時保持流過通道的電流的優越可控性。為此，業界已提出FinFET，其中，在SOI(silicon-on-insulator；絕緣體上矽)的薄的主動層或標準的矽基板中形成由矽構成的薄片或鰭片，其中，在兩側壁上以及(如想要的話)在頂面上設置閘極介電材料及閘極電極材料，以實現通道完全耗盡的多閘極電晶體。
在形成FinFET的一些傳統方法中，以長條形的裝置特徵形成鰭片，接著沉積閘極電極材料，可能結合任意間隔物，隨後通過磊晶生長源極或汲極材料可“合併”鰭片的端部。尤其，以這種方式可並聯連接數個FinFET，以增加總體的驅動電流。通常接著，為實現這樣的並聯連接，各FinFET使用相同的源極區和/或汲極區。
不過，這對於FinFET電晶體的電性性能有負面影響。在各種問題中，針對所有的FinFET具有共同的源極與汲極的這樣一種方法，增加了源極與閘極之間以及 汲極與閘極之間的寄生電容，且其限制各FinFET上可獲得的應力類型及其數量。
針對上述情形，本揭露涉及半導體裝置及製造技術，其中，可形成FinFET或一般而言的三維電晶體並使其彼此潛在地並聯連接，同時避免或至少降低上述一個或多個問題的影響。
下面提供本發明的簡要總結，以提供本發明的一些實施態樣的基本理解。本發明內容並非詳盡概述本發明。其並非意圖識別本發明的關鍵或重要元件或劃定本發明的範圍。其唯一目的在於提供一些簡化的概念，作為後面所討論的更詳細說明的前序。
一般來說，本發明提供一種製造技術及半導體裝置，其中，通過針對多個裝置形成共同的汲極區和/或源極區並隨後蝕刻該汲極區和/或源極區以移除位於場效應電晶體鰭片或通道之間的該汲極區和/或源極區的至少部分，可形成鰭式場效應電晶體裝置或一般而言的三維電晶體。或者，可使用這樣一遮罩來形成該汲極區和/或源極區，以獲得相同的幾何結構，也就是使位於場效應電晶體鰭片之間的汲極區和/或源極區的材料少於位於該些鰭片本身上的汲極區和/或源極區的材料。由於該移除或者該汲極區和/或源極區材料在沉積期間不存在，因此這有利於縮小面向閘極的該汲極區和/或源極區的表面區域，從而降低該汲極區與該閘極之間和/或該源極區與該閘極之間的 寄生電容。另外，通過限制通道之間的汲極區和/或源極區的材料量，針對在各鰭片之間存在汲極區和/或源極區材料的情況，可以差別地控制因存在該汲極區和/或源極區材料而引起的結構應力。更進一步而言，因該汲極區和/或源極區材料至少部分不存在而使鰭片之間有更多的間隙可用，因此可以進一步沉積不同的材料，從而能夠進一步控制鰭片的應力。
這裡揭露的一種示例方法涉及包括至少第一及第二三維電晶體的半導體結構，該第一電晶體與第二電晶體彼此並聯電性連接且分享共同的閘極，且各電晶體包括源極和汲極，該第一電晶體的該源極和/或汲極分別與該第二電晶體的該源極和/或汲極至少部分隔開。
這裡揭露的另一種示例方法涉及用以形成包括至少第一及第二三維電晶體的半導體結構的製程，該第一電晶體與該第二電晶體彼此並聯電性連接且分享共同的閘極，該製程包括形成單個源極區和/或單個汲極區分別作為該第一及第二電晶體的汲極和/或源極，以及自該單個源極區和/或該單個汲極區移除材料，以使該第一電晶體的該源極和/或汲極分別與該第二電晶體的該源極和/或汲極至少部分隔開。
這裡揭露的另一種示例方法涉及用以形成包括至少第一及第二三維電晶體的半導體結構的製程，該第一電晶體與該第二電晶體彼此並聯電性連接且分享共同的閘極，該製程包括形成各該第一及第二電晶體的獨立源 極和/或獨立汲極。
這裡揭露的另一種示例方法涉及用以形成包括至少第一及第二三維電晶體的半導體結構的製程，該第一電晶體與該第二電晶體彼此並聯電性連接且分享共同的閘極，該製程包括形成各該第一及第二電晶體的源極和/或汲極，其中，該第一電晶體的該源極及汲極分別通過源極區及汲極區分別與該第二電晶體的該源極及汲極連接，該源極和汲極區沿該些電晶體的通道方向所具有的寬度小於該源極和/或該汲極的寬度。
由於上述方法，面向閘極的源極和/或汲極的區域得以縮小，或者使該區域距離閘極更遠，從而限制源極與閘極和/或汲極與閘極之間的寄生電容。另外，通過移除該源極區和/或汲極區材料的至少部分並使用另一材料替代，可以更好地控制該些電晶體的通道和/或其源極和/或汲極上的應力。
100‧‧‧半導體結構
101‧‧‧基板
102a‧‧‧鰭片
102b‧‧‧鰭片
102c‧‧‧鰭片
103‧‧‧絕緣層
104‧‧‧偽閘極、閘極
105‧‧‧閘極介電質
107‧‧‧遮罩
108‧‧‧源極區、區域
108a‧‧‧源極
108b‧‧‧源極
108c‧‧‧源極
108d‧‧‧源極
108e‧‧‧源極
108f‧‧‧源極
108g‧‧‧源極
108h‧‧‧源極
108i‧‧‧源極
109‧‧‧汲極區、區域
109a‧‧‧汲極
109b‧‧‧汲極
109c‧‧‧汲極
109d‧‧‧汲極
109e‧‧‧汲極
109f‧‧‧汲極
109g‧‧‧汲極
109h‧‧‧汲極
109i‧‧‧汲極
200‧‧‧半導體結構
300‧‧‧半導體結構
400‧‧‧半導體結構
500‧‧‧半導體結構
600‧‧‧半導體結構
700‧‧‧半導體結構
800‧‧‧半導體結構
L1‧‧‧長度
R1‧‧‧區域
T1‧‧‧高度
T2‧‧‧厚度
W1‧‧‧寬度
W2‧‧‧相互距離
W3‧‧‧距離
W4‧‧‧寬度
W5‧‧‧距離
W6‧‧‧寬度
結合附圖參照下面的說明可理解本揭露，這些附圖中相同的元件符號代表類似的元件，其中：第1a圖顯示依據示例實施例的半導體結構的頂視示意圖；第1b圖顯示依據示例實施例沿第1a圖的剖面A-A’的剖視示意圖；第1c圖顯示依據示例實施例沿第1a圖的剖面B-B’的剖視示意圖； 第1d圖顯示依據示例實施例沿第1a圖的剖面C-C’的剖視示意圖；第2a圖顯示依據示例實施例在另一製造階段中的第1a圖的半導體結構的頂視示意圖；第2b圖顯示依據示例實施例沿第2a圖的剖面A-A’的剖視示意圖；第2c圖顯示依據示例實施例沿第2a圖的剖面B-B’的剖視示意圖；第2d圖顯示依據示例實施例沿第2a圖的剖面C-C’的剖視示意圖；第3a圖顯示依據示例實施例在另一製造階段中的第1a圖的半導體結構的頂視示意圖；第3b圖顯示依據示例實施例沿第3a圖的剖面A-A’的剖視示意圖；第3c圖顯示依據示例實施例沿第3a圖的剖面B-B’的剖視示意圖；第3d圖顯示依據示例實施例沿第3a圖的剖面C-C’的剖視示意圖；第4a圖顯示依據示例實施例在另一製造階段中的第1a圖的半導體結構的頂視示意圖；第4b圖顯示依據示例實施例沿第4a圖的剖面A-A’的剖視示意圖；第4c圖顯示依據示例實施例沿第4a圖的剖面B-B’的剖視示意圖； 第4d圖顯示依據示例實施例沿第4a圖的剖面C-C’的剖視示意圖；第5a圖顯示依據示例實施例在另一製造階段中的第1a圖的半導體結構的頂視示意圖；第5b圖顯示依據示例實施例沿第5a圖的剖面A-A’的剖視示意圖；第5c圖顯示依據示例實施例沿第5a圖的剖面B-B’的剖視示意圖；第5d圖顯示依據示例實施例沿第5a圖的剖面C-C’的剖視示意圖；第6a圖顯示依據示例實施例在另一製造階段中的第1a圖的半導體結構的頂視示意圖；第6b圖顯示依據示例實施例沿第6a圖的剖面A-A’的剖視示意圖；第6c圖顯示依據示例實施例沿第6a圖的剖面B-B’的剖視示意圖；第6d圖顯示依據示例實施例沿第6a圖的剖面C-C’的剖視示意圖；第7a圖顯示依據示例實施例的半導體結構的頂視示意圖；以及第7b圖顯示依據示例實施例的半導體結構的頂視示意圖。
儘管這裡揭露的發明主題容許各種修改及替代形式，但附圖中以示例形式顯示本發明主題的特定實施例，並在 此進行詳細說明。不過，應當理解，這裡對特定實施例的說明並非意圖將本發明限於所揭露的特定形式，相反，意圖涵蓋落入申請專利範圍定義的本發明的精神及範圍內的所有修改、等同及替代。
下面說明本發明的各種示例實施例。出於清楚目的，不是實際實施中的全部特徵都在本說明書中進行說明。當然，應當瞭解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以滿足開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些約束條件因不同實施而異。而且，應當瞭解，此類開發努力可能複雜而耗時，但其仍然是本領域技術人員借助本說明書所執行的常規程式。
下面參照附圖說明本發明。附圖中示意各種結構、系統及裝置僅是出於解釋目的以及避免使本發明與本領域技術人員已知的細節混淆。然而，本發明仍包括該些附圖以說明並解釋本發明的示例。這裡所使用的詞語和片語的意思應當被理解並解釋為與相關領域技術人員對這些詞語及片語的理解一致。這裡的術語或片語的連貫使用並不意圖暗含特別的定義，亦即與本領域技術人員所理解的通常慣用意思不同的定義。若術語或片語意圖具有特定意思，亦即不同于本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或片語的特定定義的定義方式明確表示於說明書中。
下述實施例經充分說明以使本領域的技術人員能夠使用本發明。應當理解，基於本揭露，其他實施例將顯而易見，並可作系統、結構、製程或機械的改變而不背離本揭露的範圍。在下述說明中，給出具體標號的細節以供充分理解本揭露。不過，顯而易見的是，本揭露可在不具有該些特定細節的情況下實施。為避免模糊本揭露，一些已知的電路、系統配置、結構配置以及製程步驟未作詳細揭露。
一般來說，本揭露考慮製造技術及半導體裝置，其中，基於製程策略可設置非平面電晶體配置(也稱為三維電晶體或更具體而言，FinFET)，在該製程策略中可使用由半導體基材料例如矽形成的初始鰭片。
第1a圖顯示半導體結構100的頂視示意圖。第1b、1c以及1d圖顯示分別沿線A-A’、B-B’以及C-C’所作的半導體結構100的剖視示意圖。
如這些附圖所示，半導體結構100包括基板101，在基板101中設置鰭片102a至102c。鰭片102a至102c的至少其中部分充當相應FinFET的通道，後面將作詳細說明。鰭片102a至102c可通過自基板101蝕刻材料來形成以暴露鰭片102a至102c，或通過在基板101上沉積材料來形成以構建鰭片102a至102c。或者，它們可通過側壁圖像轉移方法形成。在所有情況下，最終的結構如第1a至1d圖所示。基板101可包括或由矽或任意其他半導體材料例如鍺(Ge)、矽/鍺(SiGe)，或層狀半導體結構例如絕緣體上 矽(SOI)，或半導體合金例如III-V合金組成。鰭片102a至102c可由與基板101相同的半導體材料形成，尤其是通過自基板101移除材料來形成鰭片102a至102c時，以及通過在基板101上沉積材料來形成鰭片102a至102c時，例如在矽基板上使用矽磊晶生長時。或者，鰭片102a至102c可由不同的半導體材料形成。在兩種情況下，相對基板101，可對鰭片102a至102c進行不同摻雜。
如第1b圖所示，鰭片102a至102c沿垂直的Y方向延伸，較佳地，鰭片102a至102c具有60至90奈米範圍內的高度T1，更佳地，高度T1的值為70奈米。而且，各鰭片102a至102c沿X方向具有寬度W1，較佳地，寬度W1在20至40奈米的範圍內，更佳地，寬度W1的值為25奈米。最後，如第1c圖所示，鰭片102b以及鰭片102a及102c(第1c圖中未圖示)沿Z方向具有長度L1，較佳地，長度L1在50至80奈米的範圍內，更佳地，長度L1的值為60奈米。另外，設置鰭片102a至102c沿X方向的相互距離W2在20至40奈米的範圍內，較佳為35奈米。
各鰭片102a至102c可承受一最大電流，該電流由所使用的材料及尺寸限制。一些應用中可能需要與單個FinFET可承受的電流水準相比較高的電流水準。在這些情況下，通過針對鰭片102a至102c的至少其中兩個形成共同的源極區和/或共同的汲極區可並聯連接鰭片102a至102c，從而增加在該共同的源極區和/或共同的汲極區之 間流過的總電流。下面將說明此類共同的源極區和/或汲極區的形成，尤其參照第4a至4d圖。
第2a至2d圖顯示半導體結構200的示意圖，在對半導體結構100執行進一步的製造步驟後形成半導體結構200。尤其，第2a至2d圖分別示意與第1a至1d圖的視角相同的半導體結構。
如第2a至2d圖所示，通過對半導體結構100沉積絕緣層103來獲得半導體結構200。較佳地，在一些實施例中，絕緣層103沿Y方向可具有100奈米的沉積厚度。隨後，通過化學機械拋光(chemical mechanical polishing；CMP)步驟可薄化絕緣層103，使其高度值與鰭片102a至102c的頂面大體對應。最後，可非等向蝕刻絕緣層103，以在鰭片102a至102c的底部保留具有較佳為50奈米的厚度T2的絕緣材料層。換句話說，在一些實施例中，絕緣層103的高度小於鰭片102a至102c的高度。
儘管提供上述製程步驟來說明形成絕緣層103的示例實施例，但本領域的技術人員應當清楚，通過替代的製程步驟可在鰭片102a至102c中形成絕緣層103。例如，通過使用適當的遮罩及沉積步驟，可僅在鰭片102a至102c之間的間隙內沉積絕緣層103，以在單個沉積步驟中獲得所需的厚度，而不使用任何化學機械拋光和/或蝕刻。
第3a至3d圖顯示半導體結構300的示意圖，在對半導體結構200執行進一步的製造步驟後形成半 導體結構300。尤其，第3a至3d圖分別示意與第1a至1d圖的視角相同的半導體結構。
如第3a圖所示，在半導體結構200上形成偽閘極104，從而形成半導體結構300。儘管這裡用偽閘極表示，在後續製程(未圖示)中，閘極將會替代該偽閘極，但本發明並不限於此。尤其，在一些實施例中，閘極104可為最終的閘極而非偽閘極。這樣，在說明本發明時，術語“偽閘極104”與“閘極104”可互換使用。
尤其，偽閘極104可例如由多晶矽形成。較佳地，與FinFET的通道長度對應的偽閘極104沿方向Z的寬度在20至30奈米範圍內，更佳地，該寬度值為26奈米。換句話說，位於偽閘極104下方的鰭片102a至102c的部分與相應FinFET的通道對應。如第3b至3d圖所示，通過閘極介電質105將偽閘極104與各鰭片102a至102c隔開。閘極介電質105通常為氧化物，例如氧化矽，較佳具有2至3奈米的厚度。例如，通過化學氣相沉積或能夠在鰭片102a至102c上形成薄層的任意其他技術可獲得閘極介電質105。通過沉積形成偽閘極104的材料，接著通過化學機械拋光步驟進行後續平坦化，可獲得偽閘極104。
儘管附圖中未顯示，但在偽閘極104的頂部和/或無需形成源汲極的鰭片的部分上和/或絕緣層上可形成氮化物層。這樣一氮化層的目的是在後續生長源極和汲極區108及109(第4a至4d圖)期間充當間隔物。在這方面，本領域的技術人員應當清楚，這樣一間隔層不一定由氮化 物構成，而是可使用允許後續以局部方式形成源汲極的任意材料。
第4a至4d圖顯示半導體結構400的示意圖。在對半導體結構300執行進一步的製造步驟後形成半導體結構400。尤其，第4a至4d圖分別示意與第1a至1d圖的視角相同的半導體結構。
更具體而言，在半導體結構400中，在各鰭片102a至102c的兩端形成源極和汲極區108及109。通過使用前述的氮化物層或任意等同的遮罩層，可精確地控制源極和汲極區108及109的定位。尤其，源極和汲極區108及109的形狀與上面參照第3a至3d圖所述但未圖示的氮化物層或遮罩層的負像對應。
在一些實施例中，通過磊晶生長矽使鰭片在區域108及109(亦即未由遮罩層或氮化物層(SiN)覆蓋的區域)中的鰭片末端合併，從而形成源極區108及汲極區109。由於該氮化物層或遮罩層，得以精確控制源極和汲極區108及109與偽閘極104的接近度。在一示例製造方法中，閘極104由氮化物完全包覆，且通過光微影步驟以及後續的相應蝕刻步驟僅暴露將要形成源極和汲極區108及109的區域，以在這些區域中生長選擇性矽。儘管這裡說明源極和汲極區108及109是通過磊晶生長矽形成的，但本發明並不限於此，相反，可使用其他材料，例如SiGe或III-V合金，以及/或者其他沉積方法，例如化學氣相沉積(chemical vapor deposition；CVD)或物理氣相沉積 (physical vapor deposition；PVD)。接著，必要的話，可摻雜源極和汲極區108及109，例如針對P型場效應電晶體摻雜硼，針對N型場效應電晶體摻雜磷(P)/砷(As)。可設置源極和汲極區108及109與閘極104之間沿Z方向的距離W3在10至30奈米的範圍內，較佳為20奈米。另外，源極和汲極區108及109沿Z方向的寬度W4在20至40奈米的範圍內，較佳為30奈米。
形成源極和汲極區108及109以後，鰭片102a至102c由此被並聯電性連接。為存取源極和汲極區108及109，可在源極和汲極區上形成相應的源極汲極接觸(source and drain contacts)(未圖示)。不過，這樣一架構使面向閘極104在XY平面上的源極和汲極區108及109具有相當大的區域。這造成源極區108與閘極104之間以及汲極區109與閘極104之間的寄生電容較高。另外，源極和汲極區108及109的材料可因針對這些區域所採用的生長技術而呈現雙軸向應力。這可能限制流過鰭片102a至102c和/或源極和汲極區108及109的電流量。
第5a至5d圖顯示半導體結構500的示意圖，半導體結構500與具有覆蓋遮罩107的半導體結構400對應。尤其，第5a至5d圖分別示意與第1a至1d圖的視角相同的半導體結構。
更具體而言，在第5a圖中，遮罩107垂直覆蓋半導體結構500。這裡，為了降低遮罩的數量並因此降低製造成本，遮罩107可與形成鰭片102a至102c所使 用的遮罩(未圖示)對應。這裡，即使遮罩107相對其在形成鰭片102a至102c時的原始位置具有5至10奈米的定位容差，仍可成功執行該移除製程。不過，可使用能夠移除使鰭片102a至102c相互隔開的區域R1的至少部分中的源極和汲極區108及109的材料的至少部分的任意遮罩。由於遮罩107的使用，得以選擇性移除鰭片102a至102c之間的區域R1中的源極和汲極區108及109所使用的材料。在這個階段，閘極104與源極和汲極區108及109之間的區域仍受前述製造步驟中所使用的氮化矽保護或更一般而言，由間隔物的遮罩層保護，以便選擇性移除鰭片102a至102c之間的部分中的源極和汲極區108及109的材料，而不影響結構的其餘部分。
第6a至6d圖顯示半導體結構600的示意圖，半導體結構600與執行基於遮罩107的蝕刻製程以後的半導體結構400對應。尤其，第6a至6d圖分別示意與第1a至1d圖的視角相同的半導體結構。
由於鰭片102a至102c之間的區域R1中的源極和汲極區108及109的材料的移除，可獲得如第6a至6d圖所示的半導體結構600。尤其，如第6a圖所示，與沿X方向的源極和汲極區108及109對齊的鰭片102a至102c之間的區域R1不包含使源極和汲極區108及109相互連接的材料。相反，針對各鰭片102a至102c，源極和汲極區108及109分別獨立隔開，從而導致形成獨立的源極108a至108c以及獨立的汲極109a至109c。
應當注意的是，在本實施例中，所示遮罩107沿Z方向覆蓋整個源極和汲極區108及109。不過，本發明並不限於此。尤其，可完全移除鰭片102a至102c之間的源極汲極材料，如第6a至6d圖所示，以使各鰭片具有獨立的源極108a至108c及汲極109a至109c。接著，這些獨立的源汲極可通過其各自的接觸以及導孔及連接線的適當使用而電性連接。
或者，可僅移除鰭片102a至102c之間的源極和汲極區材料的部分，尤其是沿Z方向與偽閘極104最接近的部分，如第7b圖的半導體結構800中所示。這裡，與鰭片102a至102c上的源汲極108g至108i以及109g至109i相比，沿Z方向與偽閘極104距離較遠的位於鰭片102a至102c之間的源極和汲極區108及109的材料可保留。尤其，源極和汲極區108及109的剩餘材料可起始於沿Z方向的距離W5處，W5在20至30奈米的範圍內，較佳為25奈米。由於該後一種方法，通過鰭片102a至102c之間的源極和汲極區108及109的剩餘材料可確保鰭片102a至102c的源汲極108g至108i以及109g至109i之間的連接。
或者，可僅移除鰭片102a至102c之間的源極和汲極區材料的部分，尤其是沿Z方向遠離偽閘極104的部分，如第7a圖的半導體結構700中所示。這裡，與鰭片102a至102c上的源汲極108d至108f以及109d至109f相比，沿Z方向與偽閘極104距離同樣近的位於鰭片102a至102c之間的源極和汲極區108及109的材料可保留。由 於這種方法，通過鰭片102a至102c之間的源極和汲極區108及109的剩餘材料可確保鰭片102a至102c的源汲極108g至108i以及109g至109i之間的連接。
例如，可採用半導體結構700及800所示的實施例來增加鰭片102a至102c的機械強度。
在半導體結構700及800中，剩餘的源極和汲極區材料沿Z方向的寬度W6可在10至20奈米的範圍內，較佳為15奈米。
這樣，由於所述製程，可獲得包括至少第一及第二三維電晶體的半導體結構，該第一電晶體與該第二電晶體彼此並聯電性連接且分享共同的閘極104，在該半導體結構中，各電晶體包括源極及汲極，該第一電晶體的源極和/或汲極分別與該第二電晶體的源極和/或汲極部分或完全隔開。更具體而言，各該第一及第二電晶體包括通道，以及沿與該第一電晶體的通道和/或該第二電晶體的通道平行的方向，該第一電晶體的源極和/或汲極分別與該第二電晶體的源極和/或汲極部分或完全隔開。而且，如第7a圖所示，在最靠近閘極104的源極和/或汲極的部分中，該第一電晶體的源極108d和/或汲極109d分別與該第二電晶體的源極108e和/或汲極109e至少部分隔開，以及在最靠近閘極104的源極和/或汲極的部分中，該第二電晶體的源極108e和/或汲極109e分別與該第三電晶體的源極108f和/或汲極109f至少部分隔開。或者，如第7b圖所示，在最遠離閘極104的源極和/或汲極的部分中，該第一電晶體的源極108g和/或汲極109g分別與該第二電晶體的源極108h和/或汲極109h至少部分隔開，以及在最遠離閘極104的源極和/或汲極的部分中，該第二電晶體的源極108h和/ 或汲極109h分別與該第三電晶體的源極108i和/或汲極109i至少部分隔開。或者，如第6a圖所示，該第一電晶體的源極108a和/或汲極109a分別與該第二電晶體的源極108b和/或汲極109b完全隔開，以及該第二電晶體的源極108b和/或汲極109b分別與該第三電晶體的源極108c和/或汲極109c完全隔開。在最後這種情況下，各電晶體還包括通道，以及該第一電晶體的源極和/或汲極具有與該第一電晶體的通道的寬度對應的寬度W1，以及/或者該第二電晶體的源極和/或汲極具有與該第二電晶體的通道的寬度對應的寬度W1。這裡，部分隔開的表述意指兩個元件沒有沿其相互面對的側面完全連接，而是僅相互面對的側面的部分用於與另一元件連接。
更一般而言，本發明可通過完全移除區域R1中的材料來實施，如半導體結構600所示，或者通過僅移除其部分材料來實施，如半導體結構700及800所示。本領域的技術人員應當清楚，半導體結構700及800只是具有相同配置的兩種極端情形，其中，源極和汲極區108及109的一些材料保留于區域R1中，並且可實施處於這兩種情形之間的其他配置。
這樣，由於移除鰭片102a至102c之間(亦即，區域R1中)的源汲極和極區材料的至少部分，因此半導體結構600至800不同於半導體結構400。尤其，在半導體結構600及800中，由於移除偽閘極104附近的此類材料，因此可以降低偽閘極104與源極和汲極區108及109之間的電容。實際上，將半導體結構600及800與半導體結構400比較時可看到，半導體結構600的源汲極108a至 108c以及109a至109c在XY平面上的區域基本小於半導體結構400的等同區域。即使在半導體結構800的情況下，其中從鰭片102a至102c之間僅移除形成源極和汲極區108及109的材料的部分，儘管半導體結構800與半導體結構400的源極和汲極區108及109在XY平面上的區域相同，但與半導體結構400相比，半導體結構800的此類區域與閘極104的平均距離較遠。也就是說，當僅移除源極和汲極區108及109的材料的部分時或者當移除所有此類材料時，源極和汲極區108及109與偽閘極104之間的電容降低，因而提升了並聯連接的FinFET的電性特徵。
另外，通過移除鰭片102a至102c之間的材料，由源極和汲極區108及109的材料例如矽/鍺的磊晶生長產生的雙軸向應力可轉換為單軸向應力。在一些情況下，事實上，與雙軸向應力相比，FinFET中的單軸向應力達到較好的遷移率改進。這樣，與半導體結構400相比，半導體結構600、700及800具有較好的電性特徵，在半導體結構400中，鰭片102a至102c之間的材料在鰭片上產生雙軸向應力，而這在半導體結構600、700及800中不存在或降低。
另外，通過完全移除源極和汲極區材料而在半導體結構600中的相鄰鰭片102a至102c的獨立源汲極108a至108c以及109a至109c之間形成的間隙，以及通過部分移除源極和汲極區材料而在半導體結構700及800中的相鄰鰭片102a至102c的源汲極108d至108i以及109d 至109i之間形成的間隙可隨後使用不同的材料填充，例如應力覆蓋膜，例如氮化矽(Si3N4)、氧化矽(SiO2)等，從而能夠改進遷移率及驅動電流。也就是說，由於另一材料的使用，可以在鰭片102a至102c和/或源汲極108a至108i以及109a至109i上進一步配置想要的應力，以基於鰭片102a至102c提升FinFET的相應電性特徵。在半導體結構中400中無法對源汲極應力進行此類進一步的配置，在半導體結構400中，鰭片102a至102c的源極和汲極區108及109之間的間隙由相同的源極和汲極區材料完全填充。
儘管未圖示，但本領域的技術人員應當清楚，附圖中未顯示的一些製程步驟，例如用於活化及擴散的RTA(rapid thermal annealing；快速熱退火)，以及/或者矽化物形成，以及/或者移除偽閘極並使用高k/金屬閘極替代的步驟，以及/或者傳統FinFET流程中的接觸形成以及後端工藝製程，出於清楚目的而未作說明。
在本發明的替代實施例中，與移除鰭片102a至102c之間的源極和汲極區108及109的材料相反，可以僅對應半導體結構600至800中的元件符號108a至108i以及109a至109i所示的區域來沉積此類材料。換句話說，與實施源極和汲極區108及109的沉積以及通過例如光微影及蝕刻來實施後續的圖案化相反，可以以局部的方式直接進行源汲極108a至108i以及109a至109i的局部沉積。除覆蓋偽閘極104並沿Z方向充當間隔物以定義源極108與偽閘極104之間的距離以及汲極109與偽閘極104之間 的距離的上述氮化物層或更一般而言的遮罩層以外，這種方法可通過例如使用用以局部沉積源極和汲極區108及109的材料的遮罩700達成。換句話說，源汲極108a至108c以及109a至109c的此類局部形成可通過使用第4a至4d圖中的所示的沉積步驟中所使用的遮罩107來達成。
而且，儘管附圖中顯示三個鰭片102a至102c，但本領域的技術人員應當清楚，兩個以上的任意數目的鰭片可用于實施本發明。
由於本領域的技術人員借助這裡的教導可以很容易地以不同但等同的方式修改並實施本發明，因此上述特定的實施例僅為示例性質。例如，可以不同的順序執行上述製程步驟。而且，本發明並不限於這裡所示架構或設計的細節，而是如申請專利範圍所述。因此，顯然，可對上面揭露的特定實施例進行修改或變更，所有此類變更落入本發明的範圍及精神內。因此，申請專利範圍規定本發明的保護範圍。
103‧‧‧絕緣層
104‧‧‧偽閘極、閘極
108a‧‧‧源極
108b‧‧‧源極
108c‧‧‧源極
109a‧‧‧汲極
109b‧‧‧汲極
109c‧‧‧汲極
600‧‧‧半導體結構
R1‧‧‧區域、間隙

Claims (19)

  1. 一種具有三維電晶體之半導體結構，包括：至少第一及第二三維電晶體，該第一電晶體與該第二電晶體彼此並聯電性連接且分享共同的閘極；以及各電晶體包括源極和汲極，該第一電晶體的該源極與該第二電晶體的該源極部分或完全隔開，且該第一電晶體的該汲極與該第二電晶體的該汲極部分或完全隔開。
  2. 如申請專利範圍第1項所述之半導體結構，其中，各電晶體包括通道，以及沿與該第一電晶體的該通道和該第二電晶體的該通道平行的方向，該第一電晶體的該源極與該第二電晶體的該源極至少部分隔開，且沿與該第一電晶體的該通道和該第二電晶體的該通道平行的方向，該第一電晶體的該汲極與該第二電晶體的該汲極至少部分隔開。
  3. 如申請專利範圍第2項所述之半導體結構，其中，在最靠近該閘極的該源極的部分中，該第一電晶體的該源極與該第二電晶體的該源極至少部分隔開，且在最靠近該閘極的該汲極的部分中，該第一電晶體的該汲極與該第二電晶體的該汲極至少部分隔開。
  4. 如申請專利範圍第2項所述之半導體結構，其中，在最遠離該閘極的該源極的部分中，該第一電晶體的該源極與該第二電晶體的該源極至少部分隔開，且在最 遠離該閘極的該汲極的部分中，該第一電晶體的該汲極與該第二電晶體的該汲極至少部分隔開。
  5. 如申請專利範圍第1項所述之半導體結構，其中，該第一電晶體的該源極與該第二電晶體的該源極完全隔開，且該第一電晶體的該汲極與該第二電晶體的該汲極完全隔開。
  6. 如申請專利範圍第5項所述之半導體結構，其中，各電晶體還包括通道，以及該第一電晶體的該源極和/或汲極具有與該第一電晶體的通道的寬度對應的寬度，以及/或者該第二電晶體的該源極和/或汲極具有與該第二電晶體的通道的寬度對應的寬度。
  7. 如申請專利範圍第6項所述之半導體結構，其中，該電晶體係鰭式場效應電晶體。
  8. 如申請專利範圍第1項所述之半導體結構，其中，至少在由該第一電晶體的該源極和/或汲極分別與該第二電晶體的該源極和/或汲極之間的該至少部分隔開所產生的間隙的部分中插入與該源極和/或汲極的一者不同的材料，尤其是氮化矽(Si3N4)和/或氧化矽(SiO2)。
  9. 一種用以形成包括至少第一及第二三維電晶體的半導體結構的製程，該第一電晶體與該第二電晶體彼此並聯電性連接且分享共同的閘極，該製程包括：形成單個源極區和/或單個汲極區分別作為該第一及第二電晶體兩者的汲極和/或源極；自該單個源極區和/或該單個汲極區移除材料，以 使該第一電晶體的該源極與該第二電晶體的該源極部分或完全隔開，且使該第一電晶體的該汲極與該第二電晶體的該汲極部分或完全隔開。
  10. 如申請專利範圍第9項所述之製程，其中，各電晶體還包括通道，以及自該源極區和/或該汲極區移除材料係經配置成，沿與該第一電晶體的該通道和該第二電晶體的該通道平行的方向，該第一電晶體的該源極與該第二電晶體的該源極至少部分隔開，且沿與該第一電晶體的該通道和該第二電晶體的該通道平行的方向，該第一電晶體的該汲極與該第二電晶體的該汲極至少部分隔開。
  11. 如申請專利範圍第10項所述之製程，其中，自該源極區和/或該汲極區移除材料係經配置成，在最靠近該閘極的該源極的部分中，該第一電晶體的該源極與該第二電晶體的該源極至少部分隔開，且在最靠近該閘極的該汲極的部分中，該第一電晶體的該汲極與該第二電晶體的該汲極至少部分隔開。
  12. 如申請專利範圍第10項所述之製程，其中，自該源極區和/或該汲極區移除材料係，在最遠離該閘極的該源極的部分中，該第一電晶體的該源極與該第二電晶體的該源極至少部分隔開，且在最遠離該閘極的該汲極的部分中，該第一電晶體的該汲極與該第二電晶體的該汲極至少部分隔開。
  13. 如申請專利範圍第9項所述之製程，其中，自該源極 區和/或該汲極區移除材料係經配置成，該第一電晶體的該源極與該第二電晶體的該源極完全隔開，且該第一電晶體的該汲極與該第二電晶體的該汲極完全隔開。
  14. 如申請專利範圍第13項所述之製程，其中，各電晶體還包括通道，以及自該源極區和/或該汲極區移除材料係經配置成使該第一電晶體的該源極和/或汲極具有與該第一電晶體的通道的寬度對應的寬度，以及/或者該第二電晶體的該源極和/或汲極具有與該第二電晶體的通道的寬度對應的寬度。
  15. 如申請專利範圍第14項所述之製程，其中，該電晶體係鰭式場效應電晶體。
  16. 如申請專利範圍第9項所述之製程，其中，藉由使用與形成該電晶體的該通道中所使用的遮罩對應的該遮罩來實現移除。
  17. 如申請專利範圍第9項所述之製程，其中，至少在該移除所產生的間隙的部分中插入與該源極和/或汲極的一者不同的應力材料，藉以改變鰭片和/或汲極和/或源極的應力。
  18. 如申請專利範圍第17項所述之製程，其中，該應力材料係氮化矽(Si3N4)和/或氧化矽(SiO2)的其中一種。
  19. 一種用以形成包括至少第一及第二三維電晶體的半導體結構的製程，該第一電晶體與該第二電晶體彼此並聯電性連接且分享共同的閘極，該製程包括形成各該 第一及第二電晶體的源極和/或汲極，其中，該第一電晶體的該源極及汲極分別藉由源極區及汲極區分別與該第二電晶體的該源極及汲極連接，該源極和汲極區沿該電晶體的通道方向所具有的寬度小於該源極和/或該汲極的寬度。
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