CN114613771A - 具有改进的沟道迁移率的三维晶体管 - Google Patents

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Abstract

本发明涉及具有改进的沟道迁移率的三维晶体管，提供一种包括至少第一及第二三维晶体管的半导体结构，其中，该第一晶体管与该第二晶体管彼此并联电性连接，以及其中，各晶体管包括源极和漏极，其中，该第一晶体管的源极和/或漏极分别与该第二晶体管的源极和/或漏极至少部分隔开。本发明还涉及一种用以形成这样的半导体结构的制程。

Description

具有改进的沟道迁移率的三维晶体管
本发明是中国专利申请号为201410541490.6，发明名称为“具有改进的沟道迁移率的三维晶体管”，申请日为2014年10月14日的专利申请的分案申请。
技术领域
本发明通常涉及能够提升晶体管的电性特征的包括具有三维沟道架构的晶体管，例如鳍式场效应晶体管(FinFET)的高度复杂集成电路及其制造方法。
背景技术
制造例如CPU(中央处理单元)、储存装置、专用集成电路(application specificintegrated circuit；ASIC)等先进集成电路需要依据特定的电路布局在给定的芯片面积上形成大量电路元件，其中，场效应晶体管代表一种重要类型的电路元件，其基本确定集成电路的性能。一般来说，目前实施多种制程技术，其中，对于许多类型的复杂电路，包括场效应晶体管，MOS技术因在操作速度和/或功耗和/或成本效率方面的优越特性而成为目前最有前景的方法之一。在使用例如MOS技术制造复杂集成电路期间，在包括结晶半导体层的衬底上形成数百万个晶体管，例如N沟道晶体管和/或P沟道晶体管。场效应晶体管，无论是N沟道晶体管还是P沟道晶体管，通常包括PN结，它通过被称作源漏极区的高掺杂区与邻近该高掺杂区设置的弱掺杂或未掺杂区例如沟道区的界面形成。在场效应晶体管中，沟道的电导率，亦即导电沟道的驱动电流能力，由邻近该沟道形成并通过薄的绝缘层与该沟道隔开的栅极电极控制。在栅极电极上施加适当的控制电压从而形后导电沟道以后，沟道的电导率尤其依赖于掺杂物浓度、载流子的迁移率以及源漏极之间的距离(对于平面晶体管架构)，该距离也被称作沟道长度。
基于成熟的材料进一步考虑缩小装置尺寸，业界已提出新的晶体管配置，其中设置“三维”架构以获得想要的沟道宽度，同时保持流过沟道的电流的优越可控性。为此，业界已提出FinFET，其中，在SOI(silicon-on-insulator；绝缘体上硅)的薄的主动层或标准的硅衬底中形成由硅构成的薄片或鳍片，其中，在两侧壁上以及(如想要的话)在顶面上设置栅极介电材料及栅极电极材料，以实现沟道完全耗尽的多栅极晶体管。
在形成FinFET的一些传统方法中，以长条形的装置特征形成鳍片，接着沉积栅极电极材料，可能结合任意间隙壁，随后通过外延生长源极或漏极材料可“合并”鳍片的端部。尤其，以这种方式可并联连接数个FinFET，以增加总体的驱动电流。通常接着，为实现这样的并联连接，各FinFET使用相同的源区和/或漏区。
不过，这对于FinFET晶体管的电性性能有负面影响。在各种问题中，针对所有的FinFET具有共同的源漏极的这样一种方法，增加了源极与栅极之间以及漏极与栅极之间的寄生电容，且其限制各FinFET上可获得的应力类型及其数量。
针对上述情形，本揭露涉及半导体装置及制造技术，其中，可形成FinFET或一般而言的三维晶体管并使其彼此潜在地并联连接，同时避免或至少降低上述一个或多个问题的影响。
发明内容
下面提供本发明的简要总结，以提供本发明的一些实施态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
一般来说，本发明提供一种制造技术及半导体装置，其中，通过针对多个装置形成共同的漏区和/或源区并随后蚀刻该漏区和/或源区以移除位于场效应晶体管鳍片或沟道之间的该漏区和/或源区的至少部分，可形成鳍式场效应晶体管装置或一般而言的三维晶体管。或者，可使用这样一掩膜来形成该漏区和/或源区，以获得相同的几何结构，也就是使位于场效应晶体管鳍片之间的漏区和/或源区的材料少于位于该些鳍片本身上的漏区和/或源区的材料。由于该移除或者该漏区和/或源区材料在沉积期间不存在，因此这有利于缩小面向栅极的该漏区和/或源区的表面区域，从而降低该漏区与该栅极之间和/或该源区与该栅极之间的寄生电容。另外，通过限制沟道之间的漏区和/或源区的材料量，针对在各鳍片之间存在漏区和/或源区材料的情况，可以差别地控制因存在该漏区和/或源区材料而引起的结构应力。更进一步而言，因该漏区和/或源区材料至少部分不存在而使鳍片之间有更多的间隙可用，因此可以进一步沉积不同的材料，从而能够进一步控制鳍片的应力。
这里揭露的一种示例方法涉及包括至少第一及第二三维晶体管的半导体结构，该第一晶体管与第二晶体管彼此并联电性连接且共用一个共同的栅极，且各晶体管包括源极和漏极，该第一晶体管的该源极和/或漏极分别与该第二晶体管的该源极和/或漏极至少部分隔开。
这里揭露的另一种示例方法涉及用以形成包括至少第一及第二三维晶体管的半导体结构的制程，该第一晶体管与该第二晶体管彼此并联电性连接且共用一个共同的栅极，该制程包括形成单个源区和/或单个漏区分别作为该第一及第二晶体管的漏极和/或源极，以及自该单个源区和/或该单个漏区移除材料，以使该第一晶体管的该源极和/或漏极分别与该第二晶体管的该源极和/或漏极至少部分隔开。
这里揭露的另一种示例方法涉及用以形成包括至少第一及第二三维晶体管的半导体结构的制程，该第一晶体管与该第二晶体管彼此并联电性连接且共用一个共同的栅极，该制程包括形成各该第一及第二晶体管的独立源极和/或独立漏极。
这里揭露的另一种示例方法涉及用以形成包括至少第一及第二三维晶体管的半导体结构的制程，该第一晶体管与该第二晶体管彼此并联电性连接且共用一个共同的栅极，该制程包括形成各该第一及第二晶体管的源极和/或漏极，其中，该第一晶体管的该源极及漏极分别通过源区及漏区分别与该第二晶体管的该源极及漏极连接，该源漏区沿该些晶体管的沟道方向所具有的宽度小于该源极和/或该漏极的宽度。
由于上述方法，面向栅极的源极和/或漏极的区域得以缩小，或者使该区域距离栅极更远，从而限制源极与栅极和/或漏极与栅极之间的寄生电容。另外，通过移除该源区和/或漏区材料的至少部分并使用另一材料替代，可以更好地控制该些晶体管的沟道和/或其源极和/或漏极上的应力。
附图说明
结合附图参照下面的说明可理解本揭露，这些附图中类似的附图标记代表类似的元件，其中：
图1a显示依据示例实施例的半导体结构的顶视示意图；
图1b显示依据示例实施例沿图1a的剖面A-A’的剖视示意图；
图1c显示依据示例实施例沿图1a的剖面B-B’的剖视示意图；
图1d显示依据示例实施例沿图1a的剖面C-C’的剖视示意图；
图2a显示依据示例实施例在另一制造阶段中的图1a的半导体结构的顶视示意图；
图2b显示依据示例实施例沿图2a的剖面A-A’的剖视示意图；
图2c显示依据示例实施例沿图2a的剖面B-B’的剖视示意图；
图2d显示依据示例实施例沿图2a的剖面C-C’的剖视示意图；
图3a显示依据示例实施例在另一制造阶段中的图1a的半导体结构的顶视示意图；
图3b显示依据示例实施例沿图3a的剖面A-A’的剖视示意图；
图3c显示依据示例实施例沿图3a的剖面B-B’的剖视示意图；
图3d显示依据示例实施例沿图3a的剖面C-C’的剖视示意图；
图4a显示依据示例实施例在另一制造阶段中的图1a的半导体结构的顶视示意图；
图4b显示依据示例实施例沿图4a的剖面A-A’的剖视示意图；
图4c显示依据示例实施例沿图4a的剖面B-B’的剖视示意图；
图4d显示依据示例实施例沿图4a的剖面C-C’的剖视示意图；
图5a显示依据示例实施例在另一制造阶段中的图1a的半导体结构的顶视示意图；
图5b显示依据示例实施例沿图5a的剖面A-A’的剖视示意图；
图5c显示依据示例实施例沿图5a的剖面B-B’的剖视示意图；
图5d显示依据示例实施例沿图5a的剖面C-C’的剖视示意图；
图6a显示依据示例实施例在另一制造阶段中的图1a的半导体结构的顶视示意图；
图6b显示依据示例实施例沿图6a的剖面A-A’的剖视示意图；
图6c显示依据示例实施例沿图6a的剖面B-B’的剖视示意图；
图6d显示依据示例实施例沿图6a的剖面C-C’的剖视示意图；
图7a显示依据示例实施例的半导体结构的顶视示意图；以及
图7b显示依据示例实施例的半导体结构的顶视示意图。
尽管这里揭露的发明主题容许各种修改及替代形式，但附图中以示例形式显示本发明主题的特定实施例，并在此进行详细说明。不过，应当理解，这里对特定实施例的说明并非意图将本发明限于所揭露的特定形式，相反，意图涵盖落入权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
具体实施方式
下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以满足开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些约束条件因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域技术人员借助本说明书所执行的常规程序。
下面参照附图说明本发明。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆。然而，本发明仍包括该些附图以说明并解释本发明的示例。这里所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
下述实施例经充分说明以使本领域的技术人员能够使用本发明。应当理解，基于本揭露，其它实施例将显而易见，并可作系统、结构、制程或机械的改变而不背离本揭露的范围。在下述说明中，给出具体标号的细节以供充分理解本揭露。不过，显而易见的是，本揭露可在不具有该些特定细节的情况下实施。为避免模糊本揭露，一些已知的电路、系统配置、结构配置以及制程步骤未作详细揭露。
一般来说，本揭露考虑制造技术及半导体装置，其中，基于制程策略可设置非平面晶体管配置(也称为三维晶体管或更具体而言，FinFET)，在该制程策略中可使用由半导体基材料例如硅形成的初始鳍片。
图1a显示半导体结构100的顶视示意图。图1b、1c以及1d显示分别沿线A-A’、B-B’以及C-C’所作的半导体结构100的剖视示意图。
如这些附图所示，半导体结构100包括衬底101，在衬底101中设置鳍片102a至102c。鳍片102a至102c的至少其中部分充当相应FinFET的沟道，后面将作详细说明。鳍片102a至102c可通过自衬底101蚀刻材料来形成以暴露鳍片102a至102c，或通过在衬底101上沉积材料来形成以构建鳍片102a至102c。或者，它们可通过侧壁图像转移方法形成。在所有情况下，最终的结构如图1a至1d所示。衬底101可包括或由硅或任意其它半导体材料例如锗(Ge)、硅/锗(SiGe)，或层状半导体结构例如绝缘体上硅(SOI)，或半导体合金例如III-V合金组成。鳍片102a至102c可由与衬底101相同的半导体材料形成，尤其是通过自衬底101移除材料来形成鳍片102a至102c时，以及通过在衬底101上沉积材料来形成鳍片102a至102c时，例如在硅衬底上使用硅外延生长时。或者，鳍片102a至102c可由不同的半导体材料形成。在两种情况下，相对衬底101，可对鳍片102a至102c进行不同掺杂。
如图1b所示，鳍片102a至102c沿垂直的Y方向延伸，较佳地，鳍片102a至102c具有60至90纳米范围内的高度T1，更佳地，高度T1的值为70纳米。而且，各鳍片102a至102c沿X方向具有宽度W1，较佳地，宽度W1在20至40纳米的范围内，更佳地，宽度W1的值为25纳米。最后，如图1c所示，鳍片102b以及鳍片102a及102c(图1c中未图示)沿Z方向具有长度L1，较佳地，长度L1在50至80纳米的范围内，更佳地，长度L1的值为60纳米。另外，设置鳍片102a至102c沿X方向的相互距离W2在20至40纳米的范围内，较佳为35纳米。
各鳍片102a至102c可承受一最大电流，该电流由所使用的材料及尺寸限制。一些应用中可能需要与单个FinFET可承受的电流水平相比较高的电流水平。在这些情况下，通过针对鳍片102a至102c的至少其中两个形成共同的源区和/或共同的漏区可并联连接鳍片102a至102c，从而增加在该共同的源区和/或共同的漏区之间流过的总电流。下面将说明此类共同的源区和/或漏区的形成，尤其参照图4a至4d。
图2a至2d显示半导体结构200的示意图，在对半导体结构100执行进一步的制造步骤后形成半导体结构200。尤其，图2a至2d分别示意与图1a至1d的视角相同的半导体结构。
如图2a至2d所示，通过对半导体结构100沉积绝缘层103来获得半导体结构200。较佳地，在一些实施例中，绝缘层103沿Y方向可具有100纳米的沉积厚度。随后，通过化学机械抛光(chemical mechanical polishing；CMP)步骤可薄化绝缘层103，使其高度值与鳍片102a至102c的顶面大体对应。最后，可非等向蚀刻绝缘层103，以在鳍片102a至102c的底部保留具有较佳为50纳米的厚度T2的绝缘材料层。换句话说，在一些实施例中，绝缘层103的高度小于鳍片102a至102c的高度。
尽管提供上述制程步骤来说明形成绝缘层103的示例实施例，但本领域的技术人员应当清楚，通过替代的制程步骤可在鳍片102a至102c中形成绝缘层103。例如，通过使用适当的掩膜及沉积步骤，可仅在鳍片102a至102c之间的间隙内沉积绝缘层103，以在单个沉积步骤中获得所需的厚度，而不使用任何化学机械抛光和/或蚀刻。
图3a至3d显示半导体结构300的示意图，在对半导体结构200执行进一步的制造步骤后形成半导体结构300。尤其，图3a至3d分别示意与图1a至1d的视角相同的半导体结构。
如图3a所示，在半导体结构200上形成伪栅极104，从而形成半导体结构300。尽管这里用伪栅极表示，在后续制程(未图示)中，栅极将会替代该伪栅极，但本发明并不限于此。尤其，在一些实施例中，栅极104可为最终的栅极而非伪栅极。这样，在说明本发明时，术语“伪栅极104”与“栅极104”可互换使用。
尤其，伪栅极104可例如由多晶硅形成。较佳地，与FinFET的沟道长度对应的伪栅极104沿方向Z的宽度在20至30纳米范围内，更佳地，该宽度值为26纳米。换句话说，位于伪栅极104下方的鳍片102a至102c的部分与相应FinFET的沟道对应。如图3b至3d所示，通过栅极介电质105将伪栅极104与各鳍片102a至102c隔开。栅极介电质105通常为氧化物，例如氧化硅，较佳具有2至3纳米的厚度。例如，通过化学气相沉积或能够在鳍片102a至102c上形成薄层的任意其它技术可获得栅极介电质105。通过沉积形成伪栅极104的材料，接着通过化学机械抛光步骤进行后续平坦化，可获得伪栅极104。
尽管附图中未显示，但在伪栅极104的顶部和/或无需形成源漏极的鳍片的部分上和/或绝缘层上可形成氮化物层。这样一氮化层的目的是在后续生长源漏区108及109(图4a至4d)期间充当间隙壁。在这方面，本领域的技术人员应当清楚，这样一间隔层不一定由氮化物构成，而是可使用允许后续以局部方式形成源漏极的任意材料。
图4a至4d显示半导体结构400的示意图。在对半导体结构300执行进一步的制造步骤后形成半导体结构400。尤其，图4a至4d分别示意与图1a至1d的视角相同的半导体结构。
更具体而言，在半导体结构400中，在各鳍片102a至102c的两端形成源漏区108及109。通过使用前述的氮化物层或任意等同的掩膜层，可精确地控制源漏区108及109的定位。尤其，源漏区108及109的形状与上面参照图3a至3d所述但未图示的氮化物层或掩膜层的负像对应。
在一些实施例中，通过外延生长硅使鳍片在区域108及109(亦即未由掩膜层或氮化物层(SiN)覆盖的区域)中的鳍片末端合并，从而形成源区108及漏区109。由于该氮化物层或掩膜层，得以精确控制源漏区108及109与伪栅极104的接近度。在一示例制造方法中，栅极104由氮化物完全包覆，且通过光刻步骤以及后续的相应蚀刻步骤仅暴露将要形成源漏区108及109的区域，以在这些区域中生长选择性硅。尽管这里说明源漏区108及109是通过外延生长硅形成的，但本发明并不限于此，相反，可使用其它材料，例如SiGe或III-V合金，以及/或者其它沉积方法，例如化学气相沉积(chemical vapor deposition；CVD)或物理气相沉积(physical vapor deposition；PVD)。接着，必要的话，可掺杂源漏区108及109，例如针对P型场效应晶体管掺杂硼，针对N型场效应晶体管掺杂磷(P)/砷(As)。可设置源漏区108及109与栅极104之间沿Z方向的距离W3在10至30纳米的范围内，较佳为20纳米。另外，源漏区108及109沿Z方向的宽度W4在20至40纳米的范围内，较佳为30纳米。
形成源漏区108及109以后，鳍片102a至102c由此被并联电性连接。为访问源漏区108及109，可在源漏区上形成相应的源漏接触(未图示)。不过，这样一架构使面向栅极104在XY平面上的源漏区108及109具有相当大的区域。这造成源区108与栅极104之间以及漏区109与栅极104之间的寄生电容较高。另外，源漏区108及109的材料可因针对这些区域所采用的生长技术而呈现双轴向应力。这可能限制流过鳍片102a至102c和/或源漏区108及109的电流量。
图5a至5d显示半导体结构500的示意图，半导体结构500与具有覆盖掩膜107的半导体结构400对应。尤其，图5a至5d分别示意与图1a至1d的视角相同的半导体结构。
更具体而言，在图5a中，掩膜107垂直覆盖半导体结构500。这里，为了降低掩膜的数量并因此降低制造成本，掩膜107可与形成鳍片102a至102c所使用的掩膜(未图示)对应。这里，即使掩膜107相对其在形成鳍片102a至102c时的原始位置具有5至10纳米的定位容差，仍可成功执行该移除制程。不过，可使用能够移除使鳍片102a至102c相互隔开的区域R1的至少部分中的源漏区108及109的材料的至少部分的任意掩膜。由于掩膜107的使用，得以选择性移除鳍片102a至102c之间的区域R1中的源漏区108及109所使用的材料。在这个阶段，栅极104与源漏区108及109之间的区域仍受前述制造步骤中所使用的氮化硅保护或更一般而言，由间隙壁的掩膜层保护，以便选择性移除鳍片102a至102c之间的部分中的源漏区108及109的材料，而不影响结构的其余部分。
图6a至6d显示半导体结构600的示意图，半导体结构600与执行基于掩膜107的蚀刻制程以后的半导体结构400对应。尤其，图6a至6d分别示意与图1a至1d的视角相同的半导体结构。
由于鳍片102a至102c之间的区域R1中的源漏区108及109的材料的移除，可获得如图6a至6d所示的半导体结构600。尤其，如图6a所示，与沿X方向的源漏区108及109对齐的鳍片102a至102c之间的区域R1不包含使源漏区108及109相互连接的材料。相反，针对各鳍片102a至102c，源漏区108及109分别独立隔开，从而导致形成独立的源极108a至108c以及独立的漏极109a至109c。
应当注意的是，在本实施例中，所示掩膜107沿Z方向覆盖整个源漏区108及109。不过，本发明并不限于此。尤其，可完全移除鳍片102a至102c之间的源漏材料，如图6a至6d所示，以使各鳍片具有独立的源极108a至108c及漏极109a至109c。接着，这些独立的源漏极可通过其各自的接触以及导孔及连接线的适当使用而电性连接。
或者，可仅移除鳍片102a至102c之间的源漏区材料的部分，尤其是沿Z方向与伪栅极104最接近的部分，如图7b的半导体结构800中所示。这里，与鳍片102a至102c上的源漏极108g至108i以及109g至109i相比，沿Z方向与伪栅极104距离较远的位于鳍片102a至102c之间的源漏区108及109的材料可保留。尤其，源漏区108及109的剩余材料可起始于沿Z方向的距离W5处，W5在20至30纳米的范围内，较佳为25纳米。由于该后一种方法，通过鳍片102a至102c之间的源漏区108及109的剩余材料可确保鳍片102a至102c的源漏极108g至108i以及109g至109i之间的连接。
或者，可仅移除鳍片102a至102c之间的源漏区材料的部分，尤其是沿Z方向远离伪栅极104的部分，如图7a的半导体结构700中所示。这里，与鳍片102a至102c上的源漏极108d至108f以及109d至109f相比，沿Z方向与伪栅极104距离同样近的位于鳍片102a至102c之间的源漏区108及109的材料可保留。由于这种方法，通过鳍片102a至102c之间的源漏区108及109的剩余材料可确保鳍片102a至102c的源漏极108g至108i以及109g至109i之间的连接。
例如，可采用半导体结构700及800所示的实施例来增加鳍片102a至102c的机械强度。
在半导体结构700及800中，剩余的源漏区材料沿Z方向的宽度W6可在10至20纳米的范围内，较佳为15纳米。
这样，由于所述制程，可获得包括至少第一及第二三维晶体管的半导体结构，该第一晶体管与该第二晶体管彼此并联电性连接且共用一个共同的栅极104，在该半导体结构中，各晶体管包括源极及漏极，该第一晶体管的源极和/或漏极分别与该第二晶体管的源极108a至108i和/或漏极109a至109i至少部分隔开。更具体而言，各该第一及第二晶体管包括沟道，以及沿与该第一晶体管的沟道和/或该第二晶体管的沟道平行的方向，该第一晶体管的源极和/或漏极分别与该第二晶体管的源极和/或漏极至少部分隔开。而且，在最靠近栅极104的源极和/或漏极的部分中，该第一晶体管的源极108a至108c、108g至108i和/或漏极109a至109c、109g至109i分别与该第二晶体管的源极108a至108c、108g至108i和/或漏极109a至109c、109g至109i至少部分隔开。或者，在最远离栅极104的源极和/或漏极的部分中，该第一晶体管的源极108d至108f和/或漏极109a至109f分别与该第二晶体管的源极108d至108f和/或漏极109a至109f至少部分隔开。或者，该第一晶体管的源极108a至108c和/或漏极109a至109c分别与该第二晶体管的源极108a至108c和/或漏极109a至109c完全隔开。在最后这种情况下，各晶体管还包括沟道，以及该第一晶体管的源极和/或漏极具有与该第一晶体管的沟道的宽度对应的宽度W1，以及/或者该第二晶体管的源极和/或漏极具有与该第二晶体管的沟道的宽度对应的宽度W1。这里，部分隔开的表述意指两个元件没有沿其相互面对的侧面完全连接，而是仅相互面对的侧面的部分用于与另一元件连接。
更一般而言，本发明可通过完全移除区R1中的材料来实施，如半导体结构600所示，或者通过仅移除其部分材料来实施，如半导体结构700及800所示。本领域的技术人员应当清楚，半导体结构700及800只是具有相同配置的两种极端情形，其中，源漏区108及109的一些材料保留于区R1中，并且可实施处于这两种情形之间的其它配置。
这样，由于移除鳍片102a至102c之间(亦即，区R1中)的源漏区材料的至少部分，因此半导体结构600至800不同于半导体结构400。尤其，在半导体结构600及800中，由于移除伪栅极104附近的此类材料，因此可以降低伪栅极104与源漏区108及109之间的电容。实际上，将半导体结构600及800与半导体结构400比较时可看到，半导体结构600的源漏极108a至108c以及109a至109c在XY平面上的区域基本小于半导体结构400的等同区域。即使在半导体结构800的情况下，其中从鳍片102a至102c之间仅移除形成源漏区108及109的材料的部分，尽管半导体结构800与半导体结构400的源漏区108及109在XY平面上的区域相同，但与半导体结构400相比，半导体结构800的此类区域与栅极104的平均距离较远。也就是说，当仅移除源漏区108及109的材料的部分时或者当移除所有此类材料时，源漏区108及109与伪栅极104之间的电容降低，因而提升了并联连接的FinFET的电性特征。
另外，通过移除鳍片102a至102c之间的材料，由源漏区108及109的材料例如硅/锗的外延生长产生的双轴向应力可转换为单轴向应力。在一些情况下，事实上，与双轴向应力相比，FinFET中的单轴向应力达到较好的迁移率改进。这样，与半导体结构400相比，半导体结构600、700及800具有较好的电性特征，在半导体结构400中，鳍片102a至102c之间的材料在鳍片上产生双轴向应力，而这在半导体结构600、700及800中不存在或降低。
另外，通过完全移除源漏区材料而在半导体结构600中的相邻鳍片102a至102c的独立源漏极108a至108c以及109a至109c之间形成的间隙，以及通过部分移除源漏区材料而在半导体结构700及800中的相邻鳍片102a至102c的源漏极108d至108i以及109d至109i之间形成的间隙可随后使用不同的材料填充，例如应力覆盖膜，例如氮化硅(Si3N4)、氧化硅(SiO2)等，从而能够改进迁移率及驱动电流。也就是说，由于另一材料的使用，可以在鳍片102a至102c和/或源漏极108a至108i以及109a至109i上进一步配置想要的应力，以基于鳍片102a至102c提升FinFET的相应电性特征。在半导体结构中400中无法对源漏极应力进行此类进一步的配置，在半导体结构400中，鳍片102a至102c的源漏区108及109之间的间隙R1由相同的源漏区材料完全填充。
尽管未图示，但本领域的技术人员应当清楚，附图中未显示的一些制程步骤，例如用于活化及扩散的RTA(rapid thermal annealing；快速热退火)，以及/或者硅化物形成，以及/或者移除伪栅极并使用高k/金属栅极替代的步骤，以及/或者传统FinFET流程中的接触形成以及后端工艺制程，出于清楚目的而未作说明。
在本发明的替代实施例中，与移除鳍片102a至102c之间的源漏区108及109的材料相反，可以仅对应半导体结构600至800中的附图标记108a至108i以及109a至109i所示的区域来沉积此类材料。换句话说，与实施源漏区108及109的沉积以及通过例如光刻及蚀刻来实施后续的图案化相反，可以以局部的方式直接进行源漏极108a至108i以及109a至109i的局部沉积。除覆盖伪栅极104并沿Z方向充当间隙壁以定义源极108与伪栅极104之间的距离以及漏极109与伪栅极104之间的距离的上述氮化物层或更一般而言的掩膜层以外，这种方法可通过例如使用用以局部沉积源漏区108及109的材料的掩膜700达成。换句话说，源漏极108a至108c以及109a至109c的此类局部形成可通过使用图4a至4d中的所示的沉积步骤中所使用的掩膜107来达成。
而且，尽管附图中显示三个鳍片102a至102c，但本领域的技术人员应当清楚，两个以上的任意数目的鳍片可用于实施本发明。
由于本领域的技术人员借助这里的教导可以很容易地以不同但等同的方式修改并实施本发明，因此上述特定的实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明并不限于这里所示架构或设计的细节，而是如权利要求所述。因此，显然，可对上面揭露的特定实施例进行修改或变更，所有此类变更落入本发明的范围及精神内。因此，权利要求规定本发明的保护范围。

Claims (9)

1.一种半导体结构，包括：
多个鳍片，包括半导体材料并且是隔开的；
栅极介电质，位于该多个鳍片的顶部及侧壁上且位于该多个鳍片之间；
共同的栅极，位于该栅极介电质上方且延伸横跨各该多个鳍片；
连续合并的半导体材料区，位于各该多个鳍片上且位于该栅极介电质上方，其中，该连续合并的半导体材料区与该共同的栅极横向隔开且在各该多个鳍片之间延伸及实体接触，该连续合并的半导体材料区具有面向该共同的栅极的第一侧壁表面及与该第一侧壁表面相对且背对该共同的栅极的第二侧壁表面，其中，该连续合并的半导体材料区的该第一侧壁表面、该多个鳍片的邻近对的相对侧壁表面的第一部分及该栅极介电质的上表面的第一部分至少部分地定义第一空间，该第一空间在该连续合并的半导体材料区与该共同的栅极之间，以及其中，该连续合并的半导体材料区的该第二侧壁表面、该多个鳍片的该邻近对的相对侧壁表面的第二部分及该栅极介电质的该上表面的第二部分至少部分地定义第二空间，该第二空间在该连续合并的半导体材料区的与该第一空间相对的一侧；以及
应力覆盖膜，位于该第一空间中。
2.如权利要求1所述的半导体结构，其中，该应力覆盖膜至少与该连续合并的半导体材料区的该第一侧壁表面、该多个鳍片的该邻近对的该相对侧壁表面及该栅极介电质的该上表面直接接触。
3.如权利要求1所述的半导体结构，其中，该应力覆盖膜包括氮化硅及氧化硅的其中一者。
4.如权利要求1所述的半导体结构，其中，该连续合并的半导体材料区包括外延硅/锗合金。
5.如权利要求1所述的半导体结构，其中，该栅极介电质覆盖各该多个鳍片的下侧壁表面。
6.如权利要求1所述的半导体结构，其中，该连续合并的半导体材料区是位于该共同的栅极的源极区侧的第一连续合并的半导体材料区，该半导体结构还包括位于该共同的栅极的漏极区侧的第二连续合并的半导体材料区。
7.如权利要求6所述的半导体结构，其中，该第二连续合并半导体材料区位于各该多个鳍片上且位于该栅极介电质上方，其中，该第二连续合并的半导体材料区与该共同的栅极横向隔开且在各该多个鳍片之间延伸及实体接触，该第二连续合并的半导体材料区具有面向该共同的栅极的第三侧壁表面及与该第三侧壁表面相对且背对该共同的栅极的第四侧壁表面。
8.如权利要求7所述的半导体结构，其中，该应力覆盖膜是第一应力覆盖膜，该半导体结构还包括位于第三空间中的第二应力覆盖膜，该第三空间至少部分地由该第二连续合并的半导体材料区的该第三侧壁表面、该多个鳍片的邻近对的相对侧壁表面以及该栅极介电质的上表面定义。
9.如权利要求1所述的半导体结构，其中，该共同的栅极是包括高k介电材料及金属栅极电极的替代栅极结构。
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