KR101341658B1 - 공정 후반에서의 ｆｉｎ 식각에 의해 패턴된 ｓｔｉ 영역 상에 형성되는 ｆｉｎ-트랜지스터 - Google Patents

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리차드 카터
프랑크 루드윅
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Abstract

복잡한 반도체 디바이스들을 형성할 때, 초기 제조 단계에서 반도체 핀들을 형성함으로써, 즉, 얕은 트렌치 격리 영역들을 형성함에 따라, 대체 게이트 기법 및 자기 정렬된 컨택 소자들을 토대로 평면 트랜지스터들과 함께 3차원 트랜지스터들이 형성될 수 있으며, 여기서, 반도체 핀들의 최종 전기적 유효 높이는 자기 정렬 컨택 소자들의 제공 후 그리고 대체 게이트 기법 중에 조정될 수 있다.

Description

공정 후반에서의 ＦＩＮ 식각에 의해 패턴된 ＳＴＩ 영역 상에 형성되는 ＦＩＮ-트랜지스터{FIN-TRANSISTOR FORMED ON A PATTERNED STI REGION BY LATE FIN ETCH}
일반적으로, 본 개시는 이중 게이트 또는 삼중 게이트 구조(FinFET)를 가지는 트랜지스터 소자들을 포함하는 고도로 복잡한 집적 회로에 관한 것이다.
CPU, 저장 디바이스, ASIC(주문형 집적 회로) 등과 같은 진보된 집적 회로들에서는 규정된 회로 레이아웃에 따라 주어진 칩 영역에 다수의 회로 소자들을 형성하는 것이 요구되며, 여기서 전계 효과 트랜지스터들은 집적 회로의 성능을 실질적으로 결정하는 회로 소자들 중 하나의 중요한 타입의 회로 소자를 나타낸다. 일반적으로, 복수의 공정 기술들이 현재 실시되는바, 전계 효과 트랜지스터들을 포함하는 많은 타입의 복잡한 회로들에 대해, MOS 기술이, 동작 속도 및/또는 전력 소모 및/또는 비용 효율성 측면에서의 우수한 특성들로 인하여 현재 가장 유망한 기법이다. 예를 들어, MOS 기술을 사용하여 복잡한 집적 회로들을 제조하는 동안에, 수백만개의 트랜지스터들(예컨대 n-채널 트랜지스터들 및/또는 p-채널 트랜지스터들)이 결정 반도체 층을 포함하는 기판 위에 형성된다. 전계 효과 트랜지스터는, n-채널 트랜지스터가 고려되는지 여부에 관계없이, 고농도로 도핑된 영역들(드레인 및 소스 영역들로 지칭됨)과 상기 고농도로 도핑된 영역들에 인접하게 배치된 채널 영역과 같은 약하게 도핑되거나 도핑되지 않은 영역과의 인터페이스에 의해 형성되는 소위 pn-접합을 일반적으로 포함한다. 전계 효과 트랜지스터에서, 채널 영역의 전도성(즉, 전도성 채널의 구동 전류 성능(drive current capability)은, 채널 영역에 인접하게 형성되고 얇은 절연층에 의해 상기 채널 영역으로부터 분리되는 게이트 전극에 의해 제어된다. 적정한 제어 전압을 게이트 전극에 인가함으로 인해 전도성 채널이 형성됨에 따라 채널 영역의 전도성은, 무엇보다도 특히, 도판트 농도, 전하 캐리어들의 이동도(mobility)에 의존하고, 평면 트랜지스터 구조의 경우에서는 소스 영역과 드레인 영역 사이의 거리(이는 채널 길이라고도 지칭된다)에 의존한다.
현재, 대다수의 집적 회로들은 실리콘을 기반으로하는 바, 그 이유는 실리콘 및 관련 물질들 그리고 공정들의 실질적으로 제한되지 않은 사용가능성(availbility) 및 잘 이해되는 특성들, 그리고 지난 50년간의 축적된 경험때문이다. 그러므로, 실리콘은 대량 생산을 위해 설계되는 미래의 회로 세대를 위한 선택된 물질로 남겨질 가능성이 높다. 서로 다른 영역들에 대해 신뢰가능한 전기적 절연을 제공할 수 있는 실리콘/실리콘 이산화물 인터페이스의 우수한 특성은 반도체 디바이스들의 제조에서 실리콘의 지배적인 중요성에 대한 한가지 이유여왔다. 실리콘/실리콘 이산화물 인터페이스는 고온에서 안정적이며 따라서, 예를 들어, 도판트들을 활성화하고 그리고 인터페이스의 전기적 특성들을 희생시킴이 없이 결정 손상(crystal damage)을 치유(cure)하기 위하여 어닐링 사이클에서 요구되는 것과 같은 후속적인 고온 공정들의 수행을 가능하게 한다.
위에서 제시된 이유들로 인하여, 실리콘 이산화물은 대개 폴리실리콘 또는 다른 금속 함유 물질들로 구성된 게이트 전극을 실리콘 채널 영역으로부터 분리하는 전계 효과 트랜지스터들의 게이트 절연층으로서 선호되어 사용된다. 전계 효과 트랜지스터들의 디바이스 성능이 꾸준히 개선되면서, 스위칭 속도 및 드라이브 전류 성능을 개선하기 위하여 채널 영역의 길이가 꾸준히 감소되어 왔다. 트랜지스터 성능은, 주어진 공급 전압에 대해 요구되는 구동 전류를 제공하기에 충분히 높은 전하 밀도로 채널 영역의 표면을 인버팅하기 위하여 게이트 전극에 공급되는 전압에 의해 제어되므로, 게이트 전극, 채널 영역 및 이것들 사이에 배치된 실리콘 이산화물에 의해 형성된 커패시터에 의해 제공되는 특정 정도의 용량성 결합(capacitive coupling)이 유지되어야 한다. 평면 트랜지스터 구성을 위한 채널 길이의 감소는 트랜지스터 동작 동안 소위 단채널 현상(short channel behavior)을 방지하기 위한 증가된 용량성 결합을 필요로하는 것으로 밝혀졌다. 단채널 현상은 누설 전류 증가 및 채널 길이에 대한 임계 전압의 의존성을 야기할 수 있다. 상대적으로 낮은 공급 전압을 가진, 따라서 낮은 임계 전압을 가진, 적극적으로 스케일된(aggressively scaled) 트랜지스터 디바이스들은, 누설 전류의 지수적 증가를 겪는 한편 또한 채널 영역에 대해 게이트 전극의 향상된 용량성 결합을 필요로할 수 있다. 따라서, 실리콘 이산화물 층의 두께는 게이트와 채널 영역 사이에 요구되는 커패시턴스를 제공하기 위하여 대응적으로 감소되어야 한다. 극도로 얇은 실리콘 이산화물 게이트 절연층을 통한 전하 캐리어들의 직접적인 터널링에 의해 야기되는 상대적으로 높은 누설 전류가, 1-2nm 범위의 산화물 두께 값들에서 도달될 수 있는바, 이는 성능 중심의 회로들(performance driven circuits)을 위한 요구조건들에 부합하지 않을 수 있다.
이러한 이유로, 게이트 전극과 채널 영역 사이에 우수한 용량성 커플링을 제공함과 아울러 동시에 결과적인 누설 전류를 저레벨로 유지하기 위하여, 가능하게는 추가적인 전극 물질들과 함께 새로운 게이트 유전체 물질들이 구현 될 수 있는 우수한 게이트 전극 구조들이 개발되어 왔다. 이를 위하여, 소위 고-k 유전체 물질들이 사용되며, 상기 고-k 유전체 물질은 10.0 이상의 유전 상수(dielectric constant)를 가진 유전체 물질로서 이해될 것이다. 예를 들어, 복잡한 고-k 금속 게이트 전극 구조들을 달성하기 위하여, 복수의 금속 산화물들 또는 실리케이트들(silicates)이, 가능하게는 종래의 매우 얇은 유전체 물질들과 함께, 사용될 수 있다. 예를 들어, 일부 잘 확립된 기법들에서, 평면 트랜지스터들의 게이트 전극 구조들이 잘 확립된 개념들에 근거하여, 즉, 종래의 게이트 유전체들 및 폴리실리콘 물질을 사용하여, 형성될 수 있고, 여기서 복잡한 물질 시스템이 제조 공정의 아주 후반 단계(very late manufacturing stage)에, 즉, 임의의 금속화 시스템들을 형성하기 전 그리고 폴리실리콘 물질을 고-k 유전체 물질 및 적절한 게이트 전극 물질들로 대체(replace)함으로써 기본 트랜지스터 구성을 완성한 후, 포함된다. 결과적으로, 임의의 그러한 대체 게이트 기법들에서, 기본 트랜지스터 구성을 형성하기 위하여 잘 확립된 공정 기법들 및 물질들이 사용될 수 있고, 한편, 제조 공정 후반 단계에서(즉, 임의의 고온 공정들을 수행한 후) 복잡한 게이트 물질들이 포함될 수 있다.
잘 확립된 물질들을 기반으로 할 수 있는 추가적인 디바이스 스케일링의 관점에서, 요구되는 채널 폭을 달성하기 위한 시도로서 "3차원" 구조가 제공됨과 아울러 동시에 채널 영역을 통한 전류 흐름의 우수한 제어도가 보존되는 새로운 트랜지스터 구성이 제시되어 왔다. 이를 위하여, 얇은 은 또는 실리콘의 핀(fin)이 SOI(silicon on insulator) 기판의 얇은 활성층에 형성되는 소위 FinFET들이 제시되어 왔으며, 여기서 양 측벽들 상에, 그리고 만약 필요하다면, 상부 표면(top surface) 상에 게이트 유전체 물질 및 게이트 전극 물질이 제공되어, 그럼으로써 채널 영역이 완전히 공핍(depletion)될 수 있는 복수의 게이트 트랜지스터를 실현한다. 일반적으로, 실리콘 핀들의 너비는 대략 10-25nm의 크기이고 그것의 높이는 대략 30-40nm의 크기이다. FinFET들을 형성하기 위한 일부 종래의 기법들에서, 핀들은, 후에 게이트 전극 물질들이, 가능하게는 임의의 스페이서들과 함께, 증착되는 연장된(elongated) 디바이스 피쳐들로서 형성되며, 그리고 그후, 실리콘 물질을 에피텍셜하게 성장시킴으로써 핀들의 단부들이 머지(merge)될 수 있는바, 이는 결과적으로 복잡한 제조 공정이 되게 하고, 그럼으로써 결과적인 드레인 및 소스 영역들의 전체 외부 저항을 증가시킬 수 있다.
도 1을 참조로, 위에 기술된 문제를 보다 자세히 설명하기 위하여 일반적인 종래의 SOI 기반 FinFET이 이제 설명될 것이다.
도 1은 기판(101)(예를 들어, 위에 매립 절연층(102)이 형성된 실리콘 기판)을 포함하는 반도체 디바이스(100)의 투시도를 개략적으로 도시하나, 초기 실리콘 영역 또는 층은 복수의 실리콘 핀들(110)으로 이미 패턴되어 있으며, 따라서 이 핀들은 FinFET 트랜지스터의 부분을 나타낼 수 있다. 핀들(110)은 완전 공핍(full depletion) 등과 같은 트랜지스터 특성들 및 패킹 밀도에 따르기 위하여 위에서 명시된 것과 같이 너비(110w)와 높이(110h)를 가질 수 있다. 또한, 게이트 전극 구조(160)가 반도체 핀들(110) 위에 그리고 반도체 핀들(110) 사이에 형성될 것으로 도시된다. 게이트 전극 구조(160)는 예를 들어, 게이트 유전체 물질, 전극 물질 등의 측면에서 임의의 적절한 구성을 가질 수 있다. 또한, 스페이서 구조(161)가 일반적으로 게이트 전극 구조(160)의 측벽들 위에 제공된다. 따라서, 위에서 논의된 바와 같이, 패턴된 반도체 핀들(110) 위에 게이트 전극 구조(160)를 형성한 후 폴리실리콘 물질 또는 일반적으로 전극 물질을 반도체 핀들(110)의 상부 표면으로부터 제거하는 한편 매우 엄격한 프로파일(very straight profile)을 식각하는 것이 일반적으로 요구되므로, 복잡한 패터닝 기법들이 적용되어야 한다. 더우기, 전극 물질은 또한 반도체 핀들의 바닥에서 신뢰성있게 제거되어야 하고, 대응하는 게이트 식각 공정의 이방성 특성으로 인하여 일시적으로 형성된 임의의 전극 "스페이서들" 또한 제거되어야한다. 또한, 이러한 매우 복잡한 "3차원" 식각 공정이 구체적으로 FinFET들에 적응되어야 하므로, 평면 전계 효과 트랜지스터에 대해 동일한 식각 공정을 사용하는 것은 일반적으로 불가능하며, 그럼으로써 임의의 이차원 트랜지스터들을 사용하지 않기 위하여 임의의 기존 회로의 재설계(redesign)가 요구된다.
위에서 이미 논의된 바와 같이, 반도체 핀의 결합된 드레인 및 소스 영역을 제공하기 위하여 외부 저항(R로 표시됨)은 적절한 컨택 방법(contact regime)을 필요로할 수 있는바, 상기 결합된 소스 및 드레인 영역은 통상적으로, 개별 반도체 핀들(110)의 대응 단부들을 머지하기 위하여 선택적 에피텍셜 성장 공정을 수행함으로써 달성된다. 이러한 식으로, 머지된 드레인 및 소스 영역들 내에 금속 실리사이드 영역들이 형성될 수 있다. 그러나, 다른 한편으로는, 대응하는 단부들을 머지함에 따라, 결과적으로 게이트와 대응하는 소스/드레인 영역들 사이에 기생 커패시터(C로 표시됨)가 형성되는바, 이는 여기에 게이트 채널 커패시턴스가 존재하지 않기 때문이다. 이 경우에, 기생 커패시터의 결과적인 커패시턴스는 유의한 값들(significant values)에 도달할 수 있으며, 그럼으로써 전체 트랜지스터 특성들에 실질적으로 영향을 준다.
이러한 이유로, 반도체 핀들이 게이트 전극 구조에 대하여 자기 정렬되도록 형성될 수 있는 자기 정렬 공정 기법(self-aligned process strategy)을 토대로 FinFET들을 제공하기 위하여 상당한 노력이 이루어져왔다. 이를 위하여, 다음 단계에서, 복잡한 패터닝 기법에 근거하여 후속적으로 형성되는 반도체 핀들의 측면 부분 및 사이즈를 정의할 수 있는 추가의 마스크를 얻기 위하여 복잡한 리쏘그래피 기법들에 의하여 게이트 개구가 패터닝된다. 그후, 앞서서 식각된 핀들의 전기적 유효 높이(electrical effective height)를 적절하게 조정하기 위하여, 실리콘 이산화물과 같은 적절한 유전체 물질이 결과적인 구조에 충전된다. 종래의 SOI-기반 FinFET들과 관련된 위에 지적된 문제들 중 적어도 일부가 이 기법들을 토대로 해소될 수 있으나, 추가의 디바이스 스케일링에 따라 그리고 특히 복잡한 게이트 전극 구조의 도입으로, 위에 기술된 패터닝 순서가 임의의 그러한 추가적인 요구조건들에 더이상 부합하지 않을 수 있음이 밝혀졌다.
예를 들어, 복잡한 반도체 디바이스들에서, 전체 누설 전류를 과도하게 증가시키지 않으면서 동시에 게이트 전극과 채널 영역 사이의 용량성 결합을 증가시키기 위하여, 일반적으로 실리콘 산화물 기반 물질들과 같은 종래의 게이트 유전체들이, 적어도 부분적으로, 소위 고-k 유전체 물질들(즉, 10.0 이상의 유전 상수를 지닌 유전체 물질)로 대체된다. 복잡한 고-k 유전체 물질들을 도입함에 따라, 일반적으로 일함수 조정은 적절한 일함수 금속 종들의 포함을 필요로 할 수 있으며 이는 또한 일반적으로 고 전도성 전극 금속의 포함과 결합될 수 있다. 대응하는 복잡한 게이트 전극 스택의 패터닝은 매우 어려우므로, 통상의 게이트 전극 구조가 형성되고 기본 트랜지스터 구조가 완성될 때까지 유지되고 그리고 추후의 제조 단계에서, 플레이스 홀더(place holder) 물질들(즉, 폴리실리콘 물질)이 제거되고 요구되는 복잡한 물질 시스템으로 대체되는 복잡한 공정 기법들이 개발되어 왔다. 결과적으로, 임의의 그러한 복잡한 게이트 구조들을 토대로, 평면의 그리고 3차원의 트랜지스터들의 피쳐 사이즈에 대한 추가적인 감소가 가능하다. 그러나, 특히, 감소된 측면 치수들에 대한 트랜지스터들의 컨택은 점점 더 어려워지는바, 예를 들어, 근접하게 이격된 이웃 게이트 전극 구조들 사이의 피치들이 100nm 및 이보다 현저히 낮은 범위에 도달할 때 그러하다. 이 경우, 일반적인 컨택 기법들, 즉, 게이트 전극 구조들 사이 및 위에 층간 유전체 물질을 형성하고, 물질 시스템을 평탄화하고, 그리고 일 면에서는 드레인 및 소스 영역들에 연결되고 다른 면에서는 게이트 전극 구조에 연결되는 개구들을 형성하기 위하여 복잡한 컨택 패터닝 공정을 수행하는 것은 현재 사용가능한 리쏘그래피 및 패터닝 기법들과 더 이상 호환되지 않을 것이다.
그러므로, "자기 정렬(self-aligned)" 컨택 기법들이 개발되어왔고 이 기법들에서는, 예를 들어, 게이트 전극 구조들과 관련하여 선택적인 제거 공정에 의해 층간 유전체 물질 내에 개구를 형성함으로써, 전도성 컨택 물질이 트랜지스터 길이 방향과 관련하여 자기 정렬된 방식으로 제공될 수 있다. 그후, 임의의 적절한 전도성 물질이 증착되고 평탄화될 수 있으며, 그럼으로써 드레인 및 소스 영역들과 연결되는 자기 정렬 컨택 소자들을 형성한다.
복잡한 공정 기법들에서, 자기 정렬 컨택 기법은 대체 게이트(replacement gate) 기법과 결합될 수 있는바, 여기서 자기 정렬 컨택 소자들을 제공한 후 플레이스 홀더 물질의 실제 대체가 수행된다. 이 기법은 평면 트랜지스터들의 전체 치수를 더 감소시키는데 매우 유망한 기법이지만, 위에서 기술된 것과 같이 복잡한 공정 기법들이 적용된다 하더라도, 대응하는 기법이 FinFET들의 형성과 호환되지 않는 것으로 밝혀졌다.
위에서 기술된 상황의 측면에서, 본 발명은, 위에서 표시된 문제들 중 하나 이상의 영향을 방지하거나 적어도 감소시킴과 동시에, 3차원 트래지스터들 또는 FinFET들에 우수한 트랜지스터 특성들, 특히, 기생 커패시턴스에 대한 우수한 트랜지스터 특성이 제공될 수 있는 제조 기법들 및 반도체 디바이스들에 관한 것이다.
본 발명은 일반적으로, 다중 게이트 트랜지스터 또는 FinFET으로도 칭해질 수 있는 3차원 트랜지스터가 대체 게이트 기법을 기반으로 제공될 수 있는 반도체 디바이스들 및 그 제조 기법들을 제공하는바, 여기서, 반도체 핀들은 초기 제조 단계에서 제공될 수 있으며, 한편, 대체 게이트 기법 동안 형성된 게이트 개구를 통하여 상기 반도체 핀들의 전기적 유효 높이의 조정이 달성될 수 있다. 이를 위하여, 반도체 핀들은 얕은 트렌치 격리 기법들을 사용하여 반도체 영역에 형성될 수 있으며, 여기서, 필요하다면, 평면 트랜지스터들의 임의의 다른 활성 영역들이 또한 형성될 수 있다. 이러한 식으로, 디바이스의 추가적인 공정을 위하여 실질적으로 평면인 표면 토포그래피가 달성되며, 그럼으로써, FinFET 트랜지스터를 형성하기 위한 "2차원" 공정 기법들의 적용을 가능하게 한다.
여기에 개시된 일부 예시적인 실시예들에서, 대체 게이트 기법 동안 게이트 개구를 통해 반도체 핀의 높이를 조정하는 것은 자기 정렬된 컨택 소자들의 제공 후에 달성되며, 그럼으로써 고도로 복잡한 제조 단계들과의 고도의 호환성을 가능하게 한다. 이러한 식으로, 전체 트랜지스터 치수들이 줄어들며, 그럼에도 불구하고 자기 정렬된 컨택 소자들의 존재로 인하여 드레인 및 소스 영역들에 대한 신뢰가능한 컨택이 가능하다.
여기에 개시된 일 예시적 방법은 반도체 디바이스의 반도체 영역 내에 복수의 격리 영역들을 형성하는 것을 포함하며, 여기서 복수의 격리 영역들은 반도체 영역 내의 복수의 핀들을 측면으로 경계짓는다(laterally delineate). 본 방법은 복수의 격리 영역들 및 핀들 각각의 중앙부를 덮기(cover) 위하여 반도체 영역 위에 플레이스 홀더 게이트 전극 구조를 형성하는 것을 더 포함한다. 추가적으로, 본 방법은 상기 플레이스 홀더 게이트 전극 구조가 존재하는 상태에서 상기 복수의 핀들 각각에 드레인 및 소스 영역들을 형성하는 것을 포함한다. 또한, 복수의 격리 영역들 및 핀들의 중앙부들을 노출시키기 위하여 플레이스 홀더 물질이 제거된다. 본 방법은 핀들의 중앙부들의 전기적 유효 높이를 조정하기 위하여 복수의 격리 영역들의 중앙부들에 선택적으로 리세스를 형성하는 것을 더 포함한다. 추가적으로, 게이트 유전체 물질 및 전극 물질이 리세스들 내에 그리고 상기 핀들의 중앙부들 위에 형성된다.
여기에 개시된 추가의 예시적 방법은 반도체 디바이스를 형성하는 것과 관련된다. 본 방법은 복수의 핀들의 중앙부 위에 형성되는 플레이스 홀더 게이트 전극 구조 내에 게이트 개구를 형성하는 것을 포함하며, 상기 복수의 핀들은 또한 반도체 영역 내에 형성되고 격리 영역들에 의해 측면으로 분리된다. 본 방법은 복수의 핀들의 전기적 유효 높이를 조정하기 위하여 게이트 개구를 통하여 격리 영역들 각각의 중앙부 내에 캐비티를 형성하는 것을 더 포함한다. 추가적으로, 본 방법은 상기 캐비티들 및 게이트 개구 내에 게이트 유전체 물질 및 전극 물질을 형성하는 것을 포함한다.
여기에 개시된 일 예시적인 실시예는 격리 영역들에 의해 분리되는 복수의 핀들을 포함하는 반도체 영역을 포함하는바, 여기서 상기 각각의 격리 영역들은 리세스된 중앙 격리부를 가진다. 반도체 디바이스는 복수의 핀들의 중앙부 위에 그리고 리세스된 중앙 격리부들 위에 형성된 고-k 금속 게이트 전극 구조를 더 포함한다. 또한, 중앙부에 연결하기 위하여 복수의 핀들 각각에 드레인 영역이 형성되고, 중앙부에 연결하기 위하여 복수의 핀들 각각에 소스 영역이 형성된다. 또한, 제1 자기 정렬 컨택 소자가 드레인 영역들 각각의 위에 그리고 격리 영역들 위에 형성된다. 추가적으로, 제2 자기 정렬 컨택 소자가 소스 영역들 각각의 위에 그리고 격리 영역들 위에 형성된다.
본 개시의 추가의 실시예들은 첨부된 청구항들에 정의되며, 첨부된 도면들을 참조로 할때 하기의 상세한 설명에서 보다 명확해질 것이다.
도 1은 종래의 SOI-기반 FinFET 트랜지스터의 투시도를 개략적으로 도시한다.
도 2a는 반도체 영역들의 평면도를 개략적으로 도시하는바, 상기 반도체 영역들 중 하나는 예시적인 실시예들에 따라 격리 영역들에 의해 분리된 복수의 반도체 핀들을 포함한다.
도 2b는 반도체 핀들 및 격리 영역들의 중심부를 통과하는 단면도를 개략적으로 도시한다.
도 2c는 플레이스 홀더 게이트 전극 구조들이 제공되는 진행된 제조 단계에서의 반도체 디바이스의 평면도를 개략적으로 도시한다.
도 2d는 예시적인 실시예들에 따라 플레이스 홀더 게이트 전극 구조를 통하여 트랜지스터 폭 방향을 따라 자른 단면도를 개략적으로 도시한다.
도 2e-2i는 예시적인 실시예들에 따라 평면 또는 3차원 트랜지스터들의 드레인 및 소스 영역들을 형성하는 다양한 제조 단계들 동안의 반도체 디바이스의 단면도를 개략적으로 도시한다.
도 2j 및 2k는 예시적인 실시예들에 따라 자기 정렬된 컨택 소자들이 제공되는 더 진행된 제조 단계에서의 반도체 디바이스의 평면도 및 단면도 각각을 개략적으로 도시한다.
도 2l 및 2m은 예시적인 실시예들에 따라, 더 진행된 제조 단계들에서, 반도체 핀들의 전기적 유효 높이를 조정하고 복잡한 게이트 전극 물질들을 제공할 때의 반도체 디바이스의 평면도를 개략적으로 도시한다.
도 2n 및 2o는 예시적인 실시예들에 따라 대체 게이트 공정 순서를 완료한 후 FinFET 또는 복수의 게이트 트랜지스터들의 단면도를 개략적으로 도시한다.
본 개시는 하기의 상세한 설명 및 첨부의 도면들에 예시된 것과 같은 실시예들을 참조로 기술되나, 하기의 상세한 설명 및 도면들은 여기에 개시된 본 내용을 개시된 특정한 예시적 실시예들로 제한하려 의도된 것이 아니며, 오히려, 기술된 예시적 실시예들은 본 발명의 다양한 양상들을 단지 예시하는 것이고, 본 발명의 범주는 청구항들에 의해 정의되는 것임을 이해하여야 한다.
본 개시는 일반적으로, 초기 제조 단계에서 반도체 핀들을 형성하면서도 평면 표면 토포그래피를 제공하되, 반도체 핀들의 전기적 유효 높이, 즉 반도체 핀들의 중앙부들의 전기적 유효 높이의 조정은 늦은 제조 단계에서, 즉, 대체 게이트 전극 구조를 형성한 후, 달성될 수 있게함으로써, 복수의 게이트 트랜지스터들(FinFET 으로도 지칭될 수 있음), 또는 일반적으로 임의의 비평면 트랜지스터 구성들이 자기 정렬된 방식, 즉, 게이트 전극 구조들에 대해 자기 정렬된 방식으로 제공되는 반도체 디바이스 및 제조 기법들에 대해 고려한다. 결과적으로, 예를 들어 적절한 반도체 합금들을 통합하고, 스트레인 유발 메커니즘 등을 통합하는 것과 관련된 전체적인 디바이스 요건들에 따라 드레인 및 소스 영역들을 형성하는 것과 같은 기본적인 트랜지스터 특성들이, "2-차원" 트랜지스터 제조 기법들을 사용하여 달성될 수 있으며, 그럼으로써 평면 트랜지스터들의 동시 제조를 가능하게 한다. 따라서, 평면 트랜지스터들을 토대로 형성된 덜 임계적인 회로 부분들과 관련된 잘 확립된 회로 레이아웃들이 복잡한 반도체 디바이스들에서 효율적으로 재사용될 수 있으며, 한편, 임의의 성능 민감 회로들(performance critical circuits)은 3차원 트랜지스터들을 토대로 형성될 수 있다. STI 기법들을 기반으로 반도체 핀들을 형성함으로써, 결과적인 핀들은 평면 트랜지스터들의 좁은 활성 영역들로서 고려될 수 있는바, 이 평면 트랜지스터들은 대응하는 핀 격리 영역들에 의해 적절하게 분리되어 2차원 제조 기법들과의 요구되는 호환성이 보장된다. 그러나, 대체 게이트 공정 순서 동안, 3 차원 트랜지스터들은 핀 격리 영역들의 제어된 리세싱을 허용하기 위하여 적절한 식각 마스크를 제공함으로써, 다르게 처리될 수 있고, 그럼으로써 반도체 핀들의 중앙부들의 유효 게이트 높이가 조정된다. 결과적으로, 이 공정 단계가 달성될 때까지, 예를 들어, 대체 게이트 기법의 수행 전에 자기 정렬 컨택 소자들을 통합시키는 것과 같은 임의의 요구되는 공정 기법이 적용될 수 있으며, 그럼으로써, 자기 정렬 컨택 기법이 트랜지스터들의 전체적인 측면 치수들의 추가적인 감소를 허용할 수 있으므로, 전체 공정 순서의 확장성(scalability)이 보장된다.
도 2a-2p를 참조로, 추가의 예시적인 실시예들이 이제 더 자세히 설명될 것이며, 여기서 필요하다면 도 1 또한 참조될 수 있다.
도 2a는 초기 제조 단계에서의 반도체 디바이스(200)의 평면도를 개략적으로 도시한다. 도시된 바와 같이, 제1 반도체 영역(203a) 및 제2 반도체 영역(203b)은, 얕은 트렌치 격리 형태로 제공될 수 있는 격리 구조들(203c)을 형성함으로써, 반도체 층 내에서 측면으로 경계지어질(laterally delineate) 수 있다. 또한, 반도체 영역(203a)은 다시 반도체 핀들(210)이라 칭해지는 복수의 "서브 영역들"로 분할될 수 있으며, 상기 반도체 핀들(210)은 대응하는 격리 영역들(203f)에 의해 측면으로 분리된다. 따라서, 핀들(210)은 연장된 반도체 영역들을 나타낼 수 있으며, 그 측면 치수들은 중간 격리 영역들(203f), 및 반도체 영역(203a)의 전체 측면 치수들에 의해 결정되는바, 상기 반도체 영역(203a)은 또한, 격리 영역(203c)에 의해 그 사이즈, 형상 및 위치가 정의된다. 반도체 핀들(210)의 깊이는 격리 영역들(203c, 203f)의 깊이 또는 두께에 의해 정의된다. 예를 들어, 기본 반도체 층은 결정형 기판 물질의 상부가 반도체 기본 물질로서 작용할 수 있는 벌크 구성을 나타낼 수 있다. 이 경우에, 반도체 핀들(210)은 결정형 반도체 물질에 직접 연결될 수 있으며, 상기 결정형 반도체 물질 내에 트렌치 격리 구조들(203c, 203f)이 형성된다.
도 2b는 도 2a의 라인 llb를 따르는, 즉, 격리 영역들(203f) 및 반도체 핀들(210)의 중심 부분들(210c, 203m)(도 2a 참조)을 따르는 단면도를 개략적으로 도시한다. 도시된 바와 같이, 디바이스(200)는 기판(201)을 포함할 수 있으며, 상기 기판(201)은 그 위 또는 위쪽에 반도체층(203)을 형성하기 위한 임의의 적절한 캐리어 물질을 나타낼 수 있고, 만약 벌크 구조가 고려된다면, 결정 기판 물질에 직접 연결된다. 도시된 제조 단계에서, 반도체층(203)은 더 이상 연속적인 반도체 물질이 아니며 오히려, 예를 들어, 도 2a에 도시된 바와 같이, 적절한 반도체 영역들로 분할된다는 것이 이해되어야 한다. 또한, 다른 예시적인 실시예들(도시되지 않음)에서, 추가의 공정 및 전체적인 디바이스 특성들이 고려된다면, 매립 절연 물질이 반도체 층(203) 아래에 제공될 수 있다. 더우기, 도시된 바와 같이, 반도체 핀들(210)은 반도체 층(203)을 통해 연장되며 격리 영역들(203f 및 203c)에 의해 측면으로 분리된다.
도 2a 및 2b에 도시된 것과 같은 반도체 디바이스(200)가 하기의 공정 기법들을 근거로 형성될 수 있다. 반도체 영역들(203a, 203b)은, 영역들(203f)의 측면 사이즈, 위치(position) 및 형상을 구체적으로 정의하기 위하여 가능하게는 제2 리쏘그래피 마스크와 함께, 잘 확립된 STI(얕은 트렌치 격리) 기법들을 토대로(즉, 적절한 리쏘그래피 기법들을 사용하여) 형성될 수 있다. 다른 경우들에 있어서, 영역들(203f)은, 적절한 것으로 고려된다면, 별도의 패터닝 순서에서 형성될 수 있다. 따라서, 필요하다면, 후속하여 평탄화 공정들 및 어닐링 기법들이 수행될 수 있는 잘 확립된 식각 및 증착 기법들이 적용될 수 있다. 따라서, 활성 영역들(203a, 203b) 및 격리 영역들(203f, 203c)에 대해 실질적으로 평면의 표면 토포그래피가 달성된다.
도 2c는 전체적인 디바이스 요구조건들에 부합하도록 복수의 게이트 전극 구조들(260)이 제공될 수 있는 더 진행된 제조 단계들에서의 반도체 디바이스(200)를 개략적으로 도시한다. 예를 들어, 설계 규칙들에 따라, 반도체 영역들(203b, 203a) 위에서 게이트 전극 구조들(260) 사이의 최소 피치가 구현될 수 있다. 게이트 전극 구조들(260)은 플레이스 홀더 게이트 전극 구조들을 나타낼 수 있으며, 따라서, 스페이서 구조(261)와 같은 임의의 다른 물질들과 함께, 폴리실리콘 물질 등과 같은 플레이스 홀더 물질(262)을 포함한다.
도 2d는 도 2c의 라인 lld을 따른 단면도를 개략적으로 도시한다. 도시된 바와 같이, 게이트 전극 구조(260)는, 가능하게는 식각 정지 물질과 함께, 예를 들어, 필요하다면 실리콘 이산화물 등의 형태로, 플레이스 홀더 물질(262)을 포함할 수 있다. 또한, 유전체 캡 층(264) 또는 캡 층 시스템이, 예를 들어, 실리콘 질화물, 실리콘 이산화물 등의 형태로 제공될 수 있다. 도 2c 및 2d에 도시된 것과 같은 디바이스는, 전체 디바이스 요구조건들에 부합하도록 게이트 전극 구조들(260)이 형성될 수 있는 임의의 적절한 제조 기법들을 토대로 형성될 수 있다. 즉, 게이트 길이 및 게이트 전극 구조들의 피치는 설계 기준에 근거하여 조정된다. 이러한 목적으로, 게이트 전극 구조들(260)의 요구되는 측면 치수들을 얻기 위하여 복잡한 리쏘그래피 기법들, 예를 들어, 하드 마스크 물질의 이중 노출 이중 패터닝이 적용될 수 있다. 또한, 디바이스(200)의 추가적인 공정에 부합하게하기 위하여 스페이서 구조(261)가 형성될 수 있다. 이러한 목적으로, 스페이서 구조(261)를 형성하기 위하여 실리콘 질화물, 실리콘 이산화물 등과 같은 적절한 물질들이 증착되고 패터닝될 수 있다. 또한, 추가의 공정 중에, 드레인 및 소스 영역들이 반도체 핀들(210) 및 영역(203) 내에 형성될 수 있으며, 그럼으로써 임의의 "2차원" 제조 기법들의 적용을 가능하게 한다. 예를 들어, 전체적인 트랜지스터 특성들을 정의하기 위해 요구되는 바와 같이, 임의의 도판트 종들을 포함시키기 위하여, 관련된 마스킹 기법들과 결합된 적절한 주입 기법들이 적용될 수 있다. 마찬가지로, 예를 들어, 반도체 영역들, 즉, 반도체 핀들(210)의 단부들 및 반도체 영역(203a)의 노출된 영역들에 캐비티들을 형성하고 그리고 이 캐비티들을, 실리콘/게르마늄, 실리콘/주석, 실리콘/게르마늄/주석, 실리콘/탄소 등과 같은 적절한 반도체 합금으로 다시 채움(refill)으로써, 스트레인 유발 반도체 합금들이 트랜지스터 소자들의 적어도 일부에 포함될 수 있다. 또한, 드레인 및 소스 영역들은 인 시츄 도핑되는 에피텍셜하게 성장한 반도체 물질을 토대로 형성될 수 있으며, 한편 다른 경우들에는, 반도체 합금이, 예컨대 실리콘/인 합금 등의 형태로 우수한 전도성을 제공할 수 있다. 또한, 적절한 것으로 여겨진다면, 예를 들어, 전체 트랜지스터 성능을 향상시키기 위하여 n-채널 트랜지스터들에 스트레인 기억 기법들(strain memoriation techniques)이 적용될 수 있다. 임의의 공정 기법들에서, 예를 들어, 요구되는 최종 트랜지스터 특성들에 따라 2차원 트랜지스터들 또는 3차원 트랜지스터들을 적절하게 마스킹함으로써 동일하거나 상이한 공정 파라미터들이 적용될 수 있음이 이해되어야 한다. 예를 들어, 선택적 에피텍셜 성장 기법들에 의해 반도체 물질들을 형성한 후, 적절한 하드 마스크 물질에 의해 특정 디바이스 영역들이 마스킹될 수 있다. 마찬가지로, 필요에 따라 임의의 적절한 도판트 종들을 도입하기 위하여 적절한 주입 마스크들이 적용될 수 있다.
도 2e는 더 진행된 제조 단계의 반도체 디바이스(200)를 개략적으로 도시한다. 단면은 도 2c의 라인 lle를 따라 취해진 것으로 이해되어야 한다. 결과적으로, 트랜지스터(250a)는 드레인 및 소스 영역(251a)을 포함하는 단일 반도체 핀(210)의 형태로 나타내질 수 있는바, 상기 드레인 및 소스 영역(251a)은 따라서 핀(210)의 각각의 단부들에 대응하고, 한편, 중앙 게이트 전극 구조(260)에 의해 덮인 중앙 부(210c)가 실질적으로 트랜지스터(250a)의 채널 영역에 대응한다. 다른 한편으로, 트랜지스터(250b)는 드레인 및 소스 영역(251b)을 포함할 수 있으며, 따라서, 상기 드레인 및 소스 영역(251b)은 트랜지스터 폭 방향을 따라(즉, 도 2e의 도면 평면에 수직인 방향을 따라) 연속적인 드레인 및 소스 영역들을 나타낼 수 있다. 앞서서 논의된 바와 같이, 드레인 및 소스 영역들(251a)은 복수의 공정 기법들을 토대로 형성될 수 있는바, 예를 들어, 중앙부(210c)에 스트레인을 유발함으로써 그리고/또는 p-타입 도판트 종들 또는 n-타입 도판트 종들 등과 같은 도판트 종들을 포함시키기 위하여, 예를 들어, 도면부호 252로 표시된 바와 같이, 반도체 합금을 포함시키거나 에피텍셜하게 성장한 반도체 물질을 제공함으로써, 형성될 수 있다. 위에서 논의된 바와 같이, 적절한 것으로 고려된다면, 대응하는 제조 기법들이 트랜지스터들(250a, 250b)에 대해 상이하게 적용될 수 있다.
도 2f 및 2g는 드레인 및 소스 영역들의 특성들을 적절하게 조정하기 위하여 특별히 설계된 공정 순서가 적용될 수 있는 3차원 트랜지스터들의 단면도를 개략적으로 도시한다.
도 2f는 디바이스(200)의 단면도를 개략적으로 도시하며, 여기서, 편이를 위하여, 중앙 게이트 전극 구조(260)만이 도시된다. 또한, 도 2f의 좌측은 n-채널 트랜지스터(250a)를 나타내는바, 상기 n-채널 트랜지스터는, 예를 들어, 고농도의 n-타입 도판트를 포함하는 에피텍셜하게 성장한 실리콘 물질을 토대로 형성된 드레인 또는 소스 영역(251n)을 포함할 수 있다. 또한, 전체 트랜지스터 특성을 조정하기 위하여 카운터-도핑된 영역 또는 할로 영역(도면부호 252n으로 표시됨)이 제공될 수 있다. 마찬가지로, 우측에서, 트랜지스터(250a)의 단면은 p-채널 트랜지스터를 나타낼 수 있는바, 상기 p-채널 트랜지스터는, 예를 들어, 중앙 영역 또는 채널 영역(210c)에 압축 스트레인 컴포넌트를 유발시키기 위하여 실리콘/게르마늄 합금 형태의 고농도로 p-도핑된 반도체 합금을 포함할 수 있다. 예를 들어, p-채널 트랜지스터(250a)의 드레인 및 소스 영역(251p)은, 포함된 반도체 합금의 사이즈 및 형상 그리고 상기 반도체 합금의 인시츄 도판트 농도에 의해 기본적으로 정의될 수 있다. 또한, 전체 요구조건들에 부합되게 하기 위하여, 대응하는 카운터-도핑 영역(252p) 또는 할로 영역이 제공될 수 있다. 드레인 및 소스 영역들(251n, 251p)의 구성은 일반적인 2차원 트랜지스터 구성에 대응하며, 따라서, 이러한 구성은 또한 도 2e에 도시된 트랜지스터(250b)와 같은 2차원 트랜지스터들에 구현될 수 있다. 3차원 구성에 더 적절하게 부합되게하기 위하여, 할로 영역들(252n, 252p)에 대하여 추가의 수정이 적용될 수 있다.
도 2g는, 예를 들어, 위에서 논의된 바와 같이, 2차원 트랜지스터들을 적절히 마스킹함으로써, 반도체 핀(210)의 유효 전기적 높이(effective electrical height)를 적절하게 조정한 후 대응하는 "랩어라운드부(wrap around)"를 포함하는 수정된 할로 영역들(252n, 252p)을 얻게되는, 추가적인 얕은 주입(shallow implantation)이 수행될 수 있는 대응 구성을 개략적으로 도시한다. 즉, 도 2g에 도시된 제조 단계에서, 게이트 전극 구조(260)는 고-k 금속 게이트 전극 구조를 나타내며, 추후 더 자세히 설명될 바와 같이, 상기 고-k 금속 게이트 전극 구조는, 핀(210)의 유효 높이가 조정될 수 있는 대체 게이트 공정 시퀀스를 기반으로 형성될 수 있다.
도 2h 및 2i는 추가의 예시적 실시예들에 따라 트랜지스터(250a)의 단면도를 개략적으로 도시한다.
도 2h는 좌측편에 n-채널 트랜지스터(250a)의 일부를 그리고 우측편에 p-채널 트랜지스터(250a)의 일부를 개략적으로 도시한다. 예를 들어, n-채널 트랜지스터(250a)의 드레인 및 소스 영역들(251n)은 고농도로 도핑된 임베디드 반도체 물질의 형태, 예컨대, 실리콘 물질, 실리콘/카본 물질의 형태로 제공될 수 있으며, 그럼으로써 또한 요구되는 인장성 스트레인등을 사용할 수 있다. 다른 경우에는, 선택적 에피텍셜 성장 기법들에 의해 실리콘/인 반도체 합금이 통합될 수 있다. 결과적으로, 드레인 및 소스 영역들(251n)은, 포함된 고농도 도핑 반도체 물질 또는 합금에 의해 실질적으로 정의될 수 있다. 또한, 인시츄 도핑 반도체 물질을 포함시키기 위하여 캐비티를 형성한후, 반도체 핀(210)의 유효 전기적 높이에 실질적으로 대응하도록 깊이가 적절하게 조정될 수 있다.
마찬가지로, 가능하게는 스트레인 유발 실리콘/게르마늄 합금 등의 형태로 캐비티들을 적절히 형성하고 그리고 인시츄 도핑 반도체 물질을 포함시킴으로써, p-채널 트랜지스터(250a)의 드레인 및 소스 영역들(251p)이 조정될 수 있다. 이를 위하여, 적절한 식각 공정이 적용될 수 있으며, 상기 식각 공정에서, 필요하다면, 2차원 트랜지스터들이 적절한 하드 마스크 물질 또는 레지스트 물질에 의해 마스킹되고 통상적으로 p-채널 트랜지스터 및 n-채널 트랜지스터에 대해 캐비티 식각 공정이 적용됨으로써 캐비티들의 결과적인 깊이 및 형상 및 사이즈에 대한 높은 정도의 균일성(uniformity)이 보장된다. 그후, n-채널 트랜지스터 및 p-채널 트랜지스터 각각에 대해 순차적으로 물질들(251n, 251p)을 형성하기 위하여, 적절한 하드 마스크 기법이 적용될 수 있다. 이를 위하여, 잘 확립된 선택적 에피텍셜 성장 기법들이 적용될 수 있다.
도 2i는 더 진행된 제조 단계에서의 디바이스의 단면도를 개략적으로 도시하는바, 이 단계에서는, 게이트 전극 구조(260)가 고-k 금속 게이트 전극 구조를 나타내며, 한편, 반도체 핀(210)의 전기적 유효 높이 또한 조정되어, 상기 높이가 드레인 및 소스 영역(251n, 251p) 각각의 깊이에 실질적으로 대응할 수 있다. 결과적으로, 이러한 식으로, 기본적인 2차원 제조 기법들을 사용하고 3차원 트랜지스터 구성에 부합하도록 공정 파라미터들을 적절하게 조정함으로써 적절한 트랜지스터 특성들이 조정될 수 있다. 이러한 식으로, 우수한 트랜지스터 성능이 달성되며, 그럼으로써 또한, 어떠한 새로 개발되는 공정 기법들을 요구함이 없이도, 매우 복잡한 2차원 트랜지스터들과 비교하여도 우수한 특성들을 제공한다. 예를 들어, 트랜지스터 특성들을 적절하게 조정하기 위하여, 임의의 스트레인 유발 메커니즘들의 효과, 드레인 및 소스 영역의 우수한 도판트 프로파일 등이 먼저 결정될 수 있고 그리고 3차원 구성에 선택적으로 적용될 수 있다. 이러한 식으로, 기본 활성 반도체 영역의 주어진 측면 사이즈에 대해, 3차원 구성을 사용하여 우수한 제어성 및 일반적으로 우수한 트랜지스터 성능이 달성될 수 있으며, 한편, 덜 민감한(less critical) 회로 부분들에 대해 2차원 트랜지스터들이 사용될 수 있다.
도 2j는 더 진행된 제조 단계에서의 반도체 디바이스(200)의 평면도를 개략적으로 도시한다. 도시된 바와 같이, 자기 정렬된(self-aligned) 컨택 소자들(225)이 트랜지스터들(250a, 250b)에 제공된다. 자기 정렬된 컨택 소자들(225)은 디바이스의 추가의 공정과 호환가능한, 임의의 적합한 전도성 물질로 구성될 수 있다. 즉, 일부 예시적인 실시예들에서, 컨택들(225) 또는 적어도 상기 컨택들의 표면층이 플레이스 홀더 물질(262) 및 격리 영역들(203f)의 물질(도 2a참조)과 관련하여 식각 정지 특성들을 제공할 수 있으며, 상기 물질들은 추후의 제조 단계에서, 자기 정렬된 컨택 소자들(225)과 관련하여 선택적으로 식각되어야한다. 일부 예시적인 실시예들에서, 소자들(225)은 적어도 그 상부 표면에 티타늄 질화물을 포함할 수 있는바, 그 이유는 티타늄 질화물이 임의의 산화물 식각 기법들과 관련하여 고도로 저항성이(highly resistive) 있고, 그럼으로써 추후의 제조 단계에서 격리 영역들의 효율적인 리세싱을 가능하게 하기 때문이다. 더우기, 티타늄 질화물은 대체 게이트 기법 중에 폴리실리콘 물질을 제거하기 위한 복수의 식각 화학제들에 대해 고도로 선택적이다.
도 2k는 도 2에 라인 lld로 표시된 것과 같은 단면을 따라 자른 반도체 디바이스(200)의 단면도를 개략적으로 도시한다. 도시된 바와 같이, 컨택 레벨(220)의 일부분이 예를 들어, 실리콘 이산화물 등과 같은 추가의 유전체 물질과 결합된 실리콘 질화물과 같은 식각 정지 라이너(221)의 형태로 제공될 수 있다. 또한, 도 2j와 관련하여 위에서 기논의된 바와 같이, 자기 정렬된 컨택 소자들이 게이트 전극 구조들(260) 사이에 측면으로 제공될 수 있다. 따라서, 컨택 소자들(225)은 스페이서 구조(261) 및 나머지 식각 정지층(221)에 의해 측면으로 한정(laterally confined)된다.
또한, 일부 실시예들에서, 적절한 컨택 영역들(254)이, 예를 들어, 니켈 실리사이드, 니켈 플래티넘 실리사이드 등의 형태로 드레인 및 소스 영역들(251a, 251b)에 제공될 수 있다.
도 2k에 도시된 것과 같은 반도체 디바이스(200)는 하기의 공정들을 토대로 형성될 수 있다. 드레인 및 소스 영역들(251a)을 완성하고 그리고 임의의 고온 공정들을 적용한 후, 필요하다면, 예를 들어, 가능하게는 추가적인 저온 어닐링 공정들과 함께, 플라즈마 인핸스드 CVD 기법들 및 스핀-온 기법 등에 의해, 유전체 물질들(221, 222)이 증착될 수 있다. 그후, 예를 들어, CMP, 식각 등에 의해 초과의 물질(excess material)이 제거될 수 있으며, 여기서 마지막으로 플레이스 홀더 물질(262)이 노출될 수 있는바, 즉, 플레이스 홀더 물질(262)의 상부 표면(262s)이 노출될 수 있다. 이 제조 단계에서, 도 2k의 도면 평면에 수직인 방향으로 자기 정렬된 컨택 소자들(225)의 측면 연장을 정의하기 위하여 적절한 마스크가 제공될 수 있다. 이를 위하여, 레지스트 물질, 하드 마스크 물질 등과 같은 임의의 적합한 마스크 물질들이 사용될 수 있다. 이 식각 마스크를 토대로, 물질(222)이 식각될 수 있으며 따라서 게이트 전극 구조들(260) 사이의 공간들로부터 제거될 수 있다. 여기서 식각 공정은 물질(262)에 대해 선택적일 수 있으며, 한편 식각 공정을 제어하기 위하여 공간들의 바닥부에서 식각 정지 라이너(221)가 사용될 수 있다. 그후, 정지 라이너 물질(221)이 드레인 및 소스 영역들(251a, 251b)을 노출하기 위하여 개방될 수 있다. 식각 마스크의 제거 후, 예를 들어, 실리사이데이션 기법들 - 적절한 전도성 컨택 물질, 예컨대, 텅스텐 형태(또한, 티타늄 질화물, 티타늄 등과 결합된 형태일 수도 있음)의 적절한 전도성 컨택 물질의 증착이 후속됨- 을 토대로, 컨택 영역들(254)이 자기 정렬된 방식으로 형성될 수 있다. 예를 들어, 텅스텐이 디바이스(200)의 추가적인 공정에 적합한 것으로 고려되면, 잘 확립된 텅스텐-기반 증착 기법들이 적용될 수 있다. 일부 예시적인 실시예들에서, 전도성 물질이 티타늄 질화물의 형태로 제공될 수 있으며, 상기 티타늄 질화물은 더 높은 저항을 가지나, 우수한 식각 특성들을 제공할 수 있다. 또한, 컨택 소자들(225)의 상대적으로 큰 영역 및 감소된 높이로 인하여, 티타늄 질화물을 토대로 얻어지는 전체 컨택 저항성은 전체 디바이스 요구조건들에 호환된다. 그후, 예컨대, CMP에 의해, 임의의 초과 물질이 제거될 수 있으며, 그럼으로써 노출된 표면 영역들(262s)을 제공한다.
그후, 플레이스 홀더 물질(262)은 TMAH(테트라 메틸 암모늄 하이드로옥사이드)에 의한 식각과 같은 선택적 식각 기법(receipt)에 근거하여 제거될 수 있는바, 상기 TMAH는 실리콘 이산화물, 실리콘 질화물, 티타늄 질화물 등에 대해 고 선택비(high selectivity)로 실리콘을 매우 효율적으로 식각할 수 있다. 식각 공정은 질화물(263) 상에서 또는 질화물(263) 내에서 중단될 수 있다.
도 2l은 더 진행된 제조 단계에서의 반도체 디바이스(200)의 평면도를 개략적으로 도시한다. 도시된 바와 같이, 트랜지스터(250a)의 일부를 노출한 채로, 그리고 이에 따라 이전에 플레이스 홀더 물질을 제거하는 동안 형성된 게이트 개구(260o)의 적어도 일부를 노출한 채로, 트랜지스터(250b)를 덮기 위하여 식각 마스크(205)가 제공될 수 있다. 따라서, 게이트 개구(260o) 내에서, 층(263)의 잔여물이 이단계에서 여전히 존재한다면 상기 층(263)의 잔여물을 제외하고, 반도체 핀들(210) 및 격리 영역들(203f) 각각의 중앙부들(210c, 203m)이 노출될 수 있다. 식각 마스크(205)의 전체 사이즈에 따라, 트랜지스터(250a) 위에 부분적으로 형성되는 추가의 게이트 전극 구조들에 의해 이 영역들의 엔드팁들이 노출될 수 있음이 이해되어야 한다. 식각 마스크(205)는 가능하게는 광학 평탄화 물질(optical planarization materials) 등과 함께 레지스트 물질과 같은 임의의 적절한 마스크 물질 형태로 제공될 수 있다. 그후, 격리 영역들(203f)의 물질을 선택적으로 제거하기 위하여 식각 공정이 수행될 수 있는바, 상기 식각 공정을 위해 잘 확립된 플라즈마 어시스트 식각 기법들이 사용가능하고, 실리콘, 실리콘 질화물 및 자기 정렬된 컨택 소자들(225)의 물질(예컨대, 티타늄 질화물)에 대해 고도의 선택비가 달성될 수 있으며, 이는 식각 공정 동안 특정 정도의 중합(polymerization)을 개시함으로써 달성될 수 있다. 결과적으로, 이 식각 공정 중에, 격리 영역들(203f)의 중앙부들(203m)이 리세스되고, 따라서, 상기 리세스들의 깊이가 반도체 핀들(210)의 인접 중앙부들(210c)의 전기적 유효 높이를 결정한다. 실리콘 이산화물을 제거하기 위한 고도로 제어가능한 식각 공정들이 잘 확립될 수 있으므로, 핀 높이와 관련한 고도의 균일성이 달성된다. 그후, 임의의 식각 잔여물이 예컨대, 니트로겐 하이드라이드(N2H2)를 기반으로 제거될 수 있으며, 그럼으로써 플라즈마 어시스트 식각 공정들 후에 임의의 폴리머 잔여물들을 이동시키기 위해 빈번히 사용되는 고 반응성 식각 화학제들의 적용을 피할 수 있다. 이러한 방식으로, 자기 정렬된 컨택 소자들(225)의 무결성(integrity)이 보존될 수 있다. 또한, 실리콘, 실리콘 이산화물, 실리콘 질화물, 티타늄 질화물 등과 같은 임의의 노출된 물질들을 열화시킴(deteriorate)이 없이, 추가적인 세정 공정들이, 예컨대 오존등을 기반으로 적용될 수 있다. 동시에, 화학 산화물이 임의의 노출된 실리콘 표면 영역들 상에 형성되어, 고-k 유전체 물질의 증착 전에 인터페이스 특성들을 향상시키기 위한 베이스 산화물을 제공할 수 있다. 그후, 고-k 유전체 물질이 각각의 게이트 개구들(260o)에 증착될 수 있으며, 대응하는 일함수 금속, 또는 p-채널 트랜지스터들 및 n-채널 트랜지스터들을 각각 형성하기 위하여 패터닝될 수 있는 임의의 적절한 일함수 금속들의 증착이 후속되고, 알루미늄, 알루미늄 합금 등과 같은 고 전도성 전극 금속의 증착이 후속된다. 이를 위하여, 잘 확립된 대체 게이트 공정 기법들이 적용될 수 있다. 마지막으로, 예컨대, CMP 등에 의해, 임의의 초과 물질이 제거될 수 있으며, 그럼으로써 전기적으로 격리된 고-k 금속 게이트 전극 구조들을 형성할 수 있다.
도 2m은 대체 게이트 공정 순서 후의 트랜지스터(250a)의 평면도를 개략적으로 도시한다. 도시된 바와 같이, 게이트 전극 구조들(260)은 적절한 일함수 금속(267) 및 고 전도성 전극 금속(268)과 함께 고-k 유전체 물질(266)을 포함할 수 있다.
도 2n은 격리 영역들(203f) 중 하나를 통해 단면이 취해진 중앙 게이트 전극 구조(260)의 단면도를 개략적으로 도시한다. 도시된 바와 같이, 대체 게이트 공정 순서 동안, 식각 마스크(205)를 사용함으로써 식각 공정 중에 격리 영역들(203f)의 중앙부(203m)가 리세스되었으며(도 2l 참조), 여기서 리세스의 정도는, 도면부호 203r로 표시된 바와 같이, 도 2n의 도면 평면에 수직인 방향으로 격리 영역(203f)에 인접하여 형성되는 반도체 핀들의 전기적 유효 높이를 정의할 수 있다. 따라서, 게이트 전극 구조(260)는 격리 영역(203f) 내로 연장되며, 따라서, 리세스된 부분(203m) 위에 형성되고 고-k 유전체 물질(266), 일함수 금속 종들(267) 및 고 전도성 전극 금속(268)을 포함한다. 적용된 공정 순서에 따라, 이 구성은 n-채널 트랜지스터들 및 p-채널 트랜지스터들에 대해 상이할 수 있음을 이해해야 한다. 즉, 필요하다면, 두개 이상의 특정 층들이 유전체층(266) 위에 형성될 수 있다.
앞서서 도 1과 관련하여 논의된 바와 같이, 일반적으로, 기생 커패시턴스 C -종래의 3차원 트랜지스터들에서, 게이트 채널 커패시턴스가 존재하지 않는 영역들 내에서 머지된 드레인 및 소스 컨택들이 게이트 전극 구조들에 연결되는 부분들에서 일반적으로 발생함- 가 트랜지스터(250a)에서는 실질적으로 완전히 방지되는바, 그 이유는 게이트 전극 구조(260)가 격리 영역(203f)에 연결되기 때문이다. 결과적으로, 결과적인 기생 커패시턴스는 실질적으로 0 이고 따라서 종래의 3차원 트랜지스터 구조에 비해 우수한 성능 특성을 제공한다.
도 2o는 도 2m의 섹션 llo에 의해 표시된 것과 같은 단면도를 개략적으로 도시한다. 도시된 바와 같이, 반도체 핀들(210) 각각의 전기적 유효 높이(210h)는 격리 영역들(203f)의 리세싱(203r) 정도에 의해 결정된다.
도 2m-2o에 도시된 것과 같은 트랜지스터 구성에 근거하여, 필요에 따라, 자기-정렬된 컨택 소자들(225)에 그리고 게이트 전극 구조들(260)(도 2m 참조)에 연결하기 위하여 적절한 상호연결 구조들을 형성함으로써 공정이 계속될 수 있다. 이를 위하여, 실리콘 이산화물과 같은 적절한 유전체 물질이, 가능하게는 식각 정지 물질로서 실리콘 질화물과 함께 적용되고 그리고 컨택들(225) 및 게이트 전극 구조들(260)과 연결될 수 있는 대응하는 개구들을 형성하도록 패터닝될 수 있다. 그후, 적절한 장벽 물질들과 함께, 고 전도성 구리-기반 물질과 같은 임의의 적절한 물질이 충전될 수 있고, 그럼으로써 디바이스(200)의 전체적인 측면 치수들의 추가적인 감소에 따라 요구될 수 있는 바와 같이 대응하는 상호연결 구조들에 대한 현저한 좁힘(significant narrowing)이 가능하다. 임의의 적합한 상호연결 기법, 예를 들어, 적절한 하드 마스크 물질의 이중 노출(double exposure)/패터닝이 적용될 수 있다.
결과적으로, 본 개시는 3차원 트랜지스터들 또는 복수의 게이트 트랜지스터들에서 반도체 디바이스들 및 제조 기법들을 제공하며, 본 발명의 반도체 디바이스들은 대체 게이트 기법에 근거하여 형성될 수 있고, 상기 대체 게이트 기법은, 또한 자기 정렬된 컨택 소자들의 제공을 가능하게 하기 위하여 적용될 수 있다. 이를 위하여, 반도체 핀들이 STI 기법들에 근거하여 초기 제조 단계에서 형성될 수 있으며, 그럼으로써 실질적으로 평면의 표면 토포그래피를 제공하고, 이는 임의의 요구되는 2차원 공정 기법들의 적용을 가능하게 한다. 결과적으로, 임의의 평면 트랜지스터들이 3차원 트랜지스터와 동시에 형성될 수 있고, 한편, 적절한 것으로 고려된다면, 예를 들어 드레인 및 소스 영역들을 형성할 때, 추가적으로 임의의 특정한 수정이 적용될 수 있다. 최종적인 전기적 유효 높이는 대체 게이트 기법 동안에 그리고 자기 정렬된 컨택 소자들의 형성 후에 효율적으로 조정될 수 있다.
본 개시의 추가적인 수정 및 변경은 상기 설명의 측면에서 본 기술분야의 당업자들에게 자명할 것이다. 따라서, 상기 설명은 단지 예시적인 것으로 해석되어야 하며 본 기술 분야의 당업자에게 여기에 제공된 내용을 수행하는 일반적인 방식을 가르치기 위한 것이다. 여기에 도시되고 설명된 내용의 형태는 현재 선호되는 실시예들로 이해될 것이다.

Claims (20)

  1. 반도체 디바이스의 반도체 영역 내에 복수의 격리 영역들(isolation regions)을 형성하는 단계와, 상기 복수의 격리 영역들은 상기 반도체 영역 내에 복수의 핀(fin)들을 측면으로 경계짓고(laterally delineate);
    상기 반도체 영역 위에 플레이스 홀더(place holder) 게이트 전극 구조를 형성하는 단계와, 상기 플레이스 홀더 게이트 전극 구조는 상기 복수의 격리 영역들과 핀들 각각의 중앙부를 덮으며;
    상기 플레이스 홀더 게이트 전극 구조가 있는 상태에서 상기 복수의 핀들 각각에 드레인 및 소스 영역들을 형성하는 단계와;
    상기 복수의 격리 영역들 및 핀들의 상기 중앙부들이 노출되도록 상기 플레이스홀더 게이트 전극 구조의 플레이스홀더 물질을 제거하는 단계와;
    상기 핀들의 상기 중앙부들의 전기적 유효 높이를 조정하기 위하여 상기 복수의 격리 영역들의 상기 중앙부들에 선택적으로 리세스를 형성하는 단계와; 그리고
    게이트 유전체 물질 및 전극 물질을 포함하는 게이트 전극 구조를 상기 격리 영역들 내로 연장되도록 상기 리세스들 내에서 상기 핀들의 상기 중앙부들 위에 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1 항에 있어서,
    상기 드레인 및 소스 영역들에 연결하기 위하여, 상기 플레이스 홀더 물질을 대체하기 전에 상기 플레이스 홀더 게이트 전극 구조에 측면으로 인접하게 컨택 소자들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제2 항에 있어서,
    상기 컨택 소자들을 형성하는 단계는 상기 플레이스 홀더 물질 및 상기 복수의 격리 영역들의 물질에 대하여 식각 정지 특성을 가지는 전도성 컨택 물질을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제3 항에 있어서,
    상기 전도성 컨택 물질은 티타늄 질화물을 포함하는 노출된 표면을 가지기 위하여 제공되는 것을 특징으로 하는 방법.
  5. 제1 항에 있어서,
    상기 드레인 및 소스 영역들을 형성하는 단계는 상기 플레이스 홀더 물질이 존재하는 상태에서, 도핑된 반도체 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제5 항에 있어서,
    상기 복수의 핀들에 리세스들을 형성하는 단계 및 적어도 상기 리세스들 내에 상기 도핑된 반도체 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  7. 제6 항에 있어서,
    상기 도핑된 반도체 물질을 형성하는 단계는 스트레인 유발(strain inducing) 반도체 합금을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제1 항에 있어서,
    상기 복수의 격리 영역들의 상기 중앙부들에 선택적으로 리세스를 형성하는 단계는, 플라즈마 어시스트 식각 공정을 수행하는 단계, 상기 플라즈마 어시스트 식각 공정의 폴리머 잔여물들을 제거하는 단계, 및 산화 화학제(oxidizing chemistry)를 사용하여 상기 복수의 핀들의 상기 중앙부들의 노출된 표면 영역들 위에 산화물 층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제1 항에 있어서,
    상기 복수의 핀들 각각의 측면 사이즈(lateral size)보다 큰 측면 사이즈를 가지는 연속적인 반도체 영역을 측면으로 경계짓기(laterally delineate) 위하여 제2 격리 영역을 형성하는 단계를 더 포함하고, 상기 연속적인 반도체 영역 내부 및 위에 평면 트랜지스터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제9 항에 있어서,
    상기 복수의 격리 영역들의 상기 중앙부들에 선택적으로 리세스를 형성하는 단계 전에, 상기 연속적인 반도체 영역 및 상기 제2 격리 영역을 마스킹하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  11. 반도체 디바이스를 형성하는 방법으로서,
    반도체 영역 내에 격리 영역들에 의해 측면으로 분리되는 복수의 핀들을 형성하고, 상기 복수의 핀들과 격리 영역들의 중앙부 위에 형성된 플레이스 홀더 게이트 전극 구조 내에 게이트 개구를 형성하는 단계와;
    상기 복수의 핀들의 전기적 유효 높이를 조정하기 위하여 상기 게이트 개구를 통하여 상기 격리 영역들 각각의 중앙부에 캐비티를 형성하는 단계와; 그리고
    상기 캐비티들 및 상기 게이트 개구 내에 게이트 유전체 물질 및 전극 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스를 형성하는 방법.
  12. 제11 항에 있어서,
    상기 게이트 개구를 형성하는 단계 전에 상기 플레이스 홀더 게이트 전극 구조에 측면으로 인접하여 전도성 컨택 물질을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  13. 제12 항에 있어서,
    상기 전도성 컨택 물질을 형성하는 단계는, 적어도 상기 전도성 컨택 물질의 표면 위의 상기 격리 영역들 및 플레이스 홀더 물질에 대하여 식각 정지 특성을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제13 항에 있어서,
    상기 전도성 컨택 물질은 상기 전도성 컨택 물질의 적어도 표면에 티타늄 질화물을 포함하는 것을 특징으로 하는 방법.
  15. 제11 항에 있어서,
    상기 게이트 개구를 형성하기 전에 상기 복수의 핀들 각각에 드레인 영역 및 소스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제15 항에 있어서,
    상기 드레인 및 소스 영역들을 형성하는 단계는 도핑된 반도체 물질을 선택적으로 증착(selectively deposit)하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제16 항에 있어서,
    상기 드레인 및 소스 영역들을 형성하는 단계는 상기 복수의 핀들 각각에 드레인 및 소스 캐비티들을 형성하는 단계와 인시츄 도핑 반도체 물질로 상기 드레인 및 소스 캐비티들을 충전하는 단계를 포함하는 것을 특징으로 하는 방법.
  18. 반도체 디바이스로서,
    격리 영역들에 의해 분리(seperation)되는 복수의 핀(fin)들을 포함하는 반도체 영역과, 상기 격리 영역들 각각은 리세스된 중앙 격리부(recessed central isolation portion)를 구비하며;
    상기 복수의 핀들의 중앙부 위 및 상기 리세스된 중앙 격리부들 위에 형성된 고-k(high-k) 금속 게이트 전극 구조와, 상기 게이트 전극 구조는 상기 격리 영역들에 측면으로 연결되며;
    상기 중앙부에 연결되도록 상기 복수의 핀들 각각에 형성된 드레인 영역과;
    상기 중앙부에 연결되도록 상기 복수의 핀들 각각에 형성된 소스 영역과;
    상기 드레인 영역들 각각의 위 및 상기 격리 영역들 위에 형성된 제1 자기 정렬된(self-aligned) 컨택 소자와; 그리고
    상기 소스 영역들 각각의 위 및 상기 격리 영역들 위에 형성된 제2 자기 정렬된 컨택 소자를 포함하는 것을 특징으로 하는 반도체 디바이스.
  19. 제18 항에 있어서,
    측면 사이즈(lateral size)가 상기 복수의 핀들 각각의 측면 사이즈보다 큰 제2 반도체 영역을 더 포함하며, 여기서 상기 제2 반도체 영역은 연속적인 드레인 및 소스 영역들, 및 상기 연속적인 드레인 및 소스 영역들에 연결되는 자기 정렬된 컨택 소자들을 포함하는 것을 특징으로 하는 반도체 디바이스.
  20. 제18 항에 있어서,
    상기 제1 및 제2 자기 정렬 컨택 소자들은, 적어도 그 상부 표면에, 티타늄 및 질화물을 함유한 컨택 물질을 포함하는 것을 특징으로 하는 반도체 디바이스.
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