JP5286416B2 - 半導体装置およびその製造方法 - Google Patents
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Description
本発明は、半導体装置およびその製造方法に関する。
ＬＳＩの高集積化と高性能化は、その基本構成素子である電界効果トランジスタ(以下、ＦＥＴ(Field Effect Transistor)とも云う）の微細化とそれに伴う性能向上によって実現されてきた。ＦＥＴの性能はオン動作時の駆動電流の大きさとオフ時のチャネルリーク電流の小ささで決定される。
リーク電流の低減に関しては、短チャネル効果に対する耐性が高い、チャネル領域を完全空乏化したＦＤ(Fully-Depleted)デバイスが次世代の基本素子構造として期待されている。中でも注目されているのは、マルチゲート型トランジスタである。マルチゲート型とは、従来のシングルゲート型と異なり、微小なチャネル領域をゲート電極で取り囲む構造である。その構造の利点は、チャネル領域のポテンシャルの制御性を高め、デバイスの短チャネル化によるポテンシャル障壁の低下を抑え、オフ時のリーク電流を低減できることである。
ここで、集積回路の性能として重要となるのは、デバイスのしきい値制御と駆動電流の増加である。完全空乏型デバイスはバルク型のデバイスと比較して、反転電荷が生成される電圧が低いという特徴がある。従って、仕事関数がバンドギャップ端となる従来のポリシリコンゲート電極では、オフ状態（０ボルト）での電流が大きくなりすぎる。現在、新たなゲート電極の候補として挙げられているのは、金属そのものをゲート電極として用いるタイプ（メタルゲート）と、金属と半導体の化合物（半導体がシリコンの場合シリサイドと呼ぶ）を用いるタイプ（シリサイドゲート）である。
また、駆動電流はキャリア（電荷担体）密度とキャリア移動度との積であるため、駆動電流の増加には移動度の向上が有効である。このキャリア移動度を向上させる方法として、ゲート電極として金属と半導体の化合物を用い、その体積変調により、チャネル領域に歪を印加する方法が提案されている（例えば、特許文献１参照）。この特許文献１に記載の方法は、ＦｉｎＦＥＴ（いわゆる立体型のダブルゲートトランジスタ）に関するもので、背の高い例えば高さが５０ｎｍ〜１００ｎｍのＦｉｎ型のチャネル領域を覆っているポリシリコン上に、精密にリソグラフィを行うために、ＣＭＰにより平坦化したポリシリコンをシリサイド化する方法を取っている。このため、この特許文献１においては、シリサイド化されたゲート電極は、チャネル領域上以外の領域でもチャネル領域上と同じ高さとなっている。
また、トライゲートトランジスタまたはナノワイヤー型トランジスタのチャネル領域に歪みを導入することが試みられているが、今までのところ、成功してはいない。
本発明は、上記事情を考慮してなされたものであって、キャリア移動度を向上させ、駆動電流も増加させることのできるトライゲートトランジスタまたはナノワイヤー型トランジスタを備えた半導体装置およびその製造方法を提供することを目的とする。
本発明の第１の態様による半導体装置の製造方法は、第１絶縁膜上に設けられたシリコン膜をパターニングすることにより、前記第１絶縁膜上に離間した複数の半導体層を形成する工程であって、それぞれの半導体層は、延在する方向に離間して形成された第１領域および第２領域と、前記第１領域と前記第２領域との間に設けられる第３領域とを有する、複数の半導体層を形成する工程と、各半導体層の前記第３領域の両側面および上面を覆うゲート絶縁膜を形成する工程と、各半導体層を覆うポリシリコン膜を形成し、前記ポリシリコン膜をパターニングすることにより、各半導体層の前記第１領域および第２領域を露出させるとともに、各半導体層の前記ゲート絶縁膜を覆うポリシリコン膜のゲート電極を形成する工程と、各半導体層の前記第１および第２領域にソース領域およびドレイン領域を形成する工程と、全面に第２絶縁膜を形成する工程と、前記ゲート電極上の前記第２絶縁膜を選択的にエッチングし、前記ゲート電極の上面を露出させる工程と、前記ゲート電極をシリサイド化する工程と、シリサイド化された前記ゲート電極を覆うように、各半導体層の前記第３領域に、各半導体層の延在する方向と直交し、前記第１絶縁膜の上面に平行な方向に応力を印加する応力印加膜を形成する工程と、を備えたことを特徴とする。
また、本発明の第２の態様による半導体装置は、第１絶縁膜上に離間して設けられた複数の半導体層であって、それぞれが、延在する方向に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレインとの間に設けられるチャネル領域とを有する複数の半導体層と、各半導体層の前記チャネル領域の両側面および上面を覆うゲート絶縁膜と、各半導体層の前記ゲート絶縁膜を覆うシリサイドのゲート電極と、前記ゲート電極の側面を覆い少なくとも前記チャネル領域の直上の前記ゲート電極上に開口を有する第２絶縁膜と、前記ゲート電極の上面を覆い、かつ各半導体層の前記チャネル領域に、各半導体層の延在する方向と直交し、前記第１絶縁膜の上面に平行な方向に応力を印加する応力印加膜と、を備えたことを特徴とする。
本発明によれば、キャリア移動度を向上させ、駆動電流も増加させることが可能なトライゲートトランジスタまたはナノワイヤー型トランジスタを備えた半導体装置およびその製造方法を提供することができる。
まず、実施形態を説明する前に、本発明に至った経緯について説明する。
プレーナ型のＭＯＳＦＥＴにおいては、キャリア移動度の向上のために、チャネル領域に歪を印加する方法が知られている。具体的には、ＣＥＳＬ(Contact Etch Stop Layer)としての連続したＳｉＮ膜（応力印加膜）をゲート長方向に沿って、ゲート電極を覆うように形成することにより凹凸（段差）を生じさせ、この凹凸を用いてＳｉＮ膜に引っ張り、または圧縮の応力を持たせ、チャネル領域のゲート長方向に歪を印加している。
しかし、立体型のトライゲートトランジスタまたはナノワイヤー型トランジスタにおいて、ゲート電極を形成後に、ゲート電極を覆うように応力印加膜を形成すると、ゲート電極が延在する方向（ゲート幅方向）と、ゲート電極が延在する方向と直交する方向（ゲート長方向）とに凹凸が形成される。このため、応力印加膜からチャネル領域には、ゲート長方向およびゲート幅方向に圧縮応力が作用する。しかし一般に、ある方向に圧縮応力が印加されると、その方向と直交する方向に引っ張り応力が生じる。このため、立体型の上記トランジスタにおいては、応力印加膜によってゲート長方向に印加される圧縮応力は、ゲート幅方向に印加される圧縮応力に起因するゲート長方向の引っ張り応力によって小さくなる。また、同様に、応力印加膜によってゲート幅方向に印加される圧縮応力は、ゲート長方向に印加される圧縮応力に起因するゲート幅方向の引っ張り応力によって小さくなる。したがって、立体型のトランジスタにおいて、ゲート電極を形成後に、ゲート電極を覆うように応力印加膜を形成しても、チャネル領域に適切な歪みを印加することができない。
しかも、この応力印加膜による歪印加は、微細化が進みデバイス間のピッチが狭くなると、応力印加膜の凹凸が小さくなるため、チャネル領域に印加される歪みが小さくなって、キャリア移動度の向上が見込めなくなる。
そこで、本発明者達は、鋭意研究に努め、微細化しても立体型のトライゲートトランジスタまたはナノワイヤー型トランジスタにおいて、キャリア移動度を向上させ、駆動電流も増加させることが可能な構造を発明した。この構造を、以下の実施形態で説明する。
一実施形態による半導体装置の製造方法について図１乃至図７（ｄ）を参照して説明する。本実施形態の製造方法によって製造される半導体装置は、立体形マルチゲートトランジスタである。以下では、ｎ型チャネルトランジスタについて説明するが、イオン注入するイオン種を変えるなどすればｐ型チャネルトランジスタについても同様に製造することができる。
図１は、本実施形態の製造方法によって製造される立体形マルチゲートトランジスタの上面図である。この立体形マルチゲートトランジスタは以下のように製造される。
まず、図２（ａ）乃至図２（ｄ）に示すように、支持基板２上に絶縁膜４が形成され、絶縁膜４上に５０ｎｍ未満（例えば２０ｎｍ）のＳＯＩ(Silicon On Insulator)層が形成されたＳＯＩ基板上に、チャネルの保護膜として第１窒化シリコン膜（図示せず）を例えばＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法を用いて厚さ１００ｎｍ程度堆積し、公知の素子分離技術によって、素子分離を行う。なお、本実施形態においては、ＳＯＩ層の面方位は、（００１）である。更に、既存のパターニング技術により、ＳＯＩ層をパターニングすることにより、チャネル領域６ａと、ソース領域となる第１領域６ｂと、ドレイン領域となる第２領域６ｃとを有する半導体層６を形成し、その後、上記第１窒化シリコン膜を除去する。第１領域６ｂおよび第２領域６ｃは、チャネル領域６ａと略同じ高さおよび幅を有し、チャネル領域に接続する第１の部分と、この第１の部分に接続し、第１の部分と高さは同じであるが幅が広い第２の部分とをそれぞれ有している。なお、トランジスタが完成すると、この第１の部分は図１の符号１２ａ１、１２ｂ１に示す部分となり、第２の部分は図１の符号１２ａ２、１２ｂ２に示す部分となる。したがって第１領域６および第２領域６ｃのそれぞれの第１の部分と、チャネル領域６ａとはナロー部（ｎａｒｒｏｗ部）を形成する。なお、図２（ａ）乃至図２（ｄ）は、それぞれ図１に示す切断線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄで切断した断面図である。なお、本実施形態においては、ナロー部の断面形状は矩形であるが、円形、または楕円形であってもよい。
このようにして形成されたナロー部となる、チャネル領域６ａと、第１領域６ｂおよび第２領域６ｃの第１の部分の幅（ソース領域とドレイン領域とを結ぶ方向と直交する方向の厚さ）は例えば１０ｎｍ〜２０ｎｍである。次いで、ゲート絶縁膜８として、例えば厚さ１ｎｍの二酸化シリコンを例えばＲＴＯ(Rapid Thermal Oxidation)法を用いて形成する。その後、プラズマ窒化をしてゲート絶縁膜８の誘電率を大きくする。なお、二酸化シリコンを形成し、プラズマ窒化する代わりに、高誘電率（ｈｉｇｈ−ｋ）材料の膜をゲート絶縁膜として形成してもよい。
さらにゲート電極１０となるポリシリコン膜を例えばＬＰＣＶＤ法を用いて厚さ１５ｎｍ〜５０ｎｍ（例えば５０ｎｍ）堆積する。続いて、ポリシリコン膜上に第２窒化シリコン膜（図示せず）を堆積する。そして、フォトリソグラフィー技術などを用いて上記第２窒化シリコン膜をパターニングすることによってハードマスク層を形成する。その後、パターニングされたハードマスク層をマスクとしてＲＩＥ等でポリシリコン膜をパターニングすることにより、ゲート電極１０が形成される。なお、本実施形態においては、チャネル領域６ａとなる半導体層の高さが２０ｎｍと低いので、ポリシリコン膜をゲート電極形状にパターニングする際のリソグラフィを精密に行うことが可能となり、ＣＭＰ等で平坦化する必要がない。したがって、図２（ａ）に示すように、チャネル領域６ａを覆うポリシリコンのゲート電極１０には、チャネル領域６ａに歪みを印加するために用いられる凹凸（段差）が存在する。パターニング後に、さらにオフセットスペーサーなどを形成する場合もあるが図示していない。なお、このオフセットスペーサーは、ソース領域およびドレイン領域に不純物を注入する際に用いられ、不純物の活性化のためのアニールによりソース領域およびドレイン領域の不純物がチャネル領域に深く拡散するのを防止するためのものである。
次に、図３（ａ）乃至図３（ｄ）に示すように、露出している、第１領域６ｂおよび第２領域６ｃをシリサイド化するための金属膜（例えばＮｉ膜またはＮｉＰｔ膜）を堆積し、熱処理を行うことにより、第１領域６ｂおよび第２領域６ｃをシリサイド化し、ソース領域１２ａおよびドレイン領域１２ｂ（図１参照）を形成する。このとき、図１に示すように、ソース領域１２ａは、シリサイド化された第１の部分１２ａ１と、シリサイド化された第２の部分１２ａ２とを有し、ドレイン領域１２ｂは、シリサイド化された第１の部分１２ｂ１と、シリサイド化された第２の部分１２ｂ２とを有している。ソース領域１２ａおよびドレイン領域１２ｂのシリサイド化された第２の部分上には、ソース電極およびドレイン電極がそれぞれ形成される。なお、図３（ａ）乃至図３（ｄ）は、それぞれ図１に示す切断線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄで切断した断面図である。その後、未反応の金属膜を除去し、その後上記ハードマスク層を除去する。続いて、ＣＥＳＬ(Contact Etch Stop Layer)となる窒化シリコン膜１４を例えば厚さ６０ｎｍ堆積させる。なお、本実施形態では、第１領域６ｂおよび第２領域６ｃはシリサイド化したが、シリサイド化する代わりに、不純物を注入してチャネル領域と導電型が異なる不純物拡散領域としてもよい。
次に、層間絶縁膜１６となる例えば酸化シリコン膜を６００ｎｍ程度堆積する。この際、堆積膜厚が厚いため、層間絶縁膜１６上面はほぼ平坦となる。続いて、チャネル領域６ａ上における窒化シリコン膜１４の上面が露出するまで、ＣＭＰにより上記酸化シリコン膜の平坦化を行う。この結果、図４（ａ）乃至図４（ｄ）に示す層間絶縁膜１６を形成する。なお、図４（ａ）乃至図４（ｄ）は、それぞれ図１に示す切断線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄで切断した断面図である。この層間絶縁膜１６を形成した時、チャネル領域６ａ上における窒化シリコン膜１４の部分の高さが一番高いため、この部分における窒化シリコン膜１４が、酸化シリコン膜にＣＭＰを行ったときにストッパーの役割を果たす。すなわち、窒化シリコン膜１４がＣＥＳＬとなる。なお、このＣＭＰによって、図４（ｄ）に示すゲート電極１０の直上の層間絶縁膜１６の厚さ（例えば２０ｎｍ以下程度）は、図４（ｂ）に示すドレイン領域１２ｂの直上の層間絶縁膜１６の厚さに比べて非常に薄くなる。
続いて、図５（ａ）乃至図５（ｄ）に示すように、窒化シリコンと酸化シリコンの選択比が高いＲＩＥ(Reactive Ion Etching)法を用いることにより、露出している窒化シリコン膜１４をエッチバックする。なお、図５（ａ）乃至図５（ｄ）は、それぞれ図１に示す切断線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄで切断した断面図である。露出している窒化シリコン膜１４のエッチバックを行うと、図５（ａ）、５（ｃ）に示すように、ゲート電極１０であるポリシリコン膜の上面が剥き出しになり、ゲート電極１０上の窒化シリコン膜１４に開口１８が形成される（図５（ｃ））。このとき、図４（ｄ）で説明したように、ゲート電極１０の直上の層間絶縁膜１６の厚さは、例えば２０ｎｍ以下程度と非常に薄いので、エッチングされ窒化シリコン膜１４の上面が露出し、窒化シリコン膜１４がエッチングされて、図５（ｃ）に示す場合と同様に、ゲート電極１０上の窒化シリコン膜１４に開口１８が形成される（図５（ｄ））。
しかし、図５（ｂ）、５（ｃ）に示すように、ソース領域１２ａおよびドレイン領域１２ｂ（図１参照）においては、厚い層間絶縁膜１６が存在しているため、ソース領域１２ａおよびドレイン領域１２ｂは層間絶縁膜１６および窒化シリコン膜１４で囲まれたままとなる。なお、本実施形態では、図４（ｄ）に示すようにゲート電極１０の直上の層間絶縁膜１６の厚さを薄くしたが、薄くしなくともよい。この場合には、図５（ｄ）に示す開口１８は形成されず、ゲート電極１０は、窒化シリコン膜１４および層間絶縁膜１６で覆われたままとなる。
次に、図６（ａ）乃至図６（ｄ）に示すように、例えばスパッタリング法を用いて全面に金属膜（例えばＮｉ膜やＮｉＰｔ膜）を堆積し、熱処理を行うことにより、上面が露出したポリシリコン膜のゲート電極１０を完全にシリサイド化し、完全にシリサイド化されたゲート電極２０を形成する。この時、ポリシリコンとシリサイドの密度の差により体積膨張が起こり、チャネル領域６ａに圧縮応力が印加される。この場合、チャネル幅方向に応力が印加されることになり、チャネル幅方向に歪みが生じる（図６（ａ）参照）。なお、図６（ａ）乃至図６（ｄ）は、それぞれ図１に示す切断線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄで切断した断面図である。
次に、図７（ａ）乃至図７（ｄ）に示すように、露出しているゲート電極２０を覆うように、窒化シリコン膜２２を膜厚５０ｎｍ〜１００ｎｍ堆積し、ゲート電極２０の凹凸に応じて付加的にチャネル領域６ａに応力を印加する。この窒化シリコン膜に起因する応力も図７（ａ）に示すようにチャネル領域６ａのゲート幅方向（（１０１）方向）に印加され、ゲート幅方向に歪みが生じる。すなわち、本実施形態においては、シリサイド化されたゲート電極２０の体積膨張に起因するチャネル領域６ａへの圧縮応力と、ゲート電極２０の凹凸によって生じる窒化シリコン膜２２からチャネル領域６ａへの圧縮応力は、共にチャネル領域６ａのゲート幅方向（（１０１）方向）に作用する。このため、より大きな圧縮応力がチャネル領域６ａに働き、大きな歪みをチャネル領域６ａに生じさせることが可能となる。これにより、微細化しても、キャリア移動度が向上し、駆動電流も増加させることができる。
図７（ａ）乃至図７（ｄ）は、それぞれ図１に示す切断線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ、Ｄ−Ｄで切断した断面図である。
以上説明したように、本実施形態の製造方法によって製造される立体形マルチゲートトランジスタは、完全にシリサイド化されたゲート電極２０の体積膨張と、凹凸があるゲート電極２０を覆うように形成された窒化シリコン膜２２とによって、チャネル領域６ａのゲート幅方向（チャネル幅方向）に一軸性の応力を印加してゲート幅方向に歪みを生じることが可能となる。これにより、微細化しても、キャリア移動度が向上し、駆動電流も増加させることができる。この場合、完全にシリサイド化したゲート電極２０上に十分な凹凸を確保し、かつ窒化シリコン膜２２の効果を、より有効にする構造は、チャネル領域６ａの高さｈｃ（図７（ａ）参照）が高く、ゲート電極２０シリサイドの厚さｔｇ（図７（ａ）、７（ｃ）参照）が薄く、隣接するチャネル領域６ａ間の距離（隣接するＦｉｎ間の中心間距離ｄｃ）が広い方が望ましい。しかしながら、短チャネル効果を抑えるためには、チャネル領域６ａの高さ（チャネル領域６ａの断面が丸い場合は直径）が２０ｎｍ以下であることが必要であり、ゲート構造の信頼性を考えるとゲート電極２０のシリサイドの厚さｔｇは３０ｎｍより薄くするのは難しい。また、駆動電流を維持するために、隣接するチャネル領域６ａ間の距離ｄｃは１００ｎｍよりも狭くせざるを得ず、チャネル領域６ａの高さｈｃを２とすると、ゲート電極２０のシリサイドの厚さｔｇは３〜１０（シリサイド化前のポリシリコン膜１０の厚さは１．５〜５）、隣接するチャネル領域６ａ間の距離ｄｃが３〜１０以下の比となることが望ましい。
したがって、本実施形態の半導体装置は、絶縁膜４上に離間して設けられた複数の半導体層を有し、これらの半導体層のそれぞれが、延在する方向に離間して形成されたソース領域１２ａおよびドレイン領域１２ｂと、ソース領域とドレインとの間に設けられるチャネル領域６ａとを有している。図１に示すように、各半導体層のソース領域１２ａは、チャネル領域に接続する第１の部分１２ａ１と、この第１の部分１２ａ１に接続し、第１の部分と高さは同じであるが幅が広い第２の部分１２ａ２とを有している。また、ドレイン領域１２ｂは、チャネル領域に接続する第１の部分１２ｂ１と、この第１の部分１２ｂ１に接続し、第１の部分と高さは同じであるが幅が広い第２の部分１２ｂ２とを有している。
なお、ソースおよびドレイン領域のそれぞれの第１の部分１２ａ１、１２ｂ１は、第２の部分１２ａ２、１２ｂ２と同じ層に設けられそれぞれ共通に接続されている。これらの第２の部分１２ａ２、１２ｂ２はそれぞれ第１の部分１２ａ１、１２ｂ１に電流を流すとともに第１の部分１２ａ１、１２ｂ１からの電流をうけるパッドの機能を有しているので、第１の部分１２ａ１、１２ｂ１と同じ層に設ける代わりに、第１の部分１２ａ１、１２ｂ１を覆うように設けられる層間絶縁膜内に第１の部分１２ａ１、１２ｂ１と電気的に接続するコンタクトとして形成してもよい。
そして、図７（ａ）に示すように、各半導体層のチャネル領域６ａの両側面および上面にはゲート絶縁膜８が設けられている。また、各半導体層のゲート絶縁膜８を覆うようにシリサイドのゲート電極２０が設けられている。そして、ゲート電極２０の側面を覆い、少なくともチャネル領域６ａの直上のゲート電極上に開口を有する絶縁膜１４、１６が設けられている（図７（ｃ）、７（ｄ））。更に、ゲート電極２０の上面を覆い、かつ各半導体層のチャネル領域６ａに、各半導体層の延在する方向と直交し、絶縁膜４の上面に平行な方向に応力を印加する応力印加膜２２が設けられている。
このように、本実施形態の半導体装置においては、完全にシリサイド化されたゲート電極２０の体積膨張と、凹凸があるゲート電極２０を覆うように形成された窒化シリコン膜２２とによって、チャネル領域６ａのゲート幅方向（チャネル幅方向）に一軸性の応力を印加してゲート幅方向に歪みを生じることが可能となり、これにより微細化しても、キャリア移動度が向上し、駆動電流も増加させることができる。
２ 支持基板
４ 絶縁膜
６ 半導体層
６ａ チャネル領域
６ｂ 第１領域
６ｃ 第２領域
８ ゲート絶縁膜
１０ ポリシリコン膜（ゲート電極）
１２ａ ソース領域
１２ａ１ ソース領域の第１の部分
１２ａ２ ソース領域の第２の部分
１２ｂ ドレイン領域
１２ｂ１ ドレイン領域の第１の部分
１２ｂ２ ドレイン領域の第２の部分
１４ 窒化シリコン膜
１６ 層間絶縁膜
１８ 開口
２０ シリサイド化されたゲート電極
２２ 窒化シリコン膜
４ 絶縁膜
６ 半導体層
６ａ チャネル領域
６ｂ 第１領域
６ｃ 第２領域
８ ゲート絶縁膜
１０ ポリシリコン膜（ゲート電極）
１２ａ ソース領域
１２ａ１ ソース領域の第１の部分
１２ａ２ ソース領域の第２の部分
１２ｂ ドレイン領域
１２ｂ１ ドレイン領域の第１の部分
１２ｂ２ ドレイン領域の第２の部分
１４ 窒化シリコン膜
１６ 層間絶縁膜
１８ 開口
２０ シリサイド化されたゲート電極
２２ 窒化シリコン膜
Claims (8)
- 第１絶縁膜上に設けられたシリコン膜をパターニングすることにより、前記第１絶縁膜上に離間した複数の半導体層を形成する工程であって、それぞれの半導体層は、延在する方向に離間して形成された第１領域および第２領域と、前記第１領域と前記第２領域との間に設けられる第３領域とを有する、複数の半導体層を形成する工程と、
各半導体層の前記第３領域の両側面および上面を覆うゲート絶縁膜を形成する工程と、
各半導体層を覆うポリシリコン膜を形成し、前記ポリシリコン膜をパターニングすることにより、各半導体層の前記第１領域および第２領域を露出させるとともに、各半導体層の前記ゲート絶縁膜を覆うポリシリコン膜のゲート電極を形成する工程と、
各半導体層の前記第１および第２領域にソース領域およびドレイン領域を形成する工程と、
全面に第２絶縁膜を形成する工程と、
前記ゲート電極上の前記第２絶縁膜を選択的にエッチングし、前記ゲート電極の上面を露出させる工程と、
前記ゲート電極をシリサイド化する工程と、
シリサイド化された前記ゲート電極を覆うように、各半導体層の前記第３領域に、各半導体層の延在する方向と直交し、前記第１絶縁膜の上面に平行な方向に応力を印加する応力印加膜を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。 - 前記第２絶縁膜は前記第３絶縁膜および前記第４絶縁膜を有し、
前記第２絶縁膜を形成する工程は、
前記ゲート電極の上面および側面を覆う前記第３絶縁膜を全面に形成する工程と、
前記第３絶縁膜を覆い前記第３絶縁膜と材質の異なる前記第４絶縁膜を形成する工程と、
を備え、
前記ゲート電極上の前記第２絶縁膜を選択的にエッチングし、前記ゲート電極の上面を露出させる工程は、
前記第３領域上における前記第３絶縁膜の上面が露出するまで前記第４絶縁膜を平坦化する工程と、
前記第４絶縁膜に対する前記第３絶縁膜のエッチング選択比の高いエッチング方法を用いて、露出した前記第３絶縁膜と前記第４絶縁膜をエッチングし、前記ゲート電極の上面を露出させる工程と、
を備えていることを特徴とする請求項１記載の半導体装置の製造方法。 - 前記応力印加膜は窒化シリコン膜であることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記ポリシリコン膜の前記ゲート電極を形成する工程は、隣接する半導体層の前記第３領域間の前記第１絶縁膜を前記ポリシリコン膜が覆うように形成することを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第１および第２領域は、それぞれシリサイド化されてソース領域およびドレイン領域となることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第３領域の前記第１絶縁膜の上面からの高さと、シリサイド化された前記ゲート電極の厚さと、隣接する半導体層の中心間距離との比は、２：３：３〜２：１０：１０との間にあることを特徴とする請求項１記載の半導体装置の製造方法。
- 前記第３領域の前記第１絶縁膜の上面からの高さは２０ｎｍ以下であり、シリサイド化された前記ゲート電極の厚さは３０ｎｍ以上であり、隣接する半導体層の中心間距離は１００ｎｍよりも狭いことを特徴とする請求項６記載の半導体装置の製造方法。
- 第１絶縁膜上に離間して設けられた複数の半導体層であって、それぞれが、延在する方向に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレインとの間に設けられるチャネル領域とを有する複数の半導体層と、
各半導体層の前記チャネル領域の両側面および上面を覆うゲート絶縁膜と、
各半導体層の前記ゲート絶縁膜を覆うシリサイドのゲート電極と、
前記ゲート電極の側面を覆い少なくとも前記チャネル領域の直上の前記ゲート電極上に開口を有する第２絶縁膜と、
前記ゲート電極の上面を覆い、かつ各半導体層の前記チャネル領域に、各半導体層の延在する方向と直交し、前記チャネル領域に応力を印加する応力印加膜と、
を備えたことを特徴とする半導体装置。
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