JP5337438B2 - マルチゲート型電界効果トランジスタおよびその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 36
- 238000002353 field-effect transistor method Methods 0.000 title 1
- 239000010410 layer Substances 0.000 claims description 90
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 78
- 229920005591 polysilicon Polymers 0.000 claims description 78
- 239000002184 metal Substances 0.000 claims description 61
- 239000004065 semiconductor Substances 0.000 claims description 55
- 230000001681 protective effect Effects 0.000 claims description 38
- 239000011229 interlayer Substances 0.000 claims description 34
- 238000000034 method Methods 0.000 claims description 30
- 230000005669 field effect Effects 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 22
- 229910021332 silicide Inorganic materials 0.000 claims description 21
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 14
- 238000000059 patterning Methods 0.000 claims description 13
- 230000008569 process Effects 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 5
- 239000012212 insulator Substances 0.000 claims description 4
- 108091006146 Channels Proteins 0.000 description 41
- 238000005520 cutting process Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 9
- 238000001459 lithography Methods 0.000 description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 7
- 238000011109 contamination Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 241000027294 Fusi Species 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910018182 Al—Cu Inorganic materials 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 2
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 241000894007 species Species 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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Description
本発明は、マルチゲート型電界効果トランジスタおよびその製造方法に関する。
ＬＳＩの高集積化と高性能化は、その基本構成素子である電界効果トランジスタ（ＦＥＴ(Field Effect Transistor)）の微細化とそれに伴う性能向上によって実現されてきた。ＦＥＴの性能はオン動作時の駆動電流の大きさとオフ時のチャネルのリーク電流の小ささで決定される。国際半導体ロードマップによると４５ｎｍ世代以降においては大駆動電流、小リーク電流を達成するために複数のブレークスルー技術が必要とされている。
リーク電流の低減に関しては、短チャネル効果に対する耐性が高いことから、チャネル領域を完全空乏化したＦＤ(Fully-Depleted)デバイスが次世代の基本素子構造として期待されている。中でも注目されているのは、マルチゲート型電界効果トランジスタである。例えば特許文献１に示されているようなチャネルの表面上に形成されたゲート電極のみで一方向からチャネル内のポテンシャルを制御するシングルゲート型電界効果トランジスタと異なり、マルチゲート型電界効果トランジスタは、微小なチャネル領域をゲート電極で取り囲む構造を有している。その構造の利点は、チャネル領域のポテンシャルの制御性を高め、デバイスの短チャネル化によるポテンシャル障壁の低下を抑え、オフ時のリーク電流を低減できることである。
ここで、重要となるのは、デバイスのしきい値制御である。ＦＤデバイスはバルク型のデバイスと比較して、反転電荷が生成される電圧が低いという特徴がある。このため、従来のゲート電極材料をＦＤデバイスに用いるとオフ状態（０ボルト）でのリーク電流が大きくなり過ぎ、新たなゲート電極材料が必要となる。現在、その候補として挙げられているのは、金属そのものをゲート電極として用いるタイプ（メタルゲート）と、金属と半導体の化合物（半導体がシリコンの場合シリサイドと呼ぶ）を用いるタイプ（シリサイドゲート）である。
特開２００５−８６０２４号公報
このメタルゲートとシリサイドゲートを立体形マルチゲート電界効果トランジスタに適用する場合には幾つかの製造プロセス上の課題がある。特に、問題になるのは、金属汚染である。極微細なゲート長を実現するためには、ゲート電極の加工前のリソグラフィには十分平坦な表面が必要となる。しかしながら、メタルゲートやシリサイドに用いられる金属が、母体半導体（シリコン等）やゲート絶縁膜に取り込まれると、キャリアの生成再結合の中心や電荷トラップまたはリーク電流のパスになり得るため、デバイスの性能を著しく劣化させる恐れがある。従って、メタルゲート電極やシリサイド電極に対して、ＣＭＰ(Chemical Mechanical Polishing)を用いて直接に平坦化することはできない。また、ゲート電極をシリサイド化する際に自然酸化膜の存在が障害となるが、従来の製造方法では、この自然酸化膜を取り除くことができない。
本発明は、上記事情を考慮してなされたものであって、平坦化工程を行っても、金属汚染を防止することが可能なマルチゲート型電界効果トランジスタおよびその製造方法を提供することを目的とする。
本発明の第１の態様によるマルチゲート型電界効果トランジスタの製造方法は、基板上に複数の半導体層を並列して形成する工程と、前記複数の半導体層の上面にそれぞれ保護膜を形成する工程と、前記複数の半導体層のそれぞれに、各半導体層の両側面、前記保護膜の両側面および上面を覆う第１絶縁層を形成する工程と、全面に第１層間絶縁膜を形成し、前記第１層間絶縁膜を平坦化することによって前記第１絶縁層それぞれの上面を露出させる工程と、前記第１絶縁層をそれぞれ選択的に除去することによって前記第１絶縁層が除去された位置に複数の穴を形成する工程と、複数の前記穴内の前記半導体層の両側面にゲート絶縁膜を形成する工程と、複数の前記穴を埋め込むように第１ポリシリコン膜を全面に堆積する工程と、前記第１ポリシリコン膜を平坦化することによって前記第１層間絶縁膜の上面を露出させるとともに前記第１ポリシリコン膜を複数の第２ポリシリコン膜に分離する工程と、 複数の前記第２ポリシリコン膜上にゲート電極形状のマスクを形成する工程と、前記マスクを用いて複数の前記第２ポリシリコン膜をパターニングする工程と、パターニングされた複数の前記第２ポリシリコン膜をゲート長方向に挟む絶縁体からなる側壁を形成する工程と、前記マスクおよび前記側壁を用いて前記保護膜をパターニングし、複数の前記半導体層の上面を選択的に露出させる工程と、選択的に露出した複数の半導体層に不純物を注入し、ソース／ドレイン領域を形成する工程と、前記マスクを除去して複数の前記第２ポリシリコン膜の上面を露出させる工程と、上面が露出された複数の前記第２ポリシリコン膜をそれぞれシリサイドに変える工程と、全面に第２層間絶縁膜を形成し、前記シリサイドのそれぞれに通じる開口を前記第２層間絶縁膜に形成し、前記開口を埋め込むことにより前記シリサイドのそれぞれと共通に接続する金属の接続部を形成する工程と、前記接続部に接続する配線を形成する工程と、を備えていることを特徴とする。
また、本発明の第２の態様によるマルチゲート型電界効果トランジスタの製造方法は、基板上に複数の半導体層を並列して形成する工程と、前記複数の半導体層の上面にそれぞれ保護膜を形成する工程と、前記複数の半導体層のそれぞれに、各半導体層の側面、前記保護膜の側面および上面を覆う第１絶縁層を形成する工程と、全面に第１層間絶縁膜を形成し、前記第１層間絶縁膜を平坦化することによって前記第１絶縁層それぞれの上面を露出させる工程と、前記第１絶縁層をそれぞれ選択的に除去することによって前記第１絶縁層が除去された位置に複数の穴を形成する工程と、複数の前記穴それぞれの中の前記半導体層の両側面にゲート絶縁膜を形成する工程と、複数の前記穴のそれぞれの側面および底面と、前記穴内の前記ゲート絶縁膜ならびに前記保護膜とを覆うゲート金属膜を形成する工程と、前記ゲート金属膜を覆うポリシリコン膜を形成する工程と、複数の前記穴それぞれの中の前記ポリシリコン膜および前記ゲート金属膜を、前記保護膜上の前記ゲート金属膜が露出しないように、エッチングする工程と、その後、複数の前記穴をそれぞれ埋め込むように再度ポリシリコン膜を堆積する工程と、前記ポリシリコン膜を平坦化することにより前記第１層間絶縁膜の上面を露出させるとともに前記ポリシリコン膜を複数のポリシリコン層に分離する工程と、複数の前記ポリシリコン層上にゲート電極形状のマスクを形成する工程と、前記マスクを用いて複数の前記ポリシリコン層をパターニングする工程と、パターニングされた複数の前記ポリシリコン層をゲート長方向に挟む絶縁体からなる側壁を形成する工程と、前記側壁を用いて前記保護膜をパターニングし、複数の前記半導体層の上面を選択的に露出させる工程と、選択的に露出した複数の半導体層に不純物を注入し、ソース／ドレイン領域を形成する工程と、前記マスクを除去して複数の前記ポリシリコン層のそれぞれの上面を露出させる工程と、全面に第２層間絶縁膜を形成し、複数の前記ポリシリコン層のそれぞれに通じる開口を前記第２層間絶縁膜に形成し、前記開口を埋め込むことにより前記ポリシリコン層のそれぞれと共通に接続する金属の接続部を形成する工程と、前記接続部に接続する配線を形成する工程と、を備えていることを特徴とする。
また、本発明の第３の態様によるマルチゲート型電界効果トランジスタは、基板上に並列するように設けられた第１導電型の複数の半導体層と、前記複数の半導体層のそれぞれに、離間して設けられた第２導電型のソース／ドレイン領域と、前記複数の半導体層のそれぞれに、前記ソース領域と前記ドレイン領域との間に設けられるチャネル領域と、前記チャネル領域のそれぞれの上面に設けられた保護膜と、前記チャネル領域のそれぞれの両側面に設けられたゲート絶縁膜と、前記チャネル領域のそれぞれの両側面に前記ゲート絶縁膜を挟むように設けられるとともに前記チャネル領域のそれぞれの上面に前記保護膜を挟むように設けられた金属元素を含む複数のゲート電極と、複数の前記ゲート電極のそれぞれの側面を覆うように前記基板上に設けられた層間絶縁膜と、複数の前記ゲート電極のそれぞれの上面を共通に接続する接続部と、前記接続部に接続されたゲート配線と、を備えていることを特徴とする。
本発明によれば、平坦化工程を行っても、金属汚染を防止することが可能なマルチゲート型電界効果トランジスタおよびその製造方法を提供することができる。
本発明の実施形態によるマルチゲート型電界効果トランジスタを説明する前に、このマルチゲート型電界効果トランジスタの特徴をより明確にするために、従来の問題点について図１Ａ〜図５Ｂを参照して詳細に説明する。以下の説明では、ｎ型チャネルトランジスタを例にとって説明するが、ｐ型チャネルトランジスタにも適用できる。
図１Ａ、１Ｂ、１Ｃに示すように、支持基板２上に絶縁膜４が形成され、絶縁膜４上にＳＯＩ層６が形成されたＳＯＩ基板上に、チャネルの保護膜８として窒化シリコンをＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)などで１００ｎｍ程度堆積し、公知の素子分離技術によって、素子分離を行う。更に、既存のパターニング技術により、ＳＯＩ層６をパターニングし、チャネルを形成する。チャネル幅は例えば２０ｎｍである。なお、図１Ａは平面図、図１Ｂは図１Ａに示す切断線Ａ−Ａ’で切断したときの断面図、図１Ｃは図１Ａに示す切断線Ｂ−Ｂ’で切断したときの断面図である。
次いで、図２Ａ、２Ｂ、２Ｃに示すように、ゲート絶縁膜９として、１ｎｍほど二酸化シリコンをＲＴＯ(Rapid Thermal Oxidation)法などを用いて形成し、その後、プラズマ窒化して誘電率を大きくする。さらにゲート電極となるポリシリコン膜１０ＡをＬＰＣＶＤなどで２５０ｎｍ堆積する。ここで、表面を平坦化するために、窒化シリコン膜８をエッチングストッパーとしてＣＭＰを行い、再度ポリシリコン膜１０Ｂを６０ｎｍ堆積する。この時、先に形成したポリシリコン膜１０Ａの表面に自然酸化膜１００が形成されてしまう。なお、図２Ａは平面図、図２Ｂは図２Ａに示す切断線Ａ−Ａ’で切断したときの断面図、図２Ｃは図２Ａに示す切断線Ｂ−Ｂ’で切断したときの断面図である。
続いて、図３Ａ、３Ｂ、３Ｃに示すように、その上に窒化シリコン膜からなるハードマスク層（図示せず）を堆積する。そして、フォトリソグラフィ技術などを用いて上記ハードマスク層をパターニングする。その後、パターニングされたハードマスク層をマスクとしてＲＩＥ等でポリシリコン膜１０Ｂをパターニングするとゲート電極部分が形成される。ここで、さらにオフセットスペーサーなどを形成する場合もあるが図示していない。
このゲート電極の形成においてゲート長が５０ｎｍ以下のパターニングをフォトリソグラフィで行うためには、十分平坦な表面が必要となる。そのために、図２Ａ、２Ｂ、２Ｃに用いたようなＣＭＰ工程が用いられるが、フルシリサイドゲートやメタルゲートを適用しようとするとプロセス上の問題が発生する。例えば、フルシリサイドゲートの場合、図４Ａに示すように、ポリシリコン膜１０Ｂ上に金属（例えば、Ｎｉ等）１１をスパッタにより堆積し、４００℃〜５００℃で熱処理することによりポリシリコン膜１０Ｂをシリサイド化する。しかし、図４（Ｂ）に示すように、自然酸化膜１００が均一に形成されていないため、自然酸化膜１００が形成されている領域では、自然酸化膜１００が金属１１の拡散のバリアとなり、自然酸化膜１００より下に位置するポリシリコン膜１０Ａの領域ではシリサイド化の反応が不均一となってしまう。その結果、図４Ｂに示すように、シリサイドとなる部分１３とポリシリコン膜１０Ａのまま残ってしまう部分とに分かれる。この場合、図４Ｂにおいて左に位置するチャネル６を有するトランジスタにおいては、チャネル６の両側はシリサイド１３となるので、チャネル６の両側のしきい値は揃う。しかし、右に位置するチャネル６を有するトランジスタにおいては、チャネル６の左側はシリサイド１３、右側はポリシリコン膜１０Ａとなるので、ポリシリコンとシリサイドの仕事関数の差だけしきい値が異なる状態になる。
ＬＳＩにおいては、トランジスタ間のしきい値のバラツキは深刻な問題となるため、個々のトランジスタの複数のチャネルにおいてしきい値が異なるのは致命的な欠点である。また、このような状態では、ゲート電極の抵抗にもバラツキを生じ、高周波動作時において障害となる。
一方、ゲート電極にメタルを用いた場合は、図５Ａに示すように、チャネル領域となる半導体層６を囲むようにメタル電極１７とポリシリコン膜１０を堆積後、層間絶縁膜１８を堆積すると、層間絶縁膜１８の上面が凹凸形状となるため、微細なリソグラフィを行うためには、図５Ｂに示すように平坦化する必要がある。このとき平坦化に、ＣＭＰ法を用いたときのストッパーは窒化シリコン膜８しかない構造になっているため、メタル電極１７までエッチングされてしまう。ＣＭＰ法によってメタル電極１７をエッチングすると、メタルの粒子をウェハ全面に引き伸ばしてしまい、ウェハを金属で汚染することになる。
このことは、ＬＳＩ製造上、到底許容できない。したがって、メタルゲートを用いた場合は、平坦化を行わず、ゲート電極のリソグラフィを行わなければならず、微小なゲートを形成することができないという問題がある。
このことは、ＬＳＩ製造上、到底許容できない。したがって、メタルゲートを用いた場合は、平坦化を行わず、ゲート電極のリソグラフィを行わなければならず、微小なゲートを形成することができないという問題がある。
本発明者達は、鋭意研究に努めた結果、これらの問題を解決するマルチゲート型電界効果トランジスタを得ることができた。これを以下に、実施形態として説明する。
（第１実施形態）
本発明の第１実施形態によるマルチゲート型電界効果トランジスタの平面図を図６に示す。本実施形態のマルチゲート型電界効果トランジスタは、図６に示すように、２本のフィン５０１，５０２と、これらのフィンの一方の端部に形成されたｎ型のソース領域６０ａおよび他方の端部に形成されたｎ型のドレイン領域６０ｂと、２本のフィン５０１，５０２とを跨ぐように形成されたゲート７０とを備えている。フィン５０１，５０２のそれぞれは、チャネル領域となるｐ型の半導体層と、このチャネル領域の側面に形成されたゲート絶縁膜と、上記半導体層の上面に形成された保護膜と、を備えている。なお、各フィンのチャネル領域の両側の半導体層にはｎ型半導体層が形成され、これらのｎ型半導体層はｎ型ソース領域６０ａまたはｎ型ドレイン領域６０ｂに接続されており、ｎ型ソース領域６０ａまたはｎ型ドレイン領域６０ｂとも呼ばれる。ゲート７０はチャネル領域上のゲート絶縁膜を覆うように形成される。
本発明の第１実施形態によるマルチゲート型電界効果トランジスタの平面図を図６に示す。本実施形態のマルチゲート型電界効果トランジスタは、図６に示すように、２本のフィン５０１，５０２と、これらのフィンの一方の端部に形成されたｎ型のソース領域６０ａおよび他方の端部に形成されたｎ型のドレイン領域６０ｂと、２本のフィン５０１，５０２とを跨ぐように形成されたゲート７０とを備えている。フィン５０１，５０２のそれぞれは、チャネル領域となるｐ型の半導体層と、このチャネル領域の側面に形成されたゲート絶縁膜と、上記半導体層の上面に形成された保護膜と、を備えている。なお、各フィンのチャネル領域の両側の半導体層にはｎ型半導体層が形成され、これらのｎ型半導体層はｎ型ソース領域６０ａまたはｎ型ドレイン領域６０ｂに接続されており、ｎ型ソース領域６０ａまたはｎ型ドレイン領域６０ｂとも呼ばれる。ゲート７０はチャネル領域上のゲート絶縁膜を覆うように形成される。
次に、本実施形態のマルチゲート型電界効果トランジスタの製造方法を図７Ａ乃至図１９Ｄを参照して説明する。本実施形態では、ｎ型チャネル電界効果トランジスタについて説明するが、イオン注入するイオン種を変えるなどすればｐ型チャネル電界効果トランジスタについても同様に作製できる。図７Ａ，図８Ａ，図９Ａ，図１０Ａ，図１１Ａ，図１２Ａ，図１３Ａ，図１４Ａ，図１５，図１６，図１７，図１８，図１９Ａは、図６に示す切断線Ａ−Ａ’で切断した断面図、図７Ｂ，図８Ｂ，図９Ｂ，図１０Ｂ，図１１Ｂ，図１２Ｂ，図１３Ｂ，図１４Ｂ，図１９Ｂは、図６に示す切断線Ｂ−Ｂ’で切断した断面図、図７Ｃ，図８Ｃ，図９Ｃ，図１０Ｃ，図１１Ｃ，図１２Ｃ，図１３Ｃ，図１４Ｃ，図１９Ｃは、図６に示す切断線Ｃ−Ｃ’で切断した断面図、図７Ｄ，図８Ｄ，図９Ｄ，図１０Ｄ，図１１Ｄ，図１２Ｄ，図１３Ｄ，図１４Ｄ，図１９Ｄは、図６に示す切断線Ｄ−Ｄ’で切断した断面図である。
まず、図７Ａ、７Ｂ、７Ｃ、７Ｄに示すように、支持基板２上に絶縁膜４が形成され、絶縁膜４上にＳＯＩ層６が形成されたＳＯＩ基板上に、チャネルの保護膜８として窒化シリコンをＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)などで１００ｎｍ程度堆積し、この保護膜８上に例えばＴＥＯＳ(Tetra Ethyl Ortho Silicate)からなる絶縁膜１９を堆積する。その後、公知の素子分離技術によって、素子分離を行う。更に、既存のパターニング技術により、ＳＯＩ層６をパターニングし、チャネルを形成する。チャネル幅は例えば２０ｎｍである。チャネル６の上面には保護膜８と、絶縁膜１９とが形成されている。
次に、図８Ａ、８Ｂ、８Ｃ、８Ｄに示すように、絶縁膜１９を更に堆積し、ＲＩＥによりエッチングすることによりチャネル６および保護膜８の側面に絶縁膜１９からなる側壁１９ａを形成する。この側壁となる絶縁膜１９ａは、保護膜８の上面も覆っている。この作業を数回繰り返すことにより、側壁１９ａの幅（チャネル６の側面からこの側面に直交する方向の側壁の厚さ）をできるだけ厚く（例えば５０ｎｍ〜１００ｎｍ）、高さ（保護膜８からの高さ）をできるだけ高く（例えば３００ｎｍ）する。このとき、側壁１９ａとなる絶縁膜１９ａは、上面が丸まった形状となっている。
続いて、図９Ａ、９Ｂ、９Ｃ、９Ｄに示すように、側壁となる絶縁膜１９ａを覆うように絶縁膜２０を堆積し、この絶縁膜２０をＣＭＰにより平坦化することにより、絶縁膜１９ａの上面を露出させる。このとき、絶縁膜１９ａの上面でエッチングを止めるのではなく、多少オーバーエッチングすることにより、絶縁膜１９ａの頂上付近の丸まった部分を削り、開口部を広くする。
次に、図１０Ａ、１０Ｂ、１０Ｃ、１０Ｄに示すように、チャネル６および保護膜８の側面ならびに上面を覆っている絶縁膜１９ａを例えば溶液でエッチングすることにより完全に除去し、穴を形成する。このとき、希ＨＦなどを用いると絶縁膜４まで多少エッチングされるが、絶縁膜４の厚さが１μｍなどの場合は、希ＨＦによるＴＥＯＳ（絶縁膜１９ａの材料）とシリコン熱酸化膜（絶縁膜４）とのエッチングレートの違いを利用し、エッチング時間を調整することで、絶縁膜４を十分な厚さとなるように残すことができる。その後、上記穴が形成された状態で、チャネル領域６の側面に、ゲート絶縁膜９となる膜厚が１ｎｍほど二酸化シリコンを例えばＲＴＯ法を用いて形成し、その後、プラズマ窒化をしてゲート絶縁膜９の誘電率を大きくする。更にゲート電極となるポリシリコン膜１０をＬＰＣＶＤなどで堆積する。このとき、ＬＰＣＶＤの炉の温度を低く設定し、反応律速によりポリシリコンを堆積することにより上記穴を完全に埋め込む。これは、高温で堆積させると原料の供給律速によりポリシリコン膜が形成されてしまい、絶縁膜２０上に優先的にポリシリコン膜が堆積するため、穴の部分にボイドが残ってしまうからである。その後、ＣＭＰ法を用いて、ポリシリコン膜１０を平坦化することにより、ゲートリソグラフィに適した平坦な表面を得る。
次に、図１１Ａ、１１Ｂ、１１Ｃ、１１Ｄに示すように、ゲートマスク材を堆積し、リソグラフィ技術を用いてこのゲートマスク材をパターニングしてマスク２１を形成する。その後、このマスク２１を用いてポリシリコン膜１０パターニングするとともに、スリミングを行って、ゲート電極形状のポリシリコン膜１０を形成する。このとき、ソース／ドレイン領域となる半導体層６上のポリシリコン膜１０およびゲート絶縁膜９をＲＩＥにより除去する（図１１Ｂ、１１Ｃ）。
次に、例えばＳｉＮからなるゲート側壁材１２を全面に堆積する。その後、このゲート側壁材にＲＩＥを行うことにより、ポリシリコン膜の側部に側壁１２を形成する（図１２Ｃ、１２Ｄ）。この時、オーバーエッチングすることにより、ゲート電極１０とソース／ドレイン領域となる半導体層６との高さの差を利用して、ポリシリコン膜１０の側壁は残し（図１２Ｃ）、ソース／ドレイン領域となる半導体層６の側壁は除去する（図１２Ｂ）。また、このオーバーエッチングにより、ソース／ドレイン領域となる半導体層６上のチャネル保護膜８も同時に除去することにより、ソース／ドレイン領域となる半導体層６を露出させる（図１２Ｂ、１２Ｃ）。また、このオーバーエッチングにより、図１２Ｄに示すように、マスク１２によって覆われていない領域の絶縁膜２０もリセスエッチングされ、その高さが低くなる。
次に、図１３Ｂ、１３Ｃに示すように、その側壁１２をマスクとして、露出した半導体層６を選択的にエッチングし、絶縁膜４からの高さを低くする。続いて、ｎ型ソース／ドレイン領域形成用ドーパントとしてＰ（リン）を斜め方向から、例えば、膜面に垂直方向から７度以上傾いた角度でイオン注入する（図１３Ｃ）。これにより、ｎ型ソース領域およびドレイン領域６０ａ、６０ｂが形成され、ソース領域６０ａとドレイン領域６０ｂとの間のｐ型半導体領域６がチャネル領域となる。このとき、図１３Ａ、１３Ｃ、１３Ｄに示すように、マスク２１は除去されていない。なお、ｐ型ソース／ドレイン領域を形成する場合は、ドーパントとしてＢ（ボロン）が用いられる。
次に、図１４Ａ、１４Ｂ、１４Ｃ、１４Ｄに示すように、ゲートマスク材２１を除去した後、Ｎｉなどの金属スパッタ、熱処理を行うことにより、ポリシリコン膜１０を完全にフルシリサイド化したゲート電極１３を形成する。このとき、ポリシリコン膜１０には自然酸化膜が形成されていないため、Ｎｉの拡散は均一に起こり、ゲート電極１３全体がフルシリサイド化する。また、このとき、ソース領域６０ａおよびドレイン領域６０ｂもシリサイド化される（図１４Ｂ、１４Ｃ）。
この状態では、図１４Ａに示すように、２本のゲート電極１３が分断されており、このままではゲート電極１３に電圧を印加することができない。そのため、上層配線を用いてゲート電極間を接続する必要がある。そこで、図１４Ａ乃至１４Ｄで説明したシリサイド工程が終了した後、コンタクトのエッチングストッパーとしてＳｉＮ膜２２ａを数十ｎｍ堆積する。その後、このＳｉＮ膜２２ａ上に層間絶縁膜２２ｂを堆積し、ＣＭＰを行い平坦化する（図１５）。ＣＭＰを行う前の層間絶縁膜２２ｂの上面の凹凸が大きくても、ＣＭＰを行うときには、ＳｉＮ膜２２ａがエッチングストッパーとして働く。
続いて、リソグラフィ技術とＲＩＥを用いて、層間絶縁膜２２ｂおよびＳｉＮ膜２２ａからなる絶縁膜２２に、ゲート電極１３に通じるコンタクトホール（図示せず）を開ける。そして、このコンタクトホールをＴｉＮ−Ｗなどを埋め込み、プラグ２３を形成する（図１６）。更に、層間絶縁膜（図示せず）を堆積し、リソグラフィ技術とＲＩＥを用いて、この層間絶縁膜に配線加工用溝を形成し、この溝にＡｌ−Ｃｕなどの金属配線２４を埋め込み、プラグ２３および金属配線２４を介してゲート電極１３と電圧印加端子（図示せず）を接続する（図１７）。これにより、本実施形態のマルチゲート型ＦＥＴが完成する。
このようにして形成された本実施形態のマルチゲート型ＦＥＴと、通常のＦＵＳＩゲートＦｉｎＦＥＴにおけるゲート配線抵抗を比較すると、通常のＦＵＳＩゲートＦｉｎＦＥＴでは、非常に細い幅のゲート電極を信号が伝播するのに対して、本実施形態では太い金属配線２４を伝播するため、トランジスタを駆動するために高周波信号が印加されるゲート電極への配線抵抗の悪影響を大幅に緩和することができる。例えば、図１８（ａ）、１８（ｂ）に示すように、幅（ゲート長）を２０ｎｍ、ＦＵＳＩ電極のＦｉｎ上部を覆っている高さを６０ｎｍ、Ａｌ−Ｃｕ配線の幅１２０ｎｍ、高さ１μｍとすると、信号が伝播する面積Ｓとして２桁大きくすることができ、抵抗率の違いを考慮すると更にゲート抵抗を低くすることができる。
なお、本実施形態中のチャネル保護絶縁膜８をＴＥＯＳ、絶縁膜１９をＳｉＮ、絶縁膜２０をＴＥＯＳ、ゲートマスク材２１をＳｉＮで形成してもよい。
また、本実施形態でフィンの本数は２個として説明したが、３個以上のフィンとすることもできる。
以上説明したように、本実施形態によれば、平坦化工程を行っても、金属汚染を防止することができる。また、ゲート抵抗を低減することができる。
以上説明したように、本実施形態によれば、平坦化工程を行っても、金属汚染を防止することができる。また、ゲート抵抗を低減することができる。
（第２実施形態）
次に、本発明の第２実施形態によるマルチゲート型ＦＥＴの製造方法を図１９Ａ乃至図２１Ｄを参照して説明する。本実施形態の製造方法によって製造されるマルチゲート型ＦＥＴは、メタルゲート型である。図１９Ａ、図２０Ａ、図２１Ａは図６に示す切断線Ａ−Ａ’で切断した断面図、図１９Ｂ、２０Ｂ、２１Ｂは図６に示す切断線Ｂ−Ｂ’で切断した断面図、図１９Ｃ、２０Ｃ、２１Ｃは図６に示す切断線Ｃ−Ｃ’で切断した断面図、図１９Ｄ、２０Ｄ、２１Ｄは図６に示す切断線Ｄ−Ｄ’で切断した断面図である。
次に、本発明の第２実施形態によるマルチゲート型ＦＥＴの製造方法を図１９Ａ乃至図２１Ｄを参照して説明する。本実施形態の製造方法によって製造されるマルチゲート型ＦＥＴは、メタルゲート型である。図１９Ａ、図２０Ａ、図２１Ａは図６に示す切断線Ａ−Ａ’で切断した断面図、図１９Ｂ、２０Ｂ、２１Ｂは図６に示す切断線Ｂ−Ｂ’で切断した断面図、図１９Ｃ、２０Ｃ、２１Ｃは図６に示す切断線Ｃ−Ｃ’で切断した断面図、図１９Ｄ、２０Ｄ、２１Ｄは図６に示す切断線Ｄ−Ｄ’で切断した断面図である。
まず、第１実施形態のフルシリサイドゲートＦＥＴで説明した図７Ａ乃至図９Ｄまでの製造工程と同じ工程を用いて行う。図９Ａ乃至図９Ｄに示す絶縁膜１９ａを除去することにより形成された穴の表面に、図１９Ａ、１９Ｂ、１９Ｃ、１９Ｄに示すように、メタルゲート用金属膜１７をＭＯＣＶＤ(Metal-Organic Chemical Vapor Deposition)で形成した後、上記穴を、ＬＰＣＶＤ法を用いてポリシリコン膜１０で埋め込む。このとき、上記穴内のゲート絶縁膜９およびチャネル保護膜８の表面はメタルゲート用金属膜１７で覆われ、その外側にポリシリコン膜１０が形成される。また、絶縁膜２０上にもメタルゲート用金属膜１７およびポリシリコン膜１０が付着する。このため、この状態でＣＭＰを行うと金属汚染をウェハ全体に広めてしまうことになる。
そこで、図２０Ａ、２０Ｂ、２０Ｃ、２０Ｄに示すように、ポリシリコン膜１０と金属膜１７をＲＩＥ法でエッチングすることにより、絶縁膜２０の上面のポリシリコン膜１０および金属膜１７を除去する。この時、フィンとなる半導体層６、保護膜８はポリシリコン膜１０で覆われており、上記ＲＩＥ法によってエッチングされていない。このため、制御性よく絶縁膜２０の上面の金属膜１７を制御することができる。このように、保護膜８と埋め込み絶縁膜２０の絶縁膜４からの高さの差を利用して、保護膜８およびゲート絶縁膜９の側面の金属膜１７とポリシリコン膜１０は残ることになる。
その後、図２１Ａ、２１Ｂ、２１Ｃ、２１Ｄに示すように、再度、ポリシリコン１０を堆積し、ＣＭＰを行うことにより、金属汚染を起こさずに、ゲートリソグラフィに適した平坦な表面を得る。以後は、第１実施形態で説明した図１１Ａ乃至図１７に示す工程と同様の工程を行い、マルチゲート型ＦＥＴを完成する。ただし、図１１Ａ以降で示すポリシリコン膜１０を形成する工程は不要であり、また、シリサイドする工程も不要である。このようにして形成された本実施形態のマルチゲート型電界効果トランジスタの断面図を図２２に示す。
なお、この実施形態中のチャネル保護絶縁膜８をＴＥＯＳ、絶縁膜１９をＳｉＮ、絶縁膜２０をＴＥＯＳ、ゲートマスク材２１をＳｉＮで形成してもよいことは第１実施形態と同様である。
以上説明したように、本実施形態によれば、平坦化工程を行っても、金属汚染を防止することができる。
２ 支持基板
４ 絶縁膜
６ 半導体層（ＳＯＩ層）
８ チャネル保護膜
９ ゲート絶縁膜
１０ ポリシリコン膜
１１ シリサイド用金属
１２ ゲート側壁
１３ ゲート電極（シリサイド）
１７ メタルゲート用金属
１８ 層間絶縁膜
１９ 絶縁膜
２０ 絶縁膜
２１ ゲートマスク材
２２ 絶縁膜
２２ａ ＳｉＮ膜
２２ｂ 層間絶縁膜
２３ プラグ
２４ 金属配線
５０１、５０２ フィン
６０ａ ソース領域
６０ｂ ドレイン領域
７０ ゲート
１００ 自然酸化膜
４ 絶縁膜
６ 半導体層（ＳＯＩ層）
８ チャネル保護膜
９ ゲート絶縁膜
１０ ポリシリコン膜
１１ シリサイド用金属
１２ ゲート側壁
１３ ゲート電極（シリサイド）
１７ メタルゲート用金属
１８ 層間絶縁膜
１９ 絶縁膜
２０ 絶縁膜
２１ ゲートマスク材
２２ 絶縁膜
２２ａ ＳｉＮ膜
２２ｂ 層間絶縁膜
２３ プラグ
２４ 金属配線
５０１、５０２ フィン
６０ａ ソース領域
６０ｂ ドレイン領域
７０ ゲート
１００ 自然酸化膜
Claims (8)
- 基板上に複数の半導体層を並列して形成する工程と、
前記複数の半導体層の上面にそれぞれ保護膜を形成する工程と、
前記複数の半導体層のそれぞれに、各半導体層の両側面、前記保護膜の両側面および上面を覆う第１絶縁層を形成する工程と、
全面に第１層間絶縁膜を形成し、前記第１層間絶縁膜を平坦化することによって前記第１絶縁層それぞれの上面を露出させる工程と、
前記第１絶縁層をそれぞれ選択的に除去することによって前記第１絶縁層が除去された位置に複数の穴を形成する工程と、
複数の前記穴内の前記半導体層の両側面にゲート絶縁膜を形成する工程と、
複数の前記穴を埋め込むように第１ポリシリコン膜を全面に堆積する工程と、
前記第１ポリシリコン膜を平坦化することによって前記第１層間絶縁膜の上面を露出させるとともに前記第１ポリシリコン膜を複数の第２ポリシリコン膜に分離する工程と、
複数の前記第２ポリシリコン膜上にゲート電極形状のマスクを形成する工程と、
前記マスクを用いて複数の前記第２ポリシリコン膜をパターニングする工程と、
パターニングされた複数の前記第２ポリシリコン膜をゲート長方向に挟む絶縁体からなる側壁を形成する工程と、
前記マスクおよび前記側壁を用いて前記保護膜をパターニングし、複数の前記半導体層の上面を選択的に露出させる工程と、
選択的に露出した複数の半導体層に不純物を注入し、ソース／ドレイン領域を形成する工程と、
前記マスクを除去して複数の前記第２ポリシリコン膜の上面を露出させる工程と、
上面が露出された複数の前記第２ポリシリコン膜をそれぞれシリサイドに変える工程と、
全面に第２層間絶縁膜を形成し、前記シリサイドのそれぞれに通じる開口を前記第２層間絶縁膜に形成し、前記開口を埋め込むことにより前記シリサイドのそれぞれと共通に接続する金属の接続部を形成する工程と、
前記接続部に接続する配線を形成する工程と、
を備えていることを特徴とするマルチゲート型電界効果トランジスタの製造方法。 - 基板上に複数の半導体層を並列して形成する工程と、
前記複数の半導体層の上面にそれぞれ保護膜を形成する工程と、
前記複数の半導体層のそれぞれに、各半導体層の側面、前記保護膜の側面および上面を覆う第１絶縁層を形成する工程と、
全面に第１層間絶縁膜を形成し、前記第１層間絶縁膜を平坦化することによって前記第１絶縁層それぞれの上面を露出させる工程と、
前記第１絶縁層をそれぞれ選択的に除去することによって前記第１絶縁層が除去された位置に複数の穴を形成する工程と、
複数の前記穴それぞれの中の前記半導体層の両側面にゲート絶縁膜を形成する工程と、
複数の前記穴のそれぞれの側面および底面と、前記穴内の前記ゲート絶縁膜ならびに前記保護膜とを覆うゲート金属膜を形成する工程と、
前記ゲート金属膜を覆うポリシリコン膜を形成する工程と、
複数の前記穴それぞれの中の前記ポリシリコン膜および前記ゲート金属膜を、前記保護膜上の前記ゲート金属膜が露出しないように、エッチングする工程と、
その後、複数の前記穴をそれぞれ埋め込むように再度ポリシリコン膜を堆積する工程と、
前記ポリシリコン膜を平坦化することにより前記第１層間絶縁膜の上面を露出させるとともに前記ポリシリコン膜を複数のポリシリコン層に分離する工程と、
複数の前記ポリシリコン層上にゲート電極形状のマスクを形成する工程と、
前記マスクを用いて複数の前記ポリシリコン層をパターニングする工程と、
パターニングされた複数の前記ポリシリコン層をゲート長方向に挟む絶縁体からなる側壁を形成する工程と、
前記側壁を用いて前記保護膜をパターニングし、複数の前記半導体層の上面を選択的に露出させる工程と、
選択的に露出した複数の半導体層に不純物を注入し、ソース／ドレイン領域を形成する工程と、
前記マスクを除去して複数の前記ポリシリコン層のそれぞれの上面を露出させる工程と、
全面に第２層間絶縁膜を形成し、複数の前記ポリシリコン層のそれぞれに通じる開口を前記第２層間絶縁膜に形成し、前記開口を埋め込むことにより前記ポリシリコン層のそれぞれと共通に接続する金属の接続部を形成する工程と、
前記接続部に接続する配線を形成する工程と、
を備えていることを特徴とするマルチゲート型電界効果トランジスタの製造方法。 - 前記ソース／ドレイン領域を形成する前に、露出した前記半導体層を選択的にエッチングし、前記基板からの高さを低くする工程を更に備えていることを特徴とする請求項１または２記載のマルチゲート型電界効果トランジスタの製造方法。
- 前記ソース／ドレイン領域を形成する工程は、前記基板の表面に垂直な方向から傾いた角度で前記不純物を注入することを特徴とする請求項１乃至３のいずれかに記載のマルチゲート型電界効果トランジスタの製造方法。
- 基板上に並列するように設けられた第１導電型の複数の半導体層と、
前記複数の半導体層のそれぞれに、離間して設けられた第２導電型のソース／ドレイン領域と、
前記複数の半導体層のそれぞれに、前記ソース領域と前記ドレイン領域との間に設けられるチャネル領域と、
前記チャネル領域のそれぞれの上面に設けられた保護膜と、
前記チャネル領域のそれぞれの両側面に設けられたゲート絶縁膜と、
前記チャネル領域のそれぞれの両側面に前記ゲート絶縁膜を挟むように設けられるとともに前記チャネル領域のそれぞれの上面に前記保護膜を挟むように設けられた金属元素を含む複数のゲート電極と、
複数の前記ゲート電極のそれぞれの側面を覆うように前記基板上に設けられた層間絶縁膜と、
複数の前記ゲート電極のそれぞれの上面を共通に接続する接続部と、
前記接続部に接続されたゲート配線と、
を備え、
複数の前記ゲート電極のそれぞれは、金属膜と、この金属膜を覆うポリシリコン膜との積層構造を有し、前記金属膜は、前記層間絶縁膜、前記基板の上面、前記ゲート絶縁膜、および前記保護膜のそれぞれと前記ポリシリコン膜との間に設けられ、
前記ポリシリコン膜の上面は、前記層間絶縁膜の上面と略同一平面に位置することを特徴とするマルチゲート型電界効果トランジスタ。 - 前記ポリシリコン膜と前記層間絶縁膜との間に設けられた金属膜部分の上端の前記基板からの高さは、前記保護膜上に位置する前記金属膜の上面の前記基板からの高さよりも高いことを特徴とする請求項５記載のマルチゲート型電界効果トランジスタ。
- 前記ソース／ドレイン領域の上面の前記基板からの高さは、前記チャネル領域の上面の前記基板からの高さよりも低いことを特徴とする請求項５または６記載のマルチゲート型電界効果トランジスタ。
- 前記基板はＳＯＩ基板であり、前記半導体層は、ＳＯＩ層であることを特徴とする請求項５乃至７のいずれかに記載のマルチゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008236839A JP5337438B2 (ja) | 2008-03-27 | 2008-09-16 | マルチゲート型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008083680 | 2008-03-27 | ||
| JP2008083680 | 2008-03-27 | ||
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009260221A JP2009260221A (ja) | 2009-11-05 |
| JP5337438B2 true JP5337438B2 (ja) | 2013-11-06 |
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ID=41115792
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008236839A Expired - Fee Related JP5337438B2 (ja) | 2008-03-27 | 2008-09-16 | マルチゲート型電界効果トランジスタおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7781274B2 (ja) |
| JP (1) | JP5337438B2 (ja) |
| CN (1) | CN101546710A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010056541A (ja) | 2008-07-31 | 2010-03-11 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US8110467B2 (en) | 2009-04-21 | 2012-02-07 | International Business Machines Corporation | Multiple Vt field-effect transistor devices |
| US8313990B2 (en) | 2009-12-04 | 2012-11-20 | International Business Machines Corporation | Nanowire FET having induced radial strain |
| US8309991B2 (en) * | 2009-12-04 | 2012-11-13 | International Business Machines Corporation | Nanowire FET having induced radial strain |
| CN102184961B (zh) * | 2011-04-26 | 2017-04-12 | 复旦大学 | 一种非对称栅mos器件及其制备方法 |
| CN102629665B (zh) * | 2012-03-30 | 2015-01-07 | 京东方科技集团股份有限公司 | 制作晶体管的方法、晶体管、阵列基板以及显示器 |
| US8580642B1 (en) * | 2012-05-21 | 2013-11-12 | Globalfoundries Inc. | Methods of forming FinFET devices with alternative channel materials |
| CN104008967B (zh) * | 2013-02-25 | 2017-06-13 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法 |
| US9368626B2 (en) * | 2013-12-04 | 2016-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with strained layer |
| CN106415800B (zh) | 2013-12-19 | 2020-04-14 | 英特尔公司 | 自对准栅极边缘和局部互连件及其制造方法 |
| JP6973813B2 (ja) * | 2018-04-12 | 2021-12-01 | インテル・コーポレーション | 集積回路構造、及びコンピューティングデバイス |
| JP6602910B2 (ja) * | 2018-04-12 | 2019-11-06 | インテル・コーポレーション | 半導体構造、集積回路構造、及びそれらの製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
| DE10245153A1 (de) * | 2002-09-27 | 2004-04-15 | Infineon Technologies Ag | Integrierter Feldeffekttransistor mit zwei Steuerbereichen, Verwendung dieses Feldeffekttranistors und Herstellungsverfahren |
| JP2004356472A (ja) * | 2003-05-30 | 2004-12-16 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2005086024A (ja) | 2003-09-09 | 2005-03-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4852694B2 (ja) * | 2004-03-02 | 2012-01-11 | 独立行政法人産業技術総合研究所 | 半導体集積回路およびその製造方法 |
| JP2006019578A (ja) * | 2004-07-02 | 2006-01-19 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8188551B2 (en) | 2005-09-30 | 2012-05-29 | Infineon Technologies Ag | Semiconductor devices and methods of manufacture thereof |
-
2008
- 2008-09-15 US US12/210,328 patent/US7781274B2/en active Active
- 2008-09-16 JP JP2008236839A patent/JP5337438B2/ja not_active Expired - Fee Related
-
2009
- 2009-03-19 CN CN200910128788A patent/CN101546710A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009260221A (ja) | 2009-11-05 |
| US7781274B2 (en) | 2010-08-24 |
| US20090242986A1 (en) | 2009-10-01 |
| CN101546710A (zh) | 2009-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110324 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130425 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| LAPS | Cancellation because of no payment of annual fees |