JP2007141903A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】フルシリサイド化ゲート電極を含むＭＩＳＦＥＴに、ライナー膜によるチャネル部分へのストレス印加技術を適用可能な半導体装置およびその製造方法を実現する。
【解決手段】ＭＩＳＦＥＴ形成済みの半導体基板上に第１のライナーシリコン窒化膜１１ａを形成し、ゲート電極６の側方を十分に充填するよう、第１のライナーシリコン窒化膜１１ａ上にシリコン酸化膜等の絶縁膜を形成する。次に、絶縁膜および第１のライナーシリコン窒化膜１１ａに平坦化処理を施して、ポリシリコンゲート電極６ａを露出させ、第１のライナーシリコン窒化膜１１ａを残置しつつ絶縁膜を除去する。露出したゲート電極６をフルシリサイド化し、第１のライナーシリコン窒化膜１１ａおよび露出したフルシリサイド化ゲート電極６を覆う第２のライナーシリコン窒化膜１１ｂを形成する。
【選択図】 図７

Description

この発明は、シリサイド化されたゲート電極を含むＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備える半導体装置およびその製造方法に関する。
ＭＩＳＦＥＴのチャネル部分に歪みを発生させると、反転層内のキャリアの移動度が変化する。そこで、ＭＩＳＦＥＴのチャネル部分に物理的ストレスを印加して歪みを発生させ、ＭＩＳＦＥＴの駆動能力を向上させる技術が研究されている。
その一つとして、下記非特許文献１に記載の技術がある。非特許文献１に記載のように、この技術によれば、基板表面、並びに、Ｐチャネル形およびＮチャネル形の各ＭＩＳＦＥＴを覆うシリコン窒化膜を、ストレス印加のためのライナー膜として用いる。そして、Ｐチャネル形ＭＩＳＦＥＴには圧縮性（compressive）のストレスを、Ｎチャネル形ＭＩＳＦＥＴには引っ張り性（tensile）のストレスを、それぞれ印加することにより、Ｐチャネル形およびＮチャネル形の各ＭＩＳＦＥＴの駆動能力を向上させている。
なお、非特許文献１以外にも、この出願の発明に関連する先行技術文献情報としては次のものがある。
特開２００３−８６７０８号公報 特開２００５−１７５１２１号公報 特開２００３−２７３２４０号公報 C.D.Sheraw et al.,「Dual Stress Liner Enhancement in Hybrid Orientation Technology」 2005 Symposium on VLSI Technology Digest of Technical Papers,pp.12-13
従来、ＭＩＳＦＥＴのゲート電極の材料には、Ｎ形もしくはＰ形の不純物がドープされたポリシリコンが採用されてきた。しかし、ポリシリコンをゲート電極に採用する場合、ゲート電極の空乏化による実効ゲート絶縁膜厚増加の問題や、高誘電率ゲート絶縁膜を導入する際のしきい値制御の困難性の問題がある。そのため、近年ではメタルゲート電極の採用が活発に研究されている。
メタルゲート電極の一例として、フルシリサイド化（ＦＵＳＩ）ゲート電極が提案されている。フルシリサイド化ゲート電極とは、ＭＩＳＦＥＴのポリシリコンゲート電極上にＣｏやＮｉ等の金属膜を形成し、ポリシリコンと金属膜とを反応させてゲート電極の全体をシリサイド化することにより形成されたゲート電極である。
このフルシリサイド化ゲート電極を含むＭＩＳＦＥＴに、上記非特許文献１に記載のライナー膜によるチャネル部分へのストレス印加技術を適用する場合、以下の問題が発生する。
一般的なフルシリサイド化ゲート電極形成プロセスは、１．ポリシリコンゲート電極を有する複数のＭＩＳＦＥＴの構造を半導体基板上に形成し、２．シリコン酸化膜等の絶縁膜で、各ＭＩＳＦＥＴのポリシリコンゲート電極間の部分を埋め込み、かつ、ポリシリコンゲート電極を覆い、３．埋め込んだシリコン酸化膜等の絶縁膜に対し、ＣＭＰ（Chemical Mechanical Polishing）法等による平坦化処理を行って、ポリシリコンゲート電極の表面を露出させた後、４．ポリシリコンゲート電極上に金属膜を堆積して、シリサイド化反応を行う、との工程を有する。
一方、上記非特許文献１に記載の技術では、ゲート電極を取り囲むようにライナー膜を設けることでチャネル部分へのストレス印加を行う。上記のフルシリサイドゲート電極形成プロセスにこのストレス印加技術を組み入れるためには、上記２．シリコン酸化膜等の埋め込みプロセスの前にライナー膜を設けることが考えられる。
しかし、そのような方策を採ると、上記３．平坦化処理の際にポリシリコンゲート電極上のライナー膜まで除去されてしまう。ポリシリコンゲート電極上のライナー膜が除去されると、ライナー膜によるストレス印加効果が薄れてしまう。
この発明は上記の事情に鑑みてなされたもので、フルシリサイド化ゲート電極を含むＭＩＳＦＥＴに、ライナー膜によるチャネル部分へのストレス印加技術を適用可能な半導体装置およびその製造方法を提供することにある。
請求項１に記載の発明は、（ａ）半導体基板に、シリコンゲート電極、ソース領域およびドレイン領域を有する少なくとも一つのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する工程と、（ｂ）前記シリコンゲート電極、ソース領域およびドレイン領域を少なくとも覆う第１シリコン窒化膜を、前記半導体基板上に形成する工程と、（ｃ）前記シリコンゲート電極の側方を充填するよう、前記第１シリコン窒化膜上に絶縁膜を形成する工程と、（ｄ）前記絶縁膜および前記第１シリコン窒化膜に平坦化処理を施して、前記シリコンゲート電極を露出させる工程と、（ｅ）前記第１シリコン窒化膜を残置しつつ前記絶縁膜を除去する工程と、（ｆ）露出した前記シリコンゲート電極をシリサイド化する工程と、（ｇ）前記第１シリコン窒化膜、および、露出したシリサイド化済みの前記シリコンゲート電極を少なくとも覆う第２シリコン窒化膜を、前記第１シリコン窒化膜および前記シリコンゲート電極上に形成する工程とを備える半導体装置の製造方法である。
請求項３に記載の発明は、半導体基板と、前記半導体基板に形成された、シリサイド化シリコンゲート電極、ソース領域およびドレイン領域を有する第１ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、前記ソース領域、前記ドレイン領域および前記シリコンゲート電極の頂部を少なくとも覆うシリコン窒化膜とを備え、前記シリコンゲート電極の前記頂部上の前記シリコン窒化膜の膜厚よりも、前記ソース領域およびドレイン領域上の前記シリコン窒化膜の膜厚の方が大きい半導体装置である。
請求項１に記載の発明によれば、平坦化処理によりシリコンゲート電極上の第１シリコン窒化膜が除去されるが、シリコンゲート電極のシリサイド化後に第２シリコン窒化膜がシリコンゲート電極を再び覆う。よって、シリサイド化されたシリコンゲート電極付近の第１および第２シリコン窒化膜が、チャネル部分へのストレス印加用ライナー膜として機能するので、フルシリサイド化ゲート電極を含むＭＩＳＦＥＴに、ライナー膜によるチャネル部分へのストレス印加技術を適用可能な半導体装置の製造方法が実現できる。また、絶縁膜形成時に、ソース領域およびドレイン領域上に第１シリコン窒化膜が形成済みであるので、ソース領域およびドレイン領域が既にシリサイド化されている場合に、絶縁膜とソース領域およびドレイン領域とが反応することがない。
請求項３に記載の発明によれば、ソース領域、ドレイン領域およびシリコンゲート電極の頂部を覆うシリコン窒化膜とを備え、シリコンゲート電極の頂部上のシリコン窒化膜の膜厚よりも、ソース領域およびドレイン領域上のシリコン窒化膜の膜厚の方が大きい。よりチャネル部分に近い、ソース領域およびドレイン領域上のシリコン窒化膜の膜厚が大きいため、チャネル部分へのストレス印加能力の高いＭＩＳＦＥＴが得られる。また、シリコンゲート電極の頂部のシリコン窒化膜の膜厚は小さいので、誘電率の高いシリコン窒化膜の膜厚を少なくすることができる。よって、ＭＩＳＦＥＴ上層に金属配線を設けた場合であっても、シリコンゲート電極−金属配線間の寄生容量を少なくすることができる。
＜実施の形態１＞
本実施の形態は、平坦化処理によりシリコンゲート電極上の第１シリコン窒化膜が除去されても、シリコンゲート電極のフルシリサイド化後に第２シリコン窒化膜をシリコンゲート電極上に再び形成する、半導体装置およびその製造方法である。
図１は、本実施の形態に係る製造方法により製造された半導体装置を示す断面図である。この半導体装置は、シリコン基板等の半導体基板１と、半導体基板１に形成されたＮチャネル形ＭＩＳＦＥＴ１００およびＰチャネル形ＭＩＳＦＥＴ２００と、ライナーシリコン窒化膜１１と、シリコン酸化膜等の層間絶縁膜１２と、複数の配線１３と、を備える。
半導体基板１内には、Ｐ形不純物が注入されたＰ形ウェル３と、Ｎ形不純物が注入されたＮ形ウェル４とが形成されている。また、半導体基板１の表面の一部には選択的に、シリコン酸化膜等の素子分離膜２が形成されている。
Ｎチャネル形ＭＩＳＦＥＴ１００はＰ形ウェル３上に形成されている。Ｎチャネル形ＭＩＳＦＥＴ１００は、半導体基板１表面に形成された、シリコン酸化膜やシリコン酸窒化膜、高誘電率絶縁膜（ハフニウム酸化膜（ＨｆＯ2）やハフニウム酸窒化膜（ＨｆＳｉＯＮ）等）等のゲート絶縁膜５と、ゲート絶縁膜５上に形成されたフルシリサイド化シリコンゲート電極６と、ゲート絶縁膜５およびフルシリサイド化シリコンゲート電極６の側面に形成された、シリコン窒化膜等のサイドウォール７と、Ｐ形ウェル３内に形成されたＮ形ソース領域・ドレイン領域９と、Ｎ形ソース領域・ドレイン領域９の表面に形成されたシリサイド化領域１０と、を有する。
Ｐチャネル形ＭＩＳＦＥＴ２００はＮ形ウェル４上に形成されている。Ｐチャネル形ＭＩＳＦＥＴ２００は、半導体基板１表面に形成された、シリコン酸化膜や高誘電率絶縁膜（ハフニウム酸化膜等）等のゲート絶縁膜５と、ゲート絶縁膜５上に形成されたフルシリサイド化シリコンゲート電極６と、ゲート絶縁膜５およびフルシリサイド化シリコンゲート電極６の側面に形成された、シリコン窒化膜等のサイドウォール７と、Ｎ形ウェル４内に形成されたＰ形ソース領域・ドレイン領域８と、Ｐ形ソース領域・ドレイン領域８の表面に形成されたシリサイド化領域１０と、を有する。
Ｎチャネル形ＭＩＳＦＥＴ１００とＰチャネル形ＭＩＳＦＥＴ２００とは、素子分離膜２で電気的に絶縁されている。また、複数の配線１３は、それぞれコンタクトプラグを介して、Ｎチャネル形ＭＩＳＦＥＴ１００およびＰチャネル形ＭＩＳＦＥＴ２００の各シリサイド化領域１０に接続される。
ライナーシリコン窒化膜１１は、後述するように、その一部が二層、他の一部が単層のシリコン窒化膜である。このライナーシリコン窒化膜１１が、後述するようにチャネル部分へのストレス印加機能を担う。
図２〜図７は、本実施の形態に係る半導体装置の製造方法の各工程を示す図である。なお、図２〜図７においては、表示を簡略化するために、Ｐチャネル形ＭＩＳＦＥＴ２００の領域を示さず、Ｎチャネル形ＭＩＳＦＥＴ１００の領域のみを示している。Ｐチャネル形ＭＩＳＦＥＴ２００の領域においても、Ｎチャネル形ＭＩＳＦＥＴ１００の領域におけると同様に、後述する各成膜処理や平坦化処理等が行われる。
まず、熱酸化法やトレンチ形成技術、ＣＶＤ（Chemical Vapor Deposition）技術等を用いて、半導体基板１の表面の一部に、選択的にシリコン酸化膜等の素子分離膜２を形成する。次に、選択的に不純物イオン注入を行い、半導体基板１内のＮチャネル形ＭＩＳＦＥＴ１００の形成領域にＰ形ウェル３を形成する。また、選択的に不純物イオン注入を行い、Ｐチャネル形ＭＩＳＦＥＴ２００の形成領域にＮ形ウェル４を形成する。
次に、半導体基板１に、Ｎチャネル形ＭＩＳＦＥＴ１００およびＰチャネル形ＭＩＳＦＥＴ２００を形成する。具体的には、ＣＶＤ技術やフォトリソグラフィ技術、エッチング技術を用いて、シリコン酸化膜やシリコン酸窒化膜、高誘電率絶縁膜（ハフニウム酸化膜等）等のゲート絶縁膜５とポリシリコンゲート電極６ａとの積層構造を半導体基板１の表面に選択的に形成する。その後、選択的に不純物イオン注入を行い、Ｐ形ソース領域・ドレイン領域８及びＮ形ソース領域・ドレイン領域９のエクステンション領域（図示せず）を形成する。そして、シリコン窒化膜等の成膜及び当該シリコン窒化膜等への等方性エッチングを行って、サイドウォール７を形成する。その後、選択的に不純物イオン注入を行い、Ｐ形ソース領域・ドレイン領域８及びＮ形ソース領域・ドレイン領域９を形成する。そして、Ｐ形ソース領域・ドレイン領域８及びＮ形ソース領域・ドレイン領域９の各表面に、シリサイド化領域１０を形成する。
なお、Ｎチャネル形ＭＩＳＦＥＴ１００およびＰチャネル形ＭＩＳＦＥＴ２００は、この段階ではフルシリサイド化シリコンゲート電極６を有しておらず、図２に示すように、シリサイド化されていないポリシリコンゲート電極６ａを有しているに過ぎない。また、ポリシリコンゲート電極６ａには、Ｂ、Ｐ、Ａｓ、Ｉｎ、Ｓｂ、Ｆ、Ｎ等の不純物イオンを注入しても良い。
次に、図２に示すように、Ｎチャネル形ＭＩＳＦＥＴ１００およびＰチャネル形ＭＩＳＦＥＴ２００のポリシリコンゲート電極６ａ、Ｐ形ソース領域・ドレイン領域８及びＮ形ソース領域・ドレイン領域９を少なくとも覆う第１のライナーシリコン窒化膜１１ａを、ＣＶＤ技術により半導体基板１上に形成する。続いて、図３に示すように、ポリシリコンゲート電極６ａの側方を十分に充填するよう、第１のライナーシリコン窒化膜１１ａ上に、シリコン酸化膜等の絶縁膜１４を形成する。この絶縁膜１４は、次工程の平坦化処理におけるゲート倒れ防止用膜として機能する。
次に、図４に示すように、絶縁膜１４および第１のライナーシリコン窒化膜１１ａに平坦化処理を施して、ポリシリコンゲート電極６ａの頂部６ｂを露出させる。この平坦化処理には、ＣＭＰ法や、ＣＭＰ法とドライ又はウェットエッチング法との組み合わせを採用すればよい。続いて、図５に示すように、第１のライナーシリコン窒化膜１１ａを残置しつつ絶縁膜１４を除去する。この除去処理においては、第１のライナーシリコン窒化膜１１ａとシリコン酸化膜等の絶縁膜１４とのエッチング選択性を利用したウェットエッチングを行えばよい。
次に、図６に示すように、露出したポリシリコンゲート電極６ａをフルシリサイド化し、フルシリサイド化シリコンゲート電極６へと変質させる。フルシリサイド化に当たっては、Ｃｏ、Ｎｉ、Ｐｔ、Ｅｒ、Ｐｄ等の金属膜（図示せず）を少なくともポリシリコンゲート電極６ａ上に堆積した後、熱処理を行って当該金属膜とポリシリコンゲート電極６ａとを反応させ、未反応の当該金属膜を除去すればよい。
なお、本実施の形態においては、ポリシリコンゲート電極６ａをフルシリサイド化させているが、本願発明は、ポリシリコンゲート電極６ａの全体ではなくその一部をシリサイド化させる場合を排除するものではない。よって、フルシリサイド化シリコンゲート電極６に代わって、一部がシリサイド化したシリコンゲート電極が採用されていても良い。
次に、図７に示すように、第１のライナーシリコン窒化膜１１ａおよび露出したフルシリサイド化シリコンゲート電極６を少なくとも覆う第２のライナーシリコン窒化膜１１ｂを、第１のライナーシリコン窒化膜１１ａおよびフルシリサイド化シリコンゲート電極６上に、プラズマＣＶＤ技術等により形成する。第１のライナーシリコン窒化膜１１ａおよび第２のライナーシリコン窒化膜１１ｂの積層構造が、図１のライナーシリコン窒化膜１１を構成する。すなわち、ライナーシリコン窒化膜１１は、Ｐ形ソース領域・ドレイン領域８及びＮ形ソース領域・ドレイン領域９上においては第１及び第２のライナーシリコン窒化膜１１ａ，１１ｂと二層の、フルシリサイド化シリコンゲート電極６上においては第２のライナーシリコン窒化膜１１ｂのみの単層の、シリコン窒化膜である。
この後、層間絶縁膜１２をライナーシリコン窒化膜１１上に形成し、フォトリソグラフィ技術及びエッチング技術により層間絶縁膜１２及びライナーシリコン窒化膜１１内にコンタクトホールを形成する。そして、コンタクトホール内および層間絶縁膜１２表面に金属膜（図示せず）を形成し、ダマシン法等により配線１３を形成すれば、図１の構造が得られる。
本実施の形態に係る半導体装置の製造方法によれば、平坦化処理によりポリシリコンゲート電極６ａ上の第１のライナーシリコン窒化膜１１ａが除去されるが、ポリシリコンゲート電極６ａのシリサイド化後に第２のライナーシリコン窒化膜１１ｂがフルシリサイド化シリコンゲート電極６を再び覆う。よって、フルシリサイド化シリコンゲート電極６付近の第１および第２のライナーシリコン窒化膜１１ａ，１１ｂが、チャネル部分へのストレス印加用ライナー膜として機能するので、フルシリサイド化シリコンゲート電極６を含むＭＩＳＦＥＴに、ライナー膜によるチャネル部分へのストレス印加技術を適用可能な半導体装置の製造方法が実現できる。また、絶縁膜１４の形成時に、Ｐ形およびＮ形ソース領域・ドレイン領域８，９上に第１のライナーシリコン窒化膜１１ａが形成済みであるので、Ｐ形およびＮ形ソース領域・ドレイン領域８，９が既にシリサイド化されている（シリサイド化領域１０を含む）場合に、絶縁膜１４とＰ形およびＮ形ソース領域・ドレイン領域８，９とが反応することがない。
また、本実施の形態に係る半導体装置の構造においては、ライナーシリコン窒化膜１１がＰ形およびＮ形ソース領域・ドレイン領域８，９およびフルシリサイド化シリコンゲート電極６の頂部を少なくとも覆う。そして、図７に示すように、フルシリサイド化ゲート電極６の頂部上の第２のライナーシリコン窒化膜１１ｂの膜厚ｔ２よりも、Ｐ形およびＮ形ソース領域・ドレイン領域８，９上の第１および第２のライナーシリコン窒化膜１１ａ，１１ｂの積層膜の膜厚ｔ１の方が大きい。
すなわち、本実施の形態に係る半導体装置によれば、フルシリサイド化シリコンゲート電極６の頂部上のライナーシリコン窒化膜１１の膜厚ｔ２よりも、Ｐ形およびＮ形ソース領域・ドレイン領域８，９上のライナーシリコン窒化膜１１の膜厚ｔ１の方が大きい。よりチャネル部分に近い、Ｐ形およびＮ形ソース領域・ドレイン領域８，９上のライナーシリコン窒化膜１１の膜厚が大きいため、チャネル部分へのストレス印加能力の高いＭＩＳＦＥＴが得られる。また、フルシリサイド化シリコンゲート電極６の頂部のライナーシリコン窒化膜１１の膜厚は小さいので、誘電率の高いライナーシリコン窒化膜１１の膜厚を少なくすることができる。よって、ＭＩＳＦＥＴ上層に金属配線１３を設けた場合であっても、フルシリサイド化シリコンゲート電極６−金属配線１３間の寄生容量を少なくすることができる。
また、ライナーシリコン窒化膜１１は、Ｐ形およびＮ形ソース領域・ドレイン領域８，９を少なくとも覆い、フルシリサイド化シリコンゲート電極６の頂部は覆わない第１のライナーシリコン窒化膜１１ａと、第１のライナーシリコン窒化膜１１ａおよびフルシリサイド化シリコンゲート電極６の頂部を少なくとも覆う第２のライナーシリコン窒化膜１１ｂとを含む。よって、Ｐ形およびＮ形ソース領域・ドレイン領域８，９上は第１および第２のライナーシリコン窒化膜１１ａ，１１ｂの積層膜となっており、また、フルシリサイド化シリコンゲート電極６の頂部では第１のライナーシリコン窒化膜１１ａが存在せず、第２のライナーシリコン窒化膜１１ｂの単層膜となっているので、膜厚ｔ２よりも膜厚ｔ１の方が大きいライナーシリコン窒化膜１１の構造を容易に得ることができる。
＜実施の形態２＞
本実施の形態は、実施の形態１に係る半導体装置およびその製造方法の変形例であって、図７までの工程を行った後に、Ｎチャネル形ＭＩＳＦＥＴ１００近傍の第２のライナーシリコン窒化膜１１ｂは残置しつつ、Ｐチャネル形ＭＩＳＦＥＴ２００近傍の第２のライナーシリコン窒化膜１１ｂを除去し、Ｐチャネル形ＭＩＳＦＥＴ２００側に第３のライナーシリコン窒化膜１１ｃを形成するものである。
図８〜図１１は、本実施の形態に係る半導体装置の製造方法の各工程を示す図である。まず、Ｎチャネル形ＭＩＳＦＥＴ１００およびＰチャネル形ＭＩＳＦＥＴ２００の双方に対して、実施の形態１に記載の図２〜図７の工程を行う。これにより、図８に示される、Ｎチャネル形ＭＩＳＦＥＴ１００およびＰチャネル形ＭＩＳＦＥＴ２００の両領域にて、第１のライナーシリコン窒化膜１１ａ及び第２のライナーシリコン窒化膜１１ｂが形成された半導体装置の構造が得られる。
次に、図９に示すように、Ｎチャネル形ＭＩＳＦＥＴ１００近傍の第２のライナーシリコン窒化膜１１ｂは残置しつつ、Ｐチャネル形ＭＩＳＦＥＴ２００近傍の第２のライナーシリコン窒化膜１１ｂを除去する。この除去処理においては、フォトリソグラフィ技術及びエッチング技術により第２のライナーシリコン窒化膜１１ｂをパターニングすればよい。
次に、図１０に示すように、Ｐチャネル形ＭＩＳＦＥＴ２００上の第１のライナーシリコン窒化膜１１ａおよびＰチャネル形ＭＩＳＦＥＴ２００のフルシリサイド化シリコンゲート電極６を少なくとも覆う第３のライナーシリコン窒化膜１１ｃを、Ｐチャネル形ＭＩＳＦＥＴ２００の第１のライナーシリコン窒化膜１１ａおよびフルシリサイド化シリコンゲート電極６上、並びに、Ｎチャネル形ＭＩＳＦＥＴ１００の第２のライナーシリコン窒化膜１１ｂ上に、プラズマＣＶＤ技術等により形成する。
この第３のライナーシリコン窒化膜１１ｃの形成に当たっては、第２のライナーシリコン窒化膜１１ｂ形成時におけるプラズマＣＶＤ装置のプラズマパワーやガス流量比とは異なる、プラズマＣＶＤ装置のプラズマパワーやガス流量比の値を採用すればよい。このように、第２及び第３のライナーシリコン窒化膜１１ｂ，１１ｃの成膜時の各種プロセス条件を制御することで、第３のライナーシリコン窒化膜１１ｃを圧縮性のライナー膜とし、第２のライナーシリコン窒化膜１１ｂを引っ張り性のライナー膜とすることができる。Ｎチャネル形ＭＩＳＦＥＴ１００上のライナー膜を引っ張り性ストレス印加可能とし、Ｐチャネル形ＭＩＳＦＥＴ２００上のライナー膜を圧縮性ストレス印加可能とすれば、Ｎ及びＰチャネル形ＭＩＳＦＥＴ１００，２００の双方において、駆動能力が向上する。
そして、図１１に示すように、Ｐチャネル形ＭＩＳＦＥＴ２００近傍の第３のライナーシリコン窒化膜１１ｃは残置しつつ、Ｎチャネル形ＭＩＳＦＥＴ１００近傍の第３のライナーシリコン窒化膜１１ｃを除去する。この除去処理においては、フォトリソグラフィ技術及びエッチング技術により第３のライナーシリコン窒化膜１１ｃをパターニングすればよい。
このように本実施の形態に係る半導体装置の製造方法によれば、Ｐチャネル形ＭＩＳＦＥＴ２００上の第１のライナーシリコン窒化膜１１ａおよびＰチャネル形ＭＩＳＦＥＴ２００のフルシリサイド化シリコンゲート電極６上には、第２のライナーシリコン窒化膜１１ｂに代わって第３のライナーシリコン窒化膜１１ｃを形成する。よって、第２および第３のライナーシリコン窒化膜１１ｂ，１１ｃを、異なるプロセス条件で形成することにより、第２および第３のライナーシリコン窒化膜１１ｂ，１１ｃの一方を圧縮性のライナー膜とし、他方を引っ張り性のライナー膜とすることができる。
また、本実施の形態に係る半導体装置の構造においては、Ｐチャネル形ＭＩＳＦＥＴ２００上の第１のライナーシリコン窒化１１ａを、Ｐ形ソース領域・ドレイン領域８を少なくとも覆い、Ｐチャネル形ＭＩＳＦＥＴ２００のフルシリサイド化シリコンゲート電極６の頂部は覆わない第３のライナーシリコン窒化膜と捉え、Ｐチャネル形ＭＩＳＦＥＴ２００上のライナーシリコン窒化膜１１ｃを、第３のライナーシリコン窒化膜１１ａおよびＰチャネル形ＭＩＳＦＥＴ２００のフルシリサイド化ゲート電極６の頂部を少なくとも覆う第４のライナーシリコン窒化膜と捉えることもできる。そしてこの場合、Ｐチャネル形ＭＩＳＦＥＴ２００上の第４のライナーシリコン窒化膜１１ｃは圧縮性のライナー膜であり、Ｎチャネル形ＭＩＳＦＥＴ１００上の第２のライナーシリコン窒化膜１１ｂは引っ張り性のライナー膜である、と言える。
よって、本実施の形態に係る半導体装置によれば、第２および第４のライナーシリコン窒化膜１１ｂ，１１ｃの一方が圧縮性のライナー膜であり、他方は引っ張り性のライナー膜であるので、Ｎチャネル形およびＰチャネル形ＭＩＳＦＥＴ１００，２００の一方には圧縮性のストレスを、他方には引っ張り性のストレスを、それぞれ印加して、Ｐチャネル形およびＮチャネル形の各ＭＩＳＦＥＴ１００，２００の駆動能力を向上させることができる。
なお、図１２は、フルシリサイド化ゲート電極を有するＭＩＳＦＥＴと、シリサイド化を行わないポリシリコンゲート電極を有するＭＩＳＦＥＴとの、ゲート電圧−ゲート容量の関係を示すグラフである。図１２から分かるとおり、フルシリサイド化ゲート電極の方がゲート容量が増大し、実効的ゲート絶縁膜厚が薄膜化して、ＭＩＳＦＥＴの駆動能力が向上することとなる。これは、ポリシリコンゲート電極で見られるゲート空乏化がフルシリサイド化ゲート電極では抑制されることに起因すると考えられる。なお、Ｎチャネル形、Ｐチャネル形いずれの場合も、図１２のグラフ特性となる。
また、図１３は、ライナーシリコン窒化膜のストレス方向・ストレス量と、Ｎチャネル形ＭＩＳＦＥＴ及びＰチャネル形ＭＩＳＦＥＴのオン電流との関係を示すグラフである。図１３に示すとおり、引っ張り性のライナーシリコン窒化膜を採用すれば、Ｎチャネル形ＭＩＳＦＥＴのオン電流が増大してその駆動能力が向上し、圧縮性のライナーシリコン窒化膜を採用すれば、Ｐチャネル形ＭＩＳＦＥＴのオン電流が増大してその駆動能力が向上する。
よって、Ｐチャネル形ＭＩＳＦＥＴ２００側のライナーシリコン窒化膜１１ｃを圧縮性のライナー膜とし、Ｎチャネル形ＭＩＳＦＥＴ１００側のライナーシリコン窒化膜１１ｂを引っ張り性のライナー膜として、両ＭＩＳＦＥＴの駆動能力を向上させることができる。
なお、両ＭＩＳＦＥＴ上に存在するライナーシリコン窒化膜１１ａについては、ストレス量の少ないシリコン窒化膜を採用すればよい。そうすれば、Ｎチャネル形ＭＩＳＦＥＴ１００及びＰチャネル形ＭＩＳＦＥＴ２００の一方の駆動能力を過剰に高め、他方の駆動能力を減じることがない。
実施の形態１に係る製造方法により製造された半導体装置を示す断面図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す図である。 実施の形態１に係る半導体装置の製造方法の一工程を示す図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す図である。 実施の形態２に係る半導体装置の製造方法の一工程を示す図である。 フルシリサイド化ゲート電極を有するＭＩＳＦＥＴと、シリサイド化を行わないゲート電極を有するＭＩＳＦＥＴとの、ゲート電圧−ゲート容量の関係を示すグラフである。 ライナーシリコン窒化膜のストレス方向・ストレス量と、Ｎチャネル形ＭＩＳＦＥＴ及びＰチャネル形ＭＩＳＦＥＴのオン電流との関係を示すグラフである。
符号の説明
１ 半導体基板、２ 素子分離膜、３ Ｐ形ウェル、４ Ｎ形ウェル、５ ゲート絶縁膜、６ フルシリサイド化ゲート電極、６ａ ポリシリコンゲート電極、７ サイドウォール、８ Ｐ形ソース領域・ドレイン領域、９ Ｎ形ソース領域・ドレイン領域、１０ シリサイド化領域、１１，１１ａ〜１１ｃ ライナーシリコン窒化膜、１２ 層間絶縁膜、１３ 配線、１４ 絶縁膜。

Claims (5)

  1. （ａ）半導体基板に、シリコンゲート電極、ソース領域およびドレイン領域を有する少なくとも一つのＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する工程と、
    （ｂ）前記シリコンゲート電極、ソース領域およびドレイン領域を少なくとも覆う第１シリコン窒化膜を、前記半導体基板上に形成する工程と、
    （ｃ）前記シリコンゲート電極の側方を充填するよう、前記第１シリコン窒化膜上に絶縁膜を形成する工程と、
    （ｄ）前記絶縁膜および前記第１シリコン窒化膜に平坦化処理を施して、前記シリコンゲート電極を露出させる工程と、
    （ｅ）前記第１シリコン窒化膜を残置しつつ前記絶縁膜を除去する工程と、
    （ｆ）露出した前記シリコンゲート電極をシリサイド化する工程と、
    （ｇ）前記第１シリコン窒化膜、および、露出したシリサイド化済みの前記シリコンゲート電極を少なくとも覆う第２シリコン窒化膜を、前記第１シリコン窒化膜および前記シリコンゲート電極上に形成する工程と
    を備える半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法であって、
    前記少なくとも一つのＭＩＳＦＥＴには、第１導電形の第１ＭＩＳＦＥＴと、前記第１導電形とは異なる第２導電形の第２ＭＩＳＦＥＴと、が含まれ、
    前記第１および第２ＭＩＳＦＥＴの双方に対して、前記工程（ａ）乃至（ｇ）が行われ、
    （ｈ）前記工程（ｇ）の後、前記第１ＭＩＳＦＥＴ近傍の前記第２シリコン窒化膜は残置しつつ、前記第２ＭＩＳＦＥＴ近傍の前記第２シリコン窒化膜を除去する工程と、
    （ｉ）前記第２ＭＩＳＦＥＴ上の前記第１シリコン窒化膜および前記第２ＭＩＳＦＥＴの前記シリコンゲート電極を少なくとも覆う第３シリコン窒化膜を、前記第２ＭＩＳＦＥＴ上の前記第１シリコン窒化膜および前記第２ＭＩＳＦＥＴの前記シリコンゲート電極上に形成する工程と
    を更に備える半導体装置の製造方法。
  3. 半導体基板と、
    前記半導体基板に形成された、シリサイド化シリコンゲート電極、ソース領域およびドレイン領域を有する第１ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と、
    前記ソース領域、前記ドレイン領域および前記シリコンゲート電極の頂部を少なくとも覆うシリコン窒化膜と
    を備え、
    前記シリコンゲート電極の前記頂部上の前記シリコン窒化膜の膜厚よりも、前記ソース領域およびドレイン領域上の前記シリコン窒化膜の膜厚の方が大きい
    半導体装置。
  4. 請求項３に記載の半導体装置であって、
    前記シリコン窒化膜は、
    前記ソース領域およびドレイン領域を少なくとも覆い、前記シリコンゲート電極の頂部は覆わない第１シリコン窒化膜と、
    前記第１シリコン窒化膜および前記シリコンゲート電極の前記頂部を少なくとも覆う第２シリコン窒化膜と
    を含む
    半導体装置。
  5. 請求項４に記載の半導体装置であって、
    前記半導体基板に形成された、シリサイド化シリコンゲート電極、ソース領域およびドレイン領域を有する、前記第１ＭＩＳＦＥＴとは異なる導電形の第２ＭＩＳＦＥＴと、
    前記第２ＭＩＳＦＥＴの前記ソース領域およびドレイン領域を少なくとも覆い、前記第２ＭＩＳＦＥＴの前記シリコンゲート電極の頂部は覆わない第３シリコン窒化膜と、
    前記第３シリコン窒化膜および前記第２ＭＩＳＦＥＴの前記シリコンゲート電極の前記頂部を少なくとも覆う第４シリコン窒化膜と
    を更に備え、
    前記第２および第４シリコン窒化膜の一方は圧縮性のライナー膜であり、他方は引っ張り性のライナー膜である
    半導体装置。
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