CN108615733B - 半导体结构及其形成方法 - Google Patents
半导体结构及其形成方法 Download PDFInfo
- Publication number
- CN108615733B CN108615733B CN201810642462.1A CN201810642462A CN108615733B CN 108615733 B CN108615733 B CN 108615733B CN 201810642462 A CN201810642462 A CN 201810642462A CN 108615733 B CN108615733 B CN 108615733B
- Authority
- CN
- China
- Prior art keywords
- layer
- channel hole
- channel
- semiconductor
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 122
- 238000000034 method Methods 0.000 title claims abstract description 42
- 238000005530 etching Methods 0.000 claims abstract description 46
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 230000000149 penetrating effect Effects 0.000 claims abstract description 16
- 239000000463 material Substances 0.000 claims description 61
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 20
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 6
- 239000001301 oxygen Substances 0.000 claims description 6
- 229910052760 oxygen Inorganic materials 0.000 claims description 6
- 238000005137 deposition process Methods 0.000 claims description 4
- 230000000903 blocking effect Effects 0.000 description 10
- 230000005641 tunneling Effects 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- 230000015654 memory Effects 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 230000005540 biological transmission Effects 0.000 description 6
- 230000007547 defect Effects 0.000 description 6
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000006978 adaptation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明涉及一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供基底，包括第一堆叠结构、贯穿第一堆叠结构的第一沟道孔结构，第一沟道孔结构顶部还形成有半导体层和位于所述半导体层上的凹槽；在所述半导体层表面形成氧化层；在凹槽内形成位于氧化层表面的刻蚀停止层；在第一堆叠结构表面及刻蚀停止层表面形成第二堆叠结构；刻蚀第二堆叠结构形成贯穿第二堆叠结构的第二沟道孔；去除刻蚀停止层，暴露出氧化层；在第二沟道孔侧壁表面形成第二功能侧墙，并刻蚀部分氧化层，暴露出第二沟道孔底部的半导体层；在第二功能侧墙和暴露的半导体层表面形成第二沟道层。上述方法能够提高半导体层的质量，从而半导体结构的性能。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
近年来，闪存(Flash Memory)存储器的发展尤为迅速。闪存存储器的主要特点是在不加电的情况下能长期保持存储的信息，且具有集成度高、存取速度快、易于擦除和重写等优点，因而在微机、自动化控制等多项领域得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，三维的闪存存储器(3D NAND)技术得到了迅速发展。
为了进一步提高3D NAND闪存结构的位密度，双层或多层的沟道孔结构得到应用，多层的沟道孔结构之间通过位于上下层沟道孔结构之间的半导体层，例如多晶硅层，进行电流传输，而所述半导体层在刻蚀上层沟道孔时表面容易产生缺陷，导致半导体层表面的电流传输效果受到影响，从而影响产品的良率，导致产品的可靠性下降。
如何提高具有多层沟道孔结构的3D NAND闪存结构的性能，是目前亟待解决的问题。
发明内容
本发明所要解决的技术问题是，提供一种半导体结构及其形成方法，以提高3DNAND闪存结构的性能。
为了解决上述问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供基底，所述基底包括第一堆叠结构、贯穿所述第一堆叠结构的第一沟道孔结构，所述第一沟道孔结构顶部还形成有半导体层和位于所述半导体层上的凹槽；在所述半导体层表面形成氧化层；在所述凹槽内形成位于所述氧化层表面的刻蚀停止层；在所述第一堆叠结构表面及所述刻蚀停止层表面形成第二堆叠结构；刻蚀所述第二堆叠结构至所述刻蚀停止层，形成贯穿所述第二堆叠结构的第二沟道孔；去除所述刻蚀停止层，暴露出所述氧化层；在所述第二沟道孔侧壁表面形成第二功能侧墙，并刻蚀部分氧化层，暴露出第二沟道孔底部的半导体层；在所述第二功能侧墙和暴露的半导体层表面形成第二沟道层。
可选的，采用干氧氧化、湿氧氧化或沉积工艺形成所述氧化层。
可选的，所述氧化层的厚度为2nm～10nm。
可选的，所述氧化层的材料为氧化硅。
可选的，所述半导体层的厚度为10nm～40nm。
可选的，在所述第二沟道孔侧壁表面形成第二功能侧墙，并刻蚀部分氧化层的方法包括：在所述第二沟道孔内壁表面形成侧墙材料层；采用各向异性刻蚀工艺刻蚀去除位于沟道孔底部的侧墙材料和氧化层，暴露出部分半导体层的表面。
可选的，所述第一沟道孔结构包括第一沟道孔、位于所述第一沟道孔侧壁表面的第一功能侧墙，位于所述第一功能侧墙表面、第一沟道孔底部表面的第一沟道层以及位于所述第一沟道层表面填充满所述第一沟道孔的第一沟道介质层；所述第二沟道孔宽度小于所述第一沟道孔宽度。
可选的，还包括：在所述第二沟道层表面形成填充满所述第二沟道孔的第二沟道介质层。
为解决上述问题，本发明的技术方案还提供一种半导体结构，包括：基底，所述基底包括第一堆叠结构、贯穿所述第一堆叠结构的第一沟道孔结构，所述第一沟道孔结构顶部还形成有半导体层和位于所述半导体层上的凹槽；位于所述基底表面的第二堆叠结构；贯穿所述第二堆叠结构到达所述凹槽的第二沟道孔；位于所述第二沟道孔侧壁和所述凹槽侧壁的第二功能侧墙；位于所述第二功能侧墙表面和所述第二功能侧墙未覆盖的所述半导体层表面的第二沟道层。
可选的，还包括：形成于所述第二功能侧墙和所述半导体层之间的氧化层。
可选的，所述氧化层为干氧氧化层、湿氧氧化层或沉积氧化层。
可选的，所述氧化层的厚度为2nm～10nm。
可选的，所述氧化层的材料为氧化硅。
可选的，所述半导体层的厚度为10nm～40nm。
可选的，所述第一沟道孔结构包括第一沟道孔、位于所述第一沟道孔侧壁表面的第一功能侧墙，位于所述第一功能侧墙表面、第一沟道孔底部表面的第一沟道层以及位于所述第一沟道层表面填充满所述第一沟道孔的第一沟道介质层；所述第二沟道孔宽度小于所述第一沟道孔宽度。
可选的，还包括位于所述第二沟道层表面且填充满所述第二沟道孔的第二沟道介质层。
本发明的半导体结构的形成方法中，在半导体层表面形成氧化层以消除半导体层表面的缺陷，提高半导体层的质量，从而提高半导体层的电流传输性能，进而提高产品的可靠性和良率。
附图说明
图1至图8为本发明一具体实施方式的半导体结构的形成过程的结构示意图。
具体实施方式
下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。
请参考图1至图8本发明的具体实施方式还提供一种半导体结构的形成方法。
请参考图1，提供基底，所述基底包括第一堆叠结构110、贯穿所述第一堆叠结构110的第一沟道孔结构120，所述第一沟道孔结构120顶部还形成有半导体层130。
所述基底包括衬底(图中未示出)，形成与所述衬底表面的沿垂直衬底表面方向堆叠的第一堆叠结构110，所述第一堆叠结构110包括相互堆叠的第一绝缘层111和第一牺牲层112。在一个具体实施方式中，所述第一绝缘层111的材料为氧化硅，所述第一牺牲层112的材料为氮化硅；在其他具体实施方式中，所述第一绝缘层111和第一牺牲层112的还可以采用其他合适的材料。图1中，仅示出了第一堆叠结构110的顶部局部示意图。
贯穿所述第一堆叠结构110的第一沟道孔结构120包括：贯穿所述第一堆叠结构110的第一沟道孔、位于所述第一沟道孔侧壁表面的第一功能侧墙，位于所述第一功能侧墙表面以及第一沟道孔底部表面的第一沟道层124以及填充满所述第一沟道孔的第一沟道介质层125。所述第一功能侧墙包括由外至内依次设置的第一阻挡层121、第一电荷捕获层122以及第一隧穿层123。该具体实施方式中，所述第一阻挡层121的材料为氧化硅、第一电荷捕获层122的材料为氮化硅、第一隧穿层123的材料为氧化硅，所述第一沟道层124的材料为多晶硅，第一沟道介质层125的材料为氧化硅。
所述第一沟道孔结构120顶部具有半导体层130。该具体实施方式中，所述半导体层130表面与所述第一堆叠结构110表面齐平。所述半导体层130的材料可以为多晶硅层；在其他具体实施方式中，所述半导体层130还可以采用其他半导体材料，例如单晶硅、多晶锗等。
请参考图2，刻蚀所述半导体层130，形成凹槽201。
所述凹槽201的刻蚀深度通过刻蚀工艺控制进行调整，在该具体实施方式中，所述凹槽201底部的半导体层130的厚度为10nm～40nm。
请参考图3，在所述凹槽201底部的半导体层130表面形成氧化层301。
可以通过热氧化或沉积工艺形成所述氧化层301。具体的，所述热氧化工艺包括干氧氧化工艺或湿氧氧化工艺，所述沉积工艺包括化学气相沉积工艺、原子层沉积工艺等。
该具体实施方式中，采用热氧化工艺形成所述氧化层301，所述半导体层130材料为多晶硅，所述氧化层301的材料为氧化硅。具体的，采用的氧化气体为O2，温度为650℃～950℃，时间为40min～100min。采用热氧化工艺形成所述氧化层301，能够消除所述半导体层130表面由于刻蚀造成的晶格缺陷，提高所述半导体层130的表面质量。
并且，所述氧化层301还可以作为缓冲层，缓冲后续凹槽201内形成的材料对半导体层130造成的应力。为了使得所述氧化层301具有较高的应力缓冲效果，对所述氧化层301具有一定的厚度要求。本发明的具体实施方式中，所述氧化层301的厚度范围为2nm～10nm。
请参考图4，在所述凹槽201内形成位于所述氧化层301表面的刻蚀停止层401。
所述刻蚀停止层401作为后续刻蚀形成第二沟道孔的停止层，具有较高的刻蚀停止性能。所述刻蚀停止层401的材料可以为W、TiN、Cu等金属材料，与后续形成第二沟道孔所要刻蚀的材料具有较高刻蚀选择性差异的材料，且在后续的工艺中容易被去除。在其他具体实施方式中，也可以选择其他合适的材料作为刻蚀停止层401的材料。在所述凹槽201内填充满刻蚀停止材料后，进行平坦化处理，形成所述刻蚀停止层401，使得所述刻蚀停止层401与所述第一堆叠结构110表面齐平。
所述刻蚀停止层401的晶格结构与半导体层130的晶格结构具有较大的差异，如果直接形成与所述半导体层130表面，会对所述半导体层130施加较大的应力，使得半导体层130表面的晶格结构受到破坏，影响所述半导体层130的质量以及电学性能。本具体实施方式中，所述半导体层130表面形成有氧化层301，所述刻蚀停止层401形成于所述氧化层301表面，所述氧化层301能够缓冲所述刻蚀停止层401的应力，使得所述半导体层130的不受影响。
请参考图5，在所述基底表面形成第二堆叠结构510，并以所述刻蚀停止层401作为停止层，刻蚀所述第二堆叠结构510，形成贯穿所述第二堆叠结构的第二沟道孔501。
所述第二堆叠结构510包括相互堆叠的第二绝缘层511和第二牺牲层512。图5中，仅以两层堆叠结构作为第二堆叠结构510的示例，并不代表实际的第二堆叠结构。在一个具体实施方式中，所述第二绝缘层511的材料为氧化硅，所述第二牺牲层512的材料为氮化硅；在其他具体实施方式中，所述第二绝缘层511和第二牺牲层512的还可以采用其他合适的材料。
可以采用各向异性刻蚀工艺刻蚀所述第二堆叠结构510形成所述第二沟道孔501，所述刻蚀停止层401在刻蚀形成所述第二沟道孔501的过程中，也会被刻蚀部分厚度。
该具体实施方式中，所述第二沟道孔501的宽度小于所述第一沟道孔结构120的宽度，以确保后续形成的第二沟道孔结构中的第二沟道层与所述第一沟道层124之间的电荷能够通过半导体层130的表面进行传输。
请参考图6，去除所述刻蚀停止层401(请参考图5)，暴露出所述氧化层301。
可以采用湿法刻蚀工艺去除所述刻蚀停止层401。由于所述刻蚀停止层1201与半导体层130之间具有氧化层301，因此，在去除所述刻蚀停止层401的过程中，不会对影响到所述半导体层130的表面质量。
请参考图7，在所述第二沟道孔501侧壁表面形成第二功能侧墙710，并刻蚀部分氧化层301，暴露出第二沟道孔501底部的部分半导体层130表面。
所述第二功能侧墙710包括第二阻挡层711、第二电荷捕获层712以及第二隧穿层713。该具体实施方式中，所述第二阻挡层711的材料为氧化硅、第二电荷捕获层712的材料为氮化硅、第二隧穿层713的材料为氧化硅。
在所述第二沟道孔501内壁表面依次形成第二阻挡材料层、第二电荷捕获材料层以及第二隧穿材料层之后，采用各向异性的干法刻蚀工艺，刻蚀去除位于第二沟道孔501底部的第二阻挡材料层、第二电荷捕获材料层以及第二隧穿材料层以及部分氧化层301，形成所述第二功能侧墙710并暴露出部分半导体层130的表面。
请参考图8，在所述第二功能侧墙710和半导体层130表面形成第二沟道层801。
所述第二沟道层801的材料可以为多晶硅或其他半导体材料，可以采用化学气相沉积工艺或原子层沉积工艺形成所述第二沟道层801。后续还包括形成位于所述第二沟道层801表面填充满所述第二沟道孔501的沟道介质层，以最终形成第二沟道孔结构。
上述具体实施方式中，在形成刻蚀停止层之前，在半导体层表面形成氧化层，既能够消除半导体层表面的缺陷，又能够作为缓冲层，减少刻蚀停止层对半导体层的应力影响，从而提高所述半导体层的质量，提高所述半导体层表面的电流传输效率，进而提高产品的可靠性和良率。
本发明的具体实施方式还提供一种半导体结构。
请参考图8，为本发明一具体实施方式的半导体结构的示意图。
所述半导体结构包括：基底，所述基底包括第一堆叠结构110、贯穿所述第一堆叠结构110的第一沟道孔结构120，所述第一沟道孔结构120顶部还形成有半导体层130和位于所述半导体层130上的凹槽；位于所述基底表面的第二堆叠结构510；贯穿所述第二堆叠结构510到达所述凹槽的第二沟道孔501；位于所述第二沟道孔501侧壁和所述凹槽内壁的第二功能侧墙710；位于所述第二功能侧墙710和所述第二功能侧墙710未覆盖的所述半导体层130表面的第二沟道层801。
所述第一堆叠结构110包括相互堆叠的第一绝缘层111和第一牺牲层112。在一个具体实施方式中，所述第一绝缘层111的材料为氧化硅，所述第一牺牲层112的材料为氮化硅；在其他具体实施方式中，所述第一绝缘层111和第一牺牲层112的还可以采用其他合适的材料。图8中，仅示出了第一堆叠结构110的顶部局部示意图。在另一具体实施方式中，所述第一堆叠结构110还可以包括相互堆叠的第一绝缘层和第一控制栅极。
贯穿所述第一堆叠结构110的第一沟道孔结构120包括：贯穿所述第一堆叠结构110的第一沟道孔、位于所述第一沟道孔侧壁表面的第一功能侧墙，位于所述第一功能侧墙表面以及第一沟道孔底部表面的第一沟道层124以及填充满所述第一沟道孔的第一沟道介质层125。所述第一功能侧墙包括由外至内依次设置的第一阻挡层121、第一电荷捕获层122以及第一隧穿层123。该具体实施方式中，所述第一阻挡层121的材料为氧化硅、第一电荷捕获层122的材料为氮化硅、第一隧穿层123的材料为氧化硅，所述第一沟道层124的材料为多晶硅，第一沟道介质层125的材料为氧化硅。
所述半导体层130的材料为多晶硅，在其他具体实施方式中，还可以为其他半导体材料，例如单晶硅、多晶锗等。所述半导体层130表面低于所述第一堆叠结构110表面，所述半导体层130的厚度为10nm～40nm。
该具体实施方式中，还包括：形成于所述第二功能侧墙710和所述半导体层130之间的氧化层301。所述氧化层301可以为干氧氧化层、湿氧氧化层或沉积氧化层。所述氧化层301的厚度为2nm～10nm。用于消除半导体层130表面的缺陷，并消除半导体层130上方材料对半导体层130造成的应力影响，从而提高半导体层130的质量，提高半导体层130的电流传输性能。该具体实施方式中，所述半导体层130的材料为多晶硅，所述氧化层301的材料为氧化硅。
所述第二堆叠结构510包括相互堆叠的第二绝缘层511和第二牺牲层512。图8中，仅以两层堆叠结构作为第二堆叠结构510的示例，并不代表实际的第二堆叠结构。在一个具体实施方式中，所述第二绝缘层511的材料为氧化硅，所述第二牺牲层512的材料为氮化硅；在其他具体实施方式中，所述第二绝缘层511和第二牺牲层512的还可以采用其他合适的材料。在另一具体实施方式中，所述第二堆叠结构510还可以包括相互堆叠的第二绝缘层和第二控制栅极。
该具体实施方式中，所述第二沟道孔501的宽度小于所述第一沟道孔结构120的宽度，后续形成的第二沟道孔结构中的第二沟道层与所述第一沟道层124之间的电荷能够通过半导体层130的表面进行传输。
所述第二功能侧墙710包括第二阻挡层711、第二电荷捕获层712以及第二隧穿层713。该具体实施方式中，所述第二阻挡层711的材料为氧化硅、第二电荷捕获层712的材料为氮化硅、第二隧穿层713的材料为氧化硅。
所述第二沟道层801的材料可以为多晶硅或其他半导体材料，用于传输电流。
在其他具体实施方式中，所述第二沟道孔501内还形成有位于所述第二沟道层801表面且填充满所述第二沟道孔501的第二沟道介质层。
上述半导体结构在半导体层表面具有氧化层，既能够消除半导体层表面的缺陷，又能够作为缓冲层，减少上层材料对半导体层的应力影响，从而提高所述半导体层的质量，提高所述半导体层表面的电流传输效率，进而提高产品的可靠性和良率。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (15)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括第一堆叠结构、贯穿所述第一堆叠结构的第一沟道孔结构，所述第一沟道孔结构顶部还形成有半导体层和位于所述半导体层上的凹槽；
在所述半导体层表面形成氧化层；
在所述凹槽内形成位于所述氧化层表面的刻蚀停止层；
在所述第一堆叠结构表面及所述刻蚀停止层表面形成第二堆叠结构；
刻蚀所述第二堆叠结构至所述刻蚀停止层，形成贯穿所述第二堆叠结构的第二沟道孔；
去除所述刻蚀停止层，暴露出所述氧化层；
在所述第二沟道孔侧壁表面形成第二功能侧墙，并刻蚀部分氧化层，暴露出第二沟道孔底部的半导体层；
在所述第二功能侧墙和暴露的半导体层表面形成第二沟道层。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，采用干氧氧化、湿氧氧化或沉积工艺形成所述氧化层。
3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述氧化层的厚度为2nm～10nm。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述氧化层的材料为氧化硅。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体层的厚度为10nm～40nm。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，在所述第二沟道孔侧壁表面形成第二功能侧墙，并刻蚀部分氧化层的方法包括：在所述第二沟道孔内壁表面形成侧墙材料层；采用各向异性刻蚀工艺刻蚀去除位于沟道孔底部的侧墙材料和氧化层，暴露出部分半导体层的表面。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一沟道孔结构包括第一沟道孔、位于所述第一沟道孔侧壁表面的第一功能侧墙，位于所述第一功能侧墙表面、第一沟道孔底部表面的第一沟道层以及位于所述第一沟道层表面填充满所述第一沟道孔的第一沟道介质层；所述第二沟道孔宽度小于所述第一沟道孔宽度。
8.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：在所述第二沟道层表面形成填充满所述第二沟道孔的第二沟道介质层。
9.一种半导体结构，其特征在于，包括：
基底，所述基底包括第一堆叠结构、贯穿所述第一堆叠结构的第一沟道孔结构，所述第一沟道孔结构顶部还形成有半导体层和位于所述半导体层上的凹槽，所述半导体层表面低于所述第一堆叠结构表面；
位于所述基底表面的第二堆叠结构；
贯穿所述第二堆叠结构到达所述凹槽的第二沟道孔；
位于所述第二沟道孔侧壁和所述凹槽内壁的第二功能侧墙；
位于所述第二功能侧墙表面和所述第二功能侧墙未覆盖的所述半导体层表面的第二沟道层；
形成于所述第二功能侧墙和所述半导体层之间的氧化层。
10.根据权利要求9所述的半导体结构，其特征在于，所述氧化层为干氧氧化层、湿氧氧化层或沉积氧化层。
11.根据权利要求9所述的半导体结构，其特征在于，所述氧化层的厚度为2nm～10nm。
12.根据权利要求9所述的半导体结构，其特征在于，所述氧化层的材料为氧化硅。
13.根据权利要求9所述的半导体结构，其特征在于，所述半导体层的厚度为10nm～40nm。
14.根据权利要求9所述的半导体结构，其特征在于，所述第一沟道孔结构包括第一沟道孔、位于所述第一沟道孔侧壁表面的第一功能侧墙，位于所述第一功能侧墙表面、第一沟道孔底部表面的第一沟道层以及位于所述第一沟道层表面填充满所述第一沟道孔的第一沟道介质层；所述第二沟道孔宽度小于所述第一沟道孔宽度。
15.根据权利要求9所述的半导体结构，其特征在于，还包括位于所述第二沟道层表面且填充满所述第二沟道孔的第二沟道介质层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810642462.1A CN108615733B (zh) | 2018-06-21 | 2018-06-21 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201810642462.1A CN108615733B (zh) | 2018-06-21 | 2018-06-21 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN108615733A CN108615733A (zh) | 2018-10-02 |
| CN108615733B true CN108615733B (zh) | 2023-12-19 |
Family
ID=63665385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201810642462.1A Active CN108615733B (zh) | 2018-06-21 | 2018-06-21 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN108615733B (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109417076B (zh) * | 2018-10-09 | 2019-11-22 | 长江存储科技有限责任公司 | 三维存储器件中的堆栈间插塞及其形成方法 |
| CN109524410B (zh) * | 2018-11-23 | 2020-07-28 | 长江存储科技有限责任公司 | 形成三维存储器的方法 |
| CN109768050B (zh) * | 2018-12-18 | 2020-11-17 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| CN109727981B (zh) * | 2019-01-31 | 2021-05-18 | 长江存储科技有限责任公司 | 3d nand存储器及其形成方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1411033A (zh) * | 2001-09-26 | 2003-04-16 | 株式会社东芝 | 半导体装置用衬底的制造方法及半导体装置用衬底 |
| CN105244351A (zh) * | 2014-07-01 | 2016-01-13 | 三星电子株式会社 | 半导体器件以及制造该半导体器件的方法 |
| US9728551B1 (en) * | 2016-02-04 | 2017-08-08 | Sandisk Technologies Llc | Multi-tier replacement memory stack structure integration scheme |
| WO2018004750A1 (en) * | 2016-06-29 | 2018-01-04 | Sandisk Technologies Llc | Method of making three-dimensional semiconductor memory device having uniform thickness semiconductor channel |
| CN208298830U (zh) * | 2018-06-21 | 2018-12-28 | 长江存储科技有限责任公司 | 半导体结构 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011030396A1 (ja) * | 2009-09-08 | 2011-03-17 | 株式会社 東芝 | 半導体装置およびその製造方法 |
| WO2015019411A1 (ja) * | 2013-08-06 | 2015-02-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| KR102499564B1 (ko) * | 2015-11-30 | 2023-02-15 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| US9786681B1 (en) * | 2016-04-01 | 2017-10-10 | Sandisk Technologies Llc | Multilevel memory stack structure employing stacks of a support pedestal structure and a support pillar structure |
-
2018
- 2018-06-21 CN CN201810642462.1A patent/CN108615733B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1411033A (zh) * | 2001-09-26 | 2003-04-16 | 株式会社东芝 | 半导体装置用衬底的制造方法及半导体装置用衬底 |
| CN105244351A (zh) * | 2014-07-01 | 2016-01-13 | 三星电子株式会社 | 半导体器件以及制造该半导体器件的方法 |
| US9728551B1 (en) * | 2016-02-04 | 2017-08-08 | Sandisk Technologies Llc | Multi-tier replacement memory stack structure integration scheme |
| WO2018004750A1 (en) * | 2016-06-29 | 2018-01-04 | Sandisk Technologies Llc | Method of making three-dimensional semiconductor memory device having uniform thickness semiconductor channel |
| CN208298830U (zh) * | 2018-06-21 | 2018-12-28 | 长江存储科技有限责任公司 | 半导体结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN108615733A (zh) | 2018-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN108615733B (zh) | 半导体结构及其形成方法 | |
| CN112802854B (zh) | 3d nand存储器及其形成方法 | |
| CN108538848B (zh) | 半导体结构及其形成方法 | |
| CN109524417B (zh) | 3d nand存储器及其形成方法 | |
| US9741573B2 (en) | NAND flash memory and fabrication method thereof | |
| US20130341701A1 (en) | Vertical Semiconductor Memory Device and Manufacturing Method Thereof | |
| CN112864167B (zh) | 3d nand存储器及其形成方法 | |
| CN111540752B (zh) | 3d nand存储器及其形成方法 | |
| CN109411475B (zh) | 存储器及其形成方法 | |
| CN109727981B (zh) | 3d nand存储器及其形成方法 | |
| KR100825014B1 (ko) | 반도체 소자의 소자분리막 제조방법 | |
| CN108962896B (zh) | 存储器 | |
| CN109742038B (zh) | 3d nand存储器及其形成方法 | |
| JP5187546B2 (ja) | 不揮発性メモリ素子の製造方法 | |
| CN111564448B (zh) | 存储器及其形成方法 | |
| CN109256393B (zh) | 存储器结构的形成方法 | |
| CN111276398A (zh) | 平坦化方法以及闪存的制作方法 | |
| CN112331671B (zh) | 3d nand存储器的形成方法 | |
| CN208298830U (zh) | 半导体结构 | |
| CN111863826B (zh) | 图形化掩膜的制作方法及三维nand存储器的制作方法 | |
| US11469245B2 (en) | Memory device and method for forming the same | |
| CN109216372B (zh) | 半导体结构的形成方法 | |
| CN208298829U (zh) | 半导体结构 | |
| CN113206105A (zh) | 三维存储器及其制备方法 | |
| CN108447869B (zh) | 存储结构及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |