CN110610937B - 集成标准单元结构 - Google Patents

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Abstract

本发明的实施例提供了集成电路，包括第一标准单元，具有集成的第一p型场效应晶体管(pFET)和第一n型场效应晶体管(nFET)，并且具有位于第一标准单元边界上的第一介电栅极。该集成电路还包括第二标准单元，第二标准单元与第一标准单元相邻，具有集成的第二pFET和第二nFET，并且具有位于第二标准单元边界上的第二介电栅极。集成电路也包括配置在第一和第二标准单元之间并且具有单节距尺寸P的第一填充单元。第一pFET和第二pFET形成在第一连续有源区域上。第一nFET和第二nFET形成在第二连续有源区域上。第一填充单元包括位于第一填充单元边界上的第三介电栅极和位于第二填充单元边界上的第四介电栅极。

Description

集成标准单元结构
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及集成标准单元结构。
背景技术
在集成电路(IC)的设计中，具有某些功能的标准单元以高频率重复使用。因此，这些标准单元被预先设计并且封装在单元库中。单元库给IC设计者提供了它们特定的设计。在集成电路设计期间，从单元库中检索标准单元并且将其放置在期望的位置，从而减少设计工作量。然后实施布线以连接标准单元和其它电路块以形成期望的集成电路。当将标准单元放入期望的位置时，遵循预定义的设计规则。例如，标准单元放置为靠近另一标准单元，根据预定义的规则确定这两个标准单元之间的间隔。标准单元和单元边界之间的预留间隔导致标准单元面积显著增加。此外，因为有源区域与单元边界间隔开，所以当标准单元彼此邻接放置时，即使相邻单元中的一些有源区域需要电连接，有源区域也不会连接。间隔开的有源区域必须使用金属线电连接。产生器件的性能下降。布局图案和配置可以影响标准单元的产率和设计性能。因此，期望有解决上述问题的集成电路布局结构以及制成该结构的方法。
发明内容
根据本发明的一个方面，提供了一种集成电路，包括：第一标准单元，具有集成的第一p型场效应晶体管(pFET)和第一n型场效应晶体管(nFET)，并且具有位于第一标准单元边界上的第一介电栅极；第二标准单元，与所述第一标准单元相邻，具有集成的第二p型场效应晶体管和第二n型场效应晶体管，并且具有位于第二标准单元边界上的第二介电栅极；以及第一填充单元，配置在所述第一标准单元和所述第二标准单元之间并且具有单节距尺寸P，其中所述第一p型场效应晶体管和所述第二p型场效应晶体管形成在第一连续有源区域上，所述第一n型场效应晶体管和所述第二n型场效应晶体管形成在第二连续有源区域上，以及所述第一填充单元包括位于第一填充单元边界上的第三介电栅极和位于第二填充单元边界上的第四介电栅极。
根据本发明的另一个方面，提供了一种集成电路，包括：第一标准单元，具有第一栅极堆叠件、第二栅极堆叠件、位于第一标准单元边界上的第一介电栅极以及接触所述第二栅极堆叠件的第二介电栅极；第二标准单元，具有第三栅极堆叠件、第四栅极堆叠件、位于第二标准单元边界上的第三介电栅极以及接触所述第四栅极堆叠件的第四介电栅极；第一填充单元，设置在所述第一标准单元和所述第二标准单元之间，并且横跨第五介电栅极和第六介电栅极；第一连续有源区域，沿着第一方向延伸通过所述第一标准单元、所述第一填充单元和所述第二标准单元；以及第二连续有源区域，沿着所述第一方向延伸通过所述第一标准单元、所述第一填充单元和所述第二标准单元，其中所述第一填充单元通过所述第五介电栅极邻接所述第一标准单元，并且通过所述第六介电栅极邻接所述第二标准单元；以及所述第一栅极堆叠件、所述第三栅极堆叠件、所述第一介电栅极、所述第三介电栅极、所述第五介电栅极和所述第六介电栅极中的每个均沿着与所述第一方向正交的第二方向从所述第一连续有源区域延伸至所述第二连续有源区域。
根据本发明的又一个方面，提供了一种集成电路，包括：第一标准单元，具有栅极堆叠件，并且具有位于第一标准单元边界上的第一介电栅极；第二标准单元，与所述第一标准单元相邻，具有第二栅极堆叠件，并且具有位于第二标准单元边界上的第二介电栅极；以及第一填充单元，配置在所述第一标准单元和所述第二标准单元之间，并且以第一尺寸Df从所述第一介电栅极横跨至所述第二介电栅极，其中，所述第一栅极堆叠件、所述第二栅极堆叠件、所述第一介电栅极和所述第二介电栅极中的每个均从第一连续有源区域延伸至第二连续有源区域，第二尺寸D1从所述第一栅极堆叠件至所述第一介电栅极测得，第三尺寸D2从所述第二栅极堆叠件至所述第二介电栅极测得，以及Df＝D1＝D2。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据本发明的一个实施实施例中的各个方面构建的集成电路(IC)结构的顶视图。
图1B是根据本发明的一个实施例中的各个方面构建的图1A的IC结构的截面图。
图2A是根据本发明的一个实施例中的各个方面构建的IC结构的顶视图。
图2B是根据本发明的一个实施例中的各个方面构建的图2A的IC结构的截面图。
图3A是根据本发明的一个实施例中的各个方面构建的IC结构的顶视图。
图3B是根据本发明的一个实施例中的各个方面构建的图3A的IC结构的截面图。
图4A是根据本发明的一个实施例中的各个方面构建的IC结构的顶视图。
图4B是根据本发明的一个实施例中的各个方面构建的图4A的IC结构的截面图。
图5A是根据本发明的一个实施例中的各个方面构建的IC结构的顶视图。
图5B是根据本发明的一个实施例中的各个方面构建的图5A的IC结构的截面图。
图6、图7、图8、图9、图10和图11是根据各个实施例构建的IC结构的顶视图。
图12、图13和图14是根据一些实施例的IC结构中的栅极的截面图。
具体实施方式
应该理解，以下公开内容提供了许多用于实现各个实施例的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
本发明提供了形成在半导体衬底上的集成电路(IC)的各个实施例。集成电路具有与各个标准单元结合的设计布局。标准单元是预先设计的IC结构，以在各个IC设计中重复使用。有效的IC设计布局包括各个预先设计的标准单元以及放置这些标准单元的预定义规则，以提高电路性能并且减小电路面积。
图1A是根据本发明的一个实施例中的各个方面构建的集成电路(IC)结构100的顶视图，并且图1B是IC结构100的沿着虚线AA’的截面图。在一些实施例中，IC结构100形成在鳍有源区域上并且包括鳍式场效应晶体管(FinFET)。在一些实施例中，IC结构100形成在平坦有源区域上并且包括场效应晶体管(FET)。以IC结构100为例进行说明，共同描述了IC结构和结合标准单元的方法。
在各个实施例中，半导体结构100包括通过预定义规则放置到IC布局的一个或多个标准单元。这些标准单元在集成电路设计中重复使用，因此根据制造技术预先设计，并且保存在标准单元库中。IC设计者可以检索这些标准单元，将这些标准单元结合至其IC设计中，并且根据预定义放置规则放入IC布局中。标准单元可以包括在数字电路设计(诸如中央处理单元(CPU)、图形处理单元(GPU)以及片上系统(SOC)芯片设计)的应用中很流行的各种基本电路器件，诸如反相器、AND、NAND、OR、XOR和NOR。标准单元可以包括其它常用的电路块，诸如触发器电路和锁存器。
半导体结构100包括半导体衬底102。半导体衬底102包括硅。可选地，衬底102可以包括：元素半导体，诸如晶体结构的硅或锗；化合物半导体，诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；或它们的组合。可能的衬底102也包括绝缘体上硅(SOI)衬底。通过注氧隔离(SIMOX)、晶圆接合和/或其它合适的方法来制造SOI衬底。
衬底102也包括各个隔离部件，诸如形成在衬底102上并且限定衬底102上的各个有源区域106的隔离部件。隔离部件利用隔离技术(诸如浅沟槽隔离(STI))来限定并且电隔离各个有源区域。每个有源区域106均由连续的隔离部件围绕，从而使得有源区域与其它相邻有源区域分隔开。隔离部件包括氧化硅、氮化硅、氮氧化硅、其它合适的介电材料或它们的组合。隔离部件通过任何合适的工艺形成。例如，形成STI部件包括光刻工艺以暴露衬底的部分，在衬底的暴露部分中蚀刻沟槽(例如，通过使用干蚀刻和/或湿蚀刻)，用一种或多种介电材料填充沟槽(例如，通过使用化学汽相沉积工艺)，以及平坦化衬底并且通过抛光工艺(诸如化学机械抛光(CMP)工艺)去除介电材料的过量部分。在一些实例中，填充的沟槽可以具有多层结构，诸如热氧化物衬垫层和氮化硅或氧化硅的填充层。
有源区域106是具有半导体表面的区域，其中，各个掺杂部件形成并且被配置为一种或多种器件，诸如二极管、晶体管和/或其它合适的器件。有源区域可以包括与衬底102的块状半导体材料(诸如硅)类似的半导体材料或不同的半导体材料(诸如硅锗(SiGe)、碳化硅(SiC))或通过外延生长形成在衬底102上的多个半导体材料层(诸如，交替的硅和硅锗层)以用于提高性能，诸如增加载流子迁移率的应变效应。
在一些实施例中，有源区域106是三维的，诸如在隔离部件之上延伸的鳍有源区域。鳍有源区域106从衬底102突出并且具有三维轮廓，以使FET的沟道和栅电极之间的耦合更为有效。具体地，衬底102具有顶面，并且鳍有源区域106具有位于衬底102的顶面之上的顶面106A。可以通过选择性蚀刻以使隔离部件凹进，或通过选择性外延生长用与衬底102的半导体相同或不同的半导体来生长有源区域，或它们的组合来形成鳍有源区域106。
半导体衬底102还包括各个掺杂部件，诸如n型掺杂阱、p型掺杂阱、源极和漏极部件、其它掺杂部件或它们的组合，各个掺杂部件被配置为形成器件的各个器件或组件，诸如场效应晶体管的源极和漏极部件。在图1A中示出的本实例中，IC结构100包括负性掺杂阱(也称为N阱)108和正性掺杂阱(也称为P阱)110。N阱108包括负性掺杂剂，诸如磷。并且P阱110包括正性掺杂剂，诸如硼。通过诸如离子注入、扩散或它们的组合的合适的技术形成N阱108和P阱110。在本实施例中，在N阱108中形成一个有源区域106并且在P阱110中形成另一有源区域106。
在半导体衬底102上形成各个IC器件。IC器件包括鳍式场效应晶体管(FinFET)、二极管、双极晶体管、成像传感器、电阻器、电容器、电感器、存储单元或它们的组合。在图1A中，提供的示例性FET仅用于说明。
IC结构100还包括具有在第一方向(X方向)上定向的细长形状的各个栅极(或栅极堆叠件)112。在本实施例中，X和Y方向正交并且限定半导体衬底102的顶面。栅极堆叠件112包括栅极介电层和栅电极。栅极堆叠件112是FET的部件，并且与其它部件共同工作，诸如源极/漏极(S/D)部件和沟道，其中，沟道位于有源区域的位于栅极正下面的部分中；以及S/D部件位于有源区域中并且设置在栅极的两侧上。注意，栅极112不应与逻辑门(诸如NOR门)混淆。
IC结构100也包括设置在半导体衬底102上的介电栅极114。介电栅极114不是栅极，并且不用作栅极。相反地，介电栅极114是介电部件，其包括一种或多种介电材料并且在一些情况下用作隔离部件。
每个介电栅极114也具有在X方向上定向的细长形状。在形成方面，介电栅极114与栅极112类似。在一些实施例中，栅极112和介电栅极114通过诸如后栅极工艺的过程共同形成。在进一步的实施例中，首先通过沉积和图案化形成伪栅极，其中，图案化还包括光刻工艺和蚀刻。之后，通过沉积栅极介电层和栅电极来替换伪栅极的子集来形成栅极112，同时通过仅沉积介电材料来替换伪栅极的剩余部分来形成介电栅极114。此外，介电栅极114被不同地设置和配置，并且因此功能不同。在本实施例中，将一些介电栅极114放置在标准单元的边界上以用作隔离件以将一个标准单元与相邻标准单元分隔开，并且出于一个或多个考虑因素(诸如相邻FET之间的隔离和调整图案密度)，将一些介电栅极114放置在标准单元内部。因此，介电栅极114在相邻IC器件之间提供隔离功能，并且额外提供图案密度调整以用于改进制造(诸如蚀刻)、沉积和化学机械抛光(CMP)。
IC结构100包括根据预定义规则放置和配置在半导体衬底102上的各个标准单元。标准单元是提供布尔逻辑功能(诸如AND、OR、XOR、XNOR或反相器)或存储功能(诸如触发器或锁存器)的一组晶体管和互连结构。这些标准单元被预先设计并且收集在IC标准单元库中，以在IC设计期间重复使用，以实现兼容、一致和高效的IC设计和IC制造。填充单元是介于两个相邻标准单元之间的IC设计块，以与IC设计和IC制造规则兼容。标准单元和填充单元的适当设计和配置可以提高封装密度和电路性能。在本实施例中，每个标准单元均包括配置在沿着X方向定向的两个边界线处的两个介电栅极。每个填充单元均包括位于沿着X方向定向的两个边界线处的两个介电栅极。此外，标准单元和相邻的填充单元在共同边界处共享介电栅极。在本实施例中，IC结构100包括第一标准单元120和第二标准单元122，其中，填充单元124介于第一标准单元120和第二标准单元122之间。标准单元和填充单元的边界线由图1A中的虚线示出。
当第二标准单元122靠近第一标准单元120放置时，其配置有介于它们之间的填充单元124，并且填充单元124横跨单节距尺寸P的尺寸Df。尺寸P将进一步解释如下。
如图1A示出的，每个标准单元(诸如120和122)均由介电栅极114界定。例如，第一标准单元120沿着Y方向横跨第一尺寸D1，并且第二标准单元122沿着Y方向横跨第二尺寸D2。在本设计中，D1>Df并且D2>Df。
每个标准单元均包括被配置为形成一个或多个场效应晶体管的至少一个栅极112。在本实施例中，第一标准单元120和第二标准单元122每个均包括一个栅极112。栅极112和介电栅极114等距离。换句话说，所有栅极(包括介电栅极114和栅极112)被配置成节距P的周期结构。这里，节距是从相邻部件的相同位置(诸如中心至中心)测得的尺寸。因此，填充单元124沿着Y方向横跨单节距尺寸Df＝P。第一标准单元120沿着Y方向横跨两个节距尺寸或D1＝2×P。类似地，第二标准单元120沿着Y方向横跨两个节距尺寸或D2＝2×P。
具体地，每个有源区域106均具有延伸通过相邻标准单元(诸如120和122)和介于相邻标准单元之间的填充单元(诸如124)的连续结构。根据本发明，当第二标准单元靠近第一标准单元放置时，第二标准单元通过具有单节距尺寸P的填充单元124与第一标准单元分隔开；并且所有栅极112和介电栅极114都放置在相同的连续有源区域106上方。
在本实施例中，IC结构100包括位于N阱108中的第一有源区域106和位于P阱110中的第二有源区域106。第一标准单元120中的栅极112沿着X方向从第一有源区域106(位于N阱108中)连续延伸至第二有源区域106(位于P阱110中)。类似地，第二标准单元122中的栅极112沿着X方向从第一有源区域106(位于N阱108中)连续延伸至第二有源区域106(位于P阱110中)。标准单元的边界线上的介电栅极114也沿着X方向从第一有源区域106(位于N阱108中)连续延伸至第二有源区域106(位于P阱110中)。每个栅极112均靠近介电栅极114。由于有源区域是连续的，因此通过介电栅极114实现晶体管之间的隔离。
利用针对与相应的有源区域和相应的标准单元相关的每个晶体管形成的源极126、漏极128和沟道130，第一标准单元120包括位于N阱108中的一个p型FET(pFET)132以及位于P阱110中的一个n型FET(nFET)134；第二标准单元122包括位于N阱108中的一个pFET136和位于P阱110中的一个nFET 138。在本实施例中，集成第一标准单元120中的pFET 132和nFET 134以形成功能电路块，诸如互补FET；并且集成第二标准单元122中的pFET 136和nFET 138以形成功能电路块，诸如另一互补FET。
因此，相邻标准单元具有单节距尺寸P的间隔，这确保了逻辑电路封装密度。有源区域连续通过多个单元，并且晶体管由介电栅极114隔离。有源区域的连续性保持规则的布局以有利于制造。在一些实施例中，由于晶体管总是靠近介电栅极，因此减小了设计不确定性。在具有连续有源区域和通过介电栅极隔离的单元放置期间没有邻接约束。此外，介电栅极114和栅极112的均匀局部密度使得器件性能和工艺均匀性更好。
当标准单元靠近另一标准单元放置时，应用上面定义的规则。通常，多个标准单元可以因此以级联模式放置。在这种情况下，介于两个相邻标准单元之间的填充单元横跨两个标准单元之间的单节距尺寸。第一标准单元从介电栅极的一侧邻接填充单元，并且第二标准单元从另一介电栅极的另一侧邻接填充单元。
图1A和图1B仅提供了一些示例性标准单元122和填充单元124以用于说明。然而，应该理解，IC结构100可以包括以类似配置添加的附加标准单元和填充单元。例如，取决于单独的设计，可以以类似的配置将附加标准单元和填充单元添加至图1A的左边缘、右边缘、上边缘和/或下边缘。应当类似地理解其它图中的IC结构(诸如图2A、图3A、图4A、图5A、图6至图11中的那些)。
如图1B示出的，两个或更多个标准单元以级联模式配置。每个标准单元均由两个介电栅极114界定。该级联标准单元在最远边缘(左边缘和右边缘)处的两个介电栅极114上终止。有源区域沿着Y方向延伸至最远边缘。在本实施例中，这两个边缘介电栅极114与级联标准单元内的介电栅极的配置不同。每个边缘介电栅极114均部分地位于隔离部件上并且部分地位于有源区域106上。该结构也称为扩散边缘上连续多晶硅(CPODE)。
图2A是根据其它实施例构建的IC结构200的顶视图。图2B是沿着虚线AA’的IC结构200的截面图。IC结构200与图1A和图1B中的IC结构100类似。例如，IC结构200也包括形成在标准单元(诸如120和122)的边界线上的介电栅极114；标准单元通过填充单元分隔开；并且相邻标准单元形成在连续有源区域106上。每个栅极112均靠近介电栅极114。由于有源区域是连续的，因此通过介电栅极114实现晶体管之间的隔离。然而，IC结构200中的填充单元202与IC结构100中的填充单元124不同。填充单元202通过一个介电栅极114邻接第一标准单元120并且通过另一介电栅极114邻接第二标准单元122。填充单元202包括附加介电栅极114。所有栅极112和介电栅极114均配置有等节距P。换句话说，相邻栅极(包括介电栅极114和栅极112)之间的距离是P。填充单元202沿着Y方向横跨的尺寸Df＝2×P。在这种情况下，填充单元202的尺寸是D1＝D2＝Df＝2×P。
图3A是根据其它实施例构建的IC结构300的顶视图。图3B是沿着虚线AA’的IC结构300的截面图。IC结构300与图1A和图1B中的IC结构100类似。例如，IC结构300也包括形成在标准单元的边界线上的介电栅极114；标准单元通过具有单节距尺寸的填充单元分隔开；并且相邻标准单元形成在连续有源区域106上。每个栅极112均靠近介电栅极114。由于有源区域是连续的，因此通过介电栅极114实现晶体管之间的隔离。彼此相邻的栅极112和介电栅极114沿着Y方向配置为具有等距离P。这里，距离是从中心至中心测量的。换句话说，相邻栅极(包括介电栅极114和栅极112)之间的距离是P。IC结构300包括通过填充单元124分隔开的第一标准单元302和第二标准单元304。填充单元124沿着Y方向横跨的尺寸Df＝P；第一标准单元302沿着Y方向横跨的尺寸D1＝3×P；并且第二标准单元304沿着Y方向横跨的尺寸D2＝3×P。在这种情况下，D1＝D2＝3×Df＝3×P。
然而，IC结构300中的第一标准单元302和第二标准单元304与IC结构100中的标准单元不同。IC结构300中的标准单元302(或304)包括并行配置的两个栅极112。第一标准单元302中的第一栅极112沿着X方向从N阱108内的第一有源区域106延伸至P阱110内的第二有源区域。第一标准单元302中的第二栅极112设置在N阱108内的第一有源区域106上，并且不延伸至P阱110内的第二有源区域。此外，第一标准单元302包括设置在单元内部但不设置在单元边界线上的介电栅极114。因此，该介电栅极称为单元内介电栅极114。第一标准单元302内的单元内(in-cell)介电栅极114设置在P阱110内的第二有源区域106上。单元内介电栅极114与第一标准单元302内的第二栅极112对准并且直接接触。
第二标准单元304与第一标准单元302类似。第二标准单元304中的第一栅极112沿着X方向从N阱108内的第一有源区域106延伸至P阱110内的第二有源区域。然而，第二标准单元302中的第二栅极112也设置在N阱108内的第一有源区域106上，并且不延伸至P阱110内的第二有源区域。第二标准单元304包括设置在单元内部而不设置在单元边界线上的单元内介电栅极114。第二标准单元304内部的单元内介电栅极114设置在P阱110内的第二有源区域106上。第二标准单元304内部的单元内介电栅极114与第二标准单元304内的第二栅极112对准并且直接接触。
因此，在IC结构300中，第一标准单元302包括2个pFET和1个nFET，而第二标准单元304包括2个pFET和1个nFET。总之，IC结构300中的第一和第二标准单元共同包括4个pFET和2个nFET。
图4A是根据其它实施例构建的IC结构400的顶视图。图4B是沿着虚线AA’的IC结构400的截面图。IC结构400与图1A和图1B中的IC结构100类似。例如，IC结构400也包括形成在标准单元的边界线上的介电栅极114；标准单元通过具有单节距尺寸的填充单元分隔开；并且相邻标准单元形成在连续有源区域106上。每个栅极112均与介电栅极114相邻。由于有源区域是连续的，因此通过介电栅极114实现晶体管之间的隔离。彼此相邻的栅极112和介电栅极114沿着Y方向配置为具有等距离P。换句话说，相邻栅极(包括介电栅极114和栅极112)之间的距离是P。IC结构400包括通过填充单元124分隔开的第一标准单元402和第二标准单元404。填充单元124沿着Y方向横跨的尺寸Df＝P；第一标准单元402沿着Y方向横跨的尺寸D1＝3×P；并且第二标准单元404沿着Y方向横跨的尺寸D2＝3×P。在这种情况下，D1＝D2＝3×Df＝3×P。
然而，IC结构400中的第一标准单元402和第二标准单元404与IC结构100中的标准单元不同。IC结构400中的标准单元402(或404)包括并行配置的两个栅极112。第一标准单元402中的第一栅极112沿着X方向从N阱108内的第一有源区域106延伸至P阱110内的第二有源区域。第一标准单元402中的第二栅极112设置在P阱110内的第二有源区域106上，并且不延伸至N阱108内的第一有源区域。此外，第一标准单元402包括设置在单元内部但不设置在单元边界线上的单元内介电栅极114。第一标准单元402内的单元内介电栅极114设置在N阱108内的第一有源区域106上。第一标准单元402内的单元内介电栅极114与第一标准单元402内的第二栅极112对准并且直接接触。
关于第二标准单元404，第二标准单元404中的第一栅极112沿着X方向从N阱108内的第一有源区域106延伸至P阱110内的第二有源区域。第二标准单元402中的第二栅极112设置在P阱110内的第二有源区域106上，并且不延伸至N阱108内的第一有源区域。第二标准单元404包括设置在单元内部而不设置在单元边界线上的单元内介电栅极114。单元内介电栅极114设置在N阱108内的第一有源区域106上。第二标准单元404内部的单元内介电栅极114与第二标准单元404内的第二栅极112对准并且直接接触。
因此，在IC结构400中，第一标准单元402包括1个pFET和2个nFET，而第二标准单元404包括1个pFET和2个nFET。总之，IC结构400中的第一和第二标准单元共同包括2个pFET和4个nFET。
图5A是根据其它实施例构建的IC结构500的顶视图。图5B是沿着虚线AA’的IC结构500的截面图。IC结构500与图1A和图1B中的IC结构100类似。例如，IC结构500也包括形成在标准单元的边界线上的介电栅极114；标准单元通过具有单节距尺寸的填充单元分隔开；并且相邻标准单元形成在连续有源区域106上。每个栅极112均与介电栅极114相邻。由于有源区域是连续的，因此通过介电栅极114实现晶体管之间的隔离。彼此相邻的栅极112和介电栅极114沿着Y方向配置为具有等距离P。换句话说，相邻栅极(包括介电栅极114和栅极112)之间的距离是P。IC结构500包括通过填充单元124分隔开的第一标准单元502和第二标准单元504。填充单元124沿着Y方向横跨的尺寸Df＝P；第一标准单元502沿着Y方向横跨的尺寸D1＝3×P；并且第二标准单元504沿着Y方向横跨的尺寸D2＝3×P。在这种情况下，D1＝D2＝3×Df＝3×P。
然而，IC结构500中的第一标准单元502和第二标准单元504与IC结构100中的标准单元不同。IC结构500中的标准单元502(或504)包括并行配置的两个栅极112。第一标准单元502中的第一栅极112沿着X方向从N阱108内的第一有源区域106延伸至P阱110内的第二有源区域。第一标准单元502中的第二栅极112设置在N阱108内的第一有源区域106上，并且不延伸至P阱110内的第二有源区域。此外，第一标准单元502包括设置在单元内部但不设置在单元边界线上的单元内介电栅极114。第一标准单元502内的单元内介电栅极114设置在P阱110内的第二有源区域106上。第一标准单元502内的单元内介电栅极114与第一标准单元502内的第二栅极112对准并且直接接触。
关于第二标准单元504，第二标准单元504中的第一栅极112沿着X方向从N阱108内的第一有源区域106延伸至P阱110内的第二有源区域。第二标准单元502中的第二栅极112设置在P阱110内的第二有源区域106上，并且不延伸至N阱108内的第一有源区域。第二标准单元504包括设置在单元内部而不设置在单元边界线上的单元内介电栅极114。单元内介电栅极114设置在N阱108内的第一有源区域106上。第二标准单元504内的单元内介电栅极114与第二标准单元504内的第二栅极112对准并且直接接触。
因此，在IC结构500中，第一标准单元502包括2个pFET和1个nFET，而第二标准单元504包括1个pFET和2个nFET。总之，IC结构500中的第一和第二标准单元共同包括3个pFET和3个nFET。
图6是根据其它实施例构建的IC结构600的顶视图。IC结构600与图3A和图3B中的IC结构300类似。例如，IC结构600也包括形成在标准单元的边界线上的介电栅极114；每个栅极112均与介电栅极114相邻。由于有源区域是连续的，因此通过介电栅极114实现晶体管之间的隔离。彼此相邻的栅极112和介电栅极114沿着Y方向配置为具有等距离P。换句话说，相邻栅极(包括介电栅极114和栅极112)之间的距离是P。IC结构600包括通过填充单元124分隔开的第一标准单元302和第二标准单元304。填充单元202沿着Y方向横跨的尺寸Df＝2×P；第一标准单元302沿着Y方向横跨的尺寸D1＝3×P；并且第二标准单元304沿着Y方向横跨的尺寸D2＝3×P。在这种情况下，D1＝D2＝3×P并且Df＝2×P。
因此，在IC结构600中，第一标准单元302包括2个pFET和1个nFET，而第二标准单元304包括2个pFET和1个nFET。总之，IC结构600中的第一和第二标准单元共同包括4个pFET和2个nFET。
图7是根据其它实施例构建的IC结构700的顶视图。IC结构700与图4A和图4B中的IC结构400类似。例如，IC结构700也包括形成在标准单元的边界线上的介电栅极114；每个栅极112均与介电栅极114相邻。由于有源区域是连续的，因此通过介电栅极114实现晶体管之间的隔离。彼此相邻的栅极112和介电栅极114沿着Y方向配置为具有等距离P。换句话说，相邻栅极(包括介电栅极114和栅极112)之间的距离是P。IC结构700包括通过填充单元124分隔开的第一标准单元402和第二标准单元404。填充单元202沿着Y方向横跨的尺寸Df＝2×P；第一标准单元402沿着Y方向横跨的尺寸D1＝3×P；并且第二标准单元404沿着Y方向横跨的尺寸D2＝3×P。在这种情况下，D1＝D2＝3×P并且Df＝2×P。
因此，在IC结构700中，第一标准单元402包括1个pFET和2个nFET，而第二标准单元404包括1个pFET和2个nFET。总之，IC结构700中的第一和第二标准单元共同包括2个pFET和4个nFET。
图8是根据其它实施例构建的IC结构800的顶视图。IC结构800与图5A和图5B中的IC结构500类似。例如，IC结构800也包括形成在标准单元的边界线上的介电栅极114；每个栅极112均与介电栅极114相邻。由于有源区域是连续的，因此通过介电栅极114实现晶体管之间的隔离。彼此相邻的栅极112和介电栅极114沿着Y方向配置为具有等距离P。换句话说，相邻栅极(包括介电栅极114和栅极112)之间的距离是P。IC结构800包括通过填充单元202分隔开的第一标准单元502和第二标准单元504。填充单元202沿着Y方向横跨的尺寸Df＝2×P；第一标准单元502沿着Y方向横跨的尺寸D1＝3×P；并且第二标准单元504沿着Y方向横跨的尺寸D2＝3×P。在这种情况下，D1＝D2＝3×P并且Df＝2×P。
因此，在IC结构800中，第一标准单元502包括2个pFET和1个nFET，而第二标准单元504包括1个pFET和2个nFET。总之，IC结构800中的第一和第二标准单元共同包括3个pFET和3个nFET。
图9是根据其它实施例构建的IC结构900的顶视图。IC结构900与图3A和图3B中的IC结构300类似。例如，IC结构900也包括形成在标准单元的边界线上的介电栅极114；每个栅极112均与介电栅极114相邻。由于有源区域是连续的，因此通过介电栅极114实现晶体管之间的隔离。彼此相邻的栅极112和介电栅极114沿着Y方向配置为具有等距离P。换句话说，相邻栅极(包括介电栅极114和栅极112)之间的距离是P。IC结构900包括在介电栅极114处邻接的第一标准单元302和第二标准单元304。第一标准单元302沿着Y方向横跨的尺寸D1＝3×P；并且第二标准单元304沿着Y方向横跨的尺寸D2＝3×P。在这种情况下，D1＝D2＝3×P。
因此，在IC结构900中，第一标准单元302包括2个pFET和1个nFET，而第二标准单元304包括2个pFET和1个nFET。总之，IC结构600中的第一和第二标准单元共同包括4个pFET和2个nFET。
图10是根据其它实施例构建的IC结构1000的顶视图。IC结构1000与图4A和图4B中的IC结构400类似。例如，IC结构1000也包括形成在标准单元的边界线上的介电栅极114；每个栅极112均与介电栅极114相邻。由于有源区域是连续的，因此通过介电栅极114实现晶体管之间的隔离。彼此相邻的栅极112和介电栅极114沿着Y方向配置为具有等距离P。换句话说，相邻栅极(包括介电栅极114和栅极112)之间的距离是P。IC结构1000包括在介电栅极114处邻接的第一标准单元402和第二标准单元404。第一标准单元402沿着Y方向横跨的尺寸D1＝3×P；并且第二标准单元404沿着Y方向横跨的尺寸D2＝3×P。在这种情况下，D1＝D2＝3×P。
因此，在IC结构1000中，第一标准单元402包括1个pFET和2个nFET，而第二标准单元404包括1个pFET和2个nFET。总之，IC结构1000中的第一和第二标准单元共同包括2个pFET和4个nFET。
图11是根据其它实施例构建的IC结构1100的顶视图。IC结构1100与图5A和图5B中的IC结构500类似。例如，IC结构1100也包括形成在标准单元的边界线上的介电栅极114；每个栅极112均与介电栅极114相邻。由于有源区域是连续的，因此通过介电栅极114实现晶体管之间的隔离。彼此相邻的栅极112和介电栅极114沿着Y方向配置为具有等距离P。换句话说，相邻栅极(包括介电栅极114和栅极112)之间的距离是P。IC结构1100包括在介电栅极114处邻接的第一标准单元502和第二标准单元504。第一标准单元502沿着Y方向横跨的尺寸D1＝3×P；并且第二标准单元504沿着Y方向横跨的尺寸D2＝3×P。在这种情况下，D1＝D2＝3×P。
因此，在IC结构1100中，第一标准单元502包括2个pFET和1个nFET，而第二标准单元504包括1个pFET和2个nFET。总之，IC结构1100中的第一和第二标准单元共同包括3个pFET和3个nFET。
在上述各个实施例中，根据公开的规则设计和放置标准单元。两个或多个标准单元级联放置，其中，相邻单元通过填充单元或通过介电栅极分隔开。填充单元从介电栅极横跨至另一介电栅极。每个标准单元均包括一个或多个栅极。级联标准单元和填充单元中的栅极和介电栅极以节距P均匀分布。多个级联标准单元形成在两个连续有源区域上，一个位于N阱内，并且另一个位于P阱内。两个连续有源区域中的每个均延伸通过级联标准单元和介于标准单元之间的填充单元。
在上述各个实施例中，根据各个实施例，参照图12至图14的截面图进一步描述栅极112。栅极112包括栅极介电层1202(诸如氧化硅)和设置在栅极介电层上的栅电极1204(诸如掺杂的多晶硅)，如图12示出的。
在一些实施例中，栅极112可选地或额外地包括用于电路性能和制造集成的其它适当材料。例如，栅极介电层1202包括界面层1202A(诸如氧化硅)和高k介电材料层1202B，如图13示出的。高k介电材料可以包括金属氧化物、金属氮化物或金属氮氧化物。在各个实例中，高k介电材料层包括通过合适的方法形成的金属氧化物：ZrO2、Al2O3和HfO2，合适的方法诸如金属有机化学汽相沉积(MOCVD)、物理汽相沉积(PVD)、原子层沉积(ALD)或分子束外延(MBE)。在一些实例中，界面层包括通过ALD、热氧化或紫外-臭氧氧化形成的氧化硅。栅电极1204包括金属，诸如铝、铜、钨、金属硅化物、掺杂的多晶硅、其它适当的导电材料或它们的组合。栅电极可以包括设计的多个导电膜，诸如覆盖层、功函金属层、阻挡层和填充金属层(诸如铝或钨)。多个导电膜设计为具有分别与n型FET(nFET)和p型FET(pFET)匹配的功函。在一些实施例中，用于nFET的栅电极包括具有设计为具有等于4.2eV或更小的功函的组成的功函金属，并且用于pFET的栅电极包括具有设计为具有等于5.2eV或更大的功函的组成的功函金属。例如，用于nFET的功函金属层包括钽、钛铝、氮化钛铝或它们的组合。在其它实例中，用于pFET的功函金属层包括氮化钛、氮化钽或它们的组合。
在图14示出的一些实施例中，栅极112通过不同方法形成为具有不同的结构。栅极可以通过各种沉积技术和适当的过程形成，诸如后栅极工艺，其中，首先形成伪栅极，并且然后在形成源极和漏极部件之后用金属栅极替换伪栅极。可选地，通过后高k工艺形成栅极，其中，在源极和漏极部件的形成之后，分别用高k介电材料和金属替换栅极介电材料层和栅电极。在后高k工艺中，首先通过沉积和图案化形成伪栅极；然后，在栅极侧上形成源极/漏极部件，并且在衬底上形成层间介电层；通过蚀刻去除伪栅极以产生栅极沟槽；并且然后在栅极沟槽中沉积栅极材料层。在本实例中，栅电极1204包括功函金属层1204A和填充金属1204B(诸如铝或铜)。因此形成的栅极112具有各种U形的栅极材料层。
本发明提供了IC结构的各个实施例，IC结构具有根据预定义规则配置的多个标准单元。在上述各个实施例中，根据公开的规则设计和放置标准单元。两个或多个标准单元级联放置，其中，相邻单元通过填充单元或通过介电栅极分隔开。填充单元从介电栅极横跨至另一介电栅极。每个标准单元均包括一个或多个栅极。级联标准单元和填充单元中的栅极和介电栅极以节距P均匀分布。多个级联标准单元形成在两个连续有源区域上，一个位于N阱内，并且另一个位于P阱内。两个连续有源区域中的每个均延伸通过级联标准单元和介于标准单元之间的填充单元。各个实施例中可以存在各种优势。通过利用公开的具有多个标准单元的布局，诸如逻辑电路的IC结构具有高封装密度和提高的电路性能。在一些实施例中，相邻标准单元具有单节距尺寸P的间隔，这确保了逻辑电路封装密度。有源区域通过多个单元连续，并且晶体管由介电栅极隔离。有源区域的连续性保持规则的布局以有利于制造。在一些实施例中，由于晶体管总是靠近介电栅极，因此减小了设计不确定性。在具有连续有源区域和通过介电栅极隔离的单元放置期间没有邻接约束。此外，介电栅极和栅极的均匀局部密度使得器件性能和工艺均匀性更好。
因此，本发明提供了根据一些实施例的IC结构。IC结构包括第一标准单元，第一标准单元具有集成的第一p型场效应晶体管(pFET)和第一n型场效应晶体管(nFET)，并且具有位于第一标准单元边界上的第一介电栅极。该集成电路还包括第二标准单元，第二标准单元与第一标准单元相邻的，具有集成的第二pFET和第二nFET，并且具有位于第二标准单元边界上的第二介电栅极。集成电路也包括配置在第一和第二标准单元之间并且具有单节距尺寸P的第一填充单元。第一pFET和第二pFET形成在第一连续有源区域上。第一nFET和第二nFET形成在第二连续有源区域上。第一填充单元包括位于第一填充单元边界上的第三介电栅极和位于第二填充单元边界上的第四介电栅极。
在一些实施例中，所述第一填充单元通过所述第三介电栅极邻接所述第一标准单元，并且通过所述第四介电栅极邻接所述第二标准单元。
在一些实施例中，所述第一填充单元沿着第一方向从所述第一填充单元边界至所述第二填充单元边界横跨单节距尺寸P；所述第一标准单元沿着所述第一方向横跨第一尺寸D1；以及所述第二标准单元沿着所述第一方向横跨第二尺寸D2，其中，D2＝D1≥2×P。
在一些实施例中，所述第一介电栅极、所述第二介电栅极、所述第三介电栅极和所述第四介电栅极中的每个均是沿着与所述第一方向正交的第二方向延伸的介电部件，并且设置在所述第一连续有源区域和所述第二连续有源区域正上方。
在一些实施例中，所述第一标准单元还包括沿着所述第二方向从所述第一连续有源区域延伸至所述第二连续有源区域的第一栅极堆叠件；以及所述第二标准单元还包括沿着所述第二方向从所述第一连续有源区域延伸至所述第二连续有源区域的第二栅极堆叠件。
在一些实施例中，所述第一栅极堆叠件与所述第一介电栅极间隔开第一距离，并且与所述第三介电栅极间隔开第二距离；所述第二栅极堆叠件与所述第二介电栅极间隔开第三距离，并且与所述第四介电栅极间隔开第四距离；以及所述第一距离、所述第二距离、所述第三距离和所述第四距离都等于P。
在一些实施例中，D2＝D1＝2×P。
在一些实施例中，所述第一标准单元还包括位于所述第一连续有源区域正上方的第三栅极堆叠件和位于所述第二连续有源区域上的第五介电栅极，其中，第三栅极堆叠件沿着所述第二方向延伸以接触所述第五介电栅极；以及所述第二标准单元还包括位于所述第一连续有源区域上的第六介电栅和位于所述第二连续有源区域正上方的第四栅极堆叠件，其中，所述第六介电栅极沿着所述第二方向延伸以接触所述第四栅极堆叠件。
在一些实施例中，该集成电路还包括位于所述第一标准单元和所述第二标准单元之间的第二填充单元，其中所述第二填充单元包括第五介电栅极；所述第二填充单元通过所述第四介电栅极邻接所述第一填充单元并且通过所述第五介电栅极邻接所述第二标准单元；所述第二填充单元从所述第四介电栅极至所述第五介电栅极横跨所述单节距尺寸P；以及所述第一连续有源区域和所述第二连续有源区域延伸通过所述第一填充单元和所述第二填充单元。
在一些实施例中，该集成电路还包括：第三标准单元，具有集成的第三p型场效应晶体管和第三n型场效应晶体管，并且具有位于所述第三标准单元边界上的第五介电栅极；以及第二填充单元，配置在所述第二标准单元和所述第三标准单元之间，其中，所述第二填充单元沿着所述第一方向从所述第二介电栅极至所述第三标准单元的边界的第六介电栅极横跨所述单节距尺寸P；所述第三p型场效应晶体管形成在所述第一连续有源区域上；所述第三n型场效应晶体管形成在所述第二连续有源区域上；所述第三标准单元通过所述第六介电栅极邻接所述第二填充单元；以及所述第三标准单元沿着所述第一方向从所述第五介电栅极至所述第六介电栅极横跨的尺寸至少等于2×P。
在一些实施例中，所述第一连续有源区域封闭在n型掺杂阱中；以及所述第二连续有源区域封闭在p型掺杂阱中。本发明提供了根据一些其它实施例的IC结构。集成电路包括第一标准单元和第二标准单元。第一标准单元还包括第一栅极堆叠件、第二栅极堆叠件、位于第一标准单元边界上的第一介电栅极以及接触第二栅极堆叠件的第二介电栅极。第二标准单元还包括第三栅极堆叠件、第四栅极堆叠件、位于第二标准单元边界上的第三介电栅极以及接触第四栅极堆叠件的第四介电栅极。IC结构也包括第一填充单元，第一填充单元设置在第一和第二标准单元之间，并且横跨第五介电栅极和第六介电栅极；第一连续有源区域沿着第一方向延伸通过第一标准单元、第一填充单元和第二标准单元；并且第二连续有源区域沿着第一方向延伸通过第一标准单元、第一填充单元和第二标准单元。第一填充单元通过第五介电栅极邻接第一标准单元，并且通过第六介电栅极邻接第二标准单元。第一栅极堆叠件、第三栅极堆叠件、第一介电栅极、第三介电栅极、第五介电栅极和第六介电栅极中的每个均沿着与第一方向正交的第二方向从第一连续有源区域延伸至第二连续有源区域。
在一些实施例中，所述第一填充单元沿着所述第一方向从所述第五介电栅极至所述第六介电栅极横跨单节距尺寸P；所述第一标准单元沿着所述第一方向横跨第一尺寸D1；以及所述第二标准单元沿着所述第一方向横跨第二尺寸D2，其中，D2＝D1≥2×P。
在一些实施例中，所述第二栅极堆叠件和所述第四介电栅极形成在所述第一连续有源区域正上方；以及所述第二介电栅极和所述第四栅极堆叠件形成在所述第二连续有源区域正上方。
在一些实施例中，所述第二栅极堆叠件和所述第四栅极堆叠件形成在所述第一连续有源区域正上方；以及所述第二介电栅极和所述第四介电栅极形成在所述第二连续有源区域正上方。
在一些实施例中，所述第一介电栅极、所述第二介电栅极、所述第三介电栅极、所述第四介电栅极、所述第五介电栅极和所述第六介电栅极中的每个均是介电部件；以及所述第一栅极堆叠件、所述第二栅极堆叠件、所述第三栅极堆叠件和所述第四栅极堆叠件中的每个均包括栅极介电层和栅电极。
在一些实施例中，所述第一连续有源区域封闭在n型掺杂阱中；以及所述第二连续有源区域封闭在p型掺杂阱中。
本发明提供了根据一些其它实施例的IC结构。该集成电路包括第一标准单元，第一标准单元具有栅极堆叠件，并且具有位于第一标准单元边界上的第一介电栅极；第二标准单元，第二标准单元与第一标准单元相邻，具有第二栅极堆叠件，并且具有位于第二标准单元边界上的第二介电栅极；以及第一填充单元，配置在第一和第二标准单元之间，并且以第一尺寸Df从第一介电栅极横跨至第二介电栅极。第一栅极堆叠件、第二栅极堆叠件、第一介电栅极和第二介电栅极中的每个均从第一连续有源区域延伸至第二连续有源区域。第二尺寸D1从第一栅极堆叠件至第一介电栅极测量。第三尺寸D2从第二栅极堆叠件至第二介电栅极测量。三个尺寸的关系为Df＝D1＝D2。
在一些实施例中，所述第一填充单元通过所述第一介电栅极邻接所述第一标准单元，并且通过所述第二介电栅极邻接所述第二标准单元。
在一些实施例中，所述第一介电栅极和所述第二介电栅极的每个均是介电部件，以及所述第一栅极堆叠件和所述第二栅极堆叠件的每个均包括栅极介电层和栅电极。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种集成电路，包括：
第一标准单元，具有集成的第一p型场效应晶体管(pFET)和第一n型场效应晶体管(nFET)，并且具有位于第一标准单元边界上的第一介电栅极；
第二标准单元，与所述第一标准单元相邻，具有集成的第二p型场效应晶体管和第二n型场效应晶体管，并且具有位于第二标准单元边界上的第二介电栅极；以及
第一填充单元，配置在所述第一标准单元和所述第二标准单元之间并且具有单节距尺寸P，其中
所述第一p型场效应晶体管和所述第二p型场效应晶体管形成在第一连续有源区域上，
所述第一n型场效应晶体管和所述第二n型场效应晶体管形成在第二连续有源区域上，以及
所述第一填充单元包括位于第一填充单元边界上的第三介电栅极和位于第二填充单元边界上的第四介电栅极，
其中，所述第一标准单元还具有第一栅极堆叠件、第三栅极堆叠件以及接触所述第三栅极堆叠件的第五介电栅极，以及
其中，所述第二标准单元还具有第二栅极堆叠件、第四栅极堆叠件以及接触所述第四栅极堆叠件的第六介电栅极。
2.根据权利要求1所述的集成电路，其中，所述第一填充单元通过所述第三介电栅极邻接所述第一标准单元，并且通过所述第四介电栅极邻接所述第二标准单元。
3.根据权利要求1所述的集成电路，其中
所述第一填充单元沿着第一方向从所述第一填充单元边界至所述第二填充单元边界横跨单节距尺寸P；
所述第一标准单元沿着所述第一方向横跨第一尺寸D1；以及
所述第二标准单元沿着所述第一方向横跨第二尺寸D2，其中，D2＝D1 ≥2×P。
4.根据权利要求3所述的集成电路，其中，所述第一介电栅极、所述第二介电栅极、所述第三介电栅极和所述第四介电栅极中的每个均是沿着与所述第一方向正交的第二方向延伸的介电部件，并且设置在所述第一连续有源区域和所述第二连续有源区域正上方。
5.根据权利要求4所述的集成电路，其中
其中，所述第一栅极堆叠件沿着所述第二方向从所述第一连续有源区域延伸至所述第二连续有源区域的；以及
其中，所述第二栅极堆叠件沿着所述第二方向从所述第一连续有源区域延伸至所述第二连续有源区域。
6.根据权利要求5所述的集成电路，其中
所述第一栅极堆叠件与所述第一介电栅极间隔开第一距离，并且与所述第三介电栅极间隔开第二距离；
所述第二栅极堆叠件与所述第二介电栅极间隔开第三距离，并且与所述第四介电栅极间隔开第四距离；以及
所述第一距离、所述第二距离、所述第三距离和所述第四距离都等于P。
7.根据权利要求6所述的集成电路，其中，D2＝D1＝2×P。
8.根据权利要求5所述的集成电路，其中
所述第三栅极堆叠件位于所述第一连续有源区域正上方并且所述第五介电栅极位于所述第二连续有源区域上，其中，第三栅极堆叠件沿着所述第二方向延伸以接触所述第五介电栅极；以及
所述第六介电栅极位于所述第一连续有源区域上并且所述第四栅极堆叠件位于所述第二连续有源区域正上方，其中，所述第六介电栅极沿着所述第二方向延伸以接触所述第四栅极堆叠件。
9.根据权利要求1所述的集成电路，还包括位于所述第一标准单元和所述第二标准单元之间的第二填充单元，其中
所述第二填充单元包括第七介电栅极；
所述第二填充单元通过所述第四介电栅极邻接所述第一填充单元并且通过所述第七介电栅极邻接所述第二标准单元；
所述第二填充单元从所述第四介电栅极至所述第七介电栅极横跨所述单节距尺寸P；以及
所述第一连续有源区域和所述第二连续有源区域延伸通过所述第一填充单元和所述第二填充单元。
10.根据权利要求1所述的集成电路，还包括：
第三标准单元，具有集成的第三p型场效应晶体管和第三n型场效应晶体管，并且具有位于所述第三标准单元边界上的第七介电栅极；以及
第二填充单元，配置在所述第二标准单元和所述第三标准单元之间，其中，
所述第二填充单元沿着第一方向从所述第二介电栅极至所述第三标准单元的边界的第八介电栅极横跨所述单节距尺寸P；
所述第三p型场效应晶体管形成在所述第一连续有源区域上；
所述第三n型场效应晶体管形成在所述第二连续有源区域上；
所述第三标准单元通过所述第八介电栅极邻接所述第二填充单元；以及
所述第三标准单元沿着所述第一方向从所述第七介电栅极至所述第八介电栅极横跨的尺寸至少等于2×P。
11.根据权利要求1所述的集成电路，其中
所述第一连续有源区域封闭在n型掺杂阱中；以及
所述第二连续有源区域封闭在p型掺杂阱中。
12.一种集成电路，包括：
第一标准单元，具有第一栅极堆叠件、第二栅极堆叠件、位于第一标准单元边界上的第一介电栅极以及接触所述第二栅极堆叠件的第二介电栅极；
第二标准单元，具有第三栅极堆叠件、第四栅极堆叠件、位于第二标准单元边界上的第三介电栅极以及接触所述第四栅极堆叠件的第四介电栅极；
第一填充单元，设置在所述第一标准单元和所述第二标准单元之间，并且横跨第五介电栅极和第六介电栅极；
第一连续有源区域，沿着第一方向延伸通过所述第一标准单元、所述第一填充单元和所述第二标准单元；以及
第二连续有源区域，沿着所述第一方向延伸通过所述第一标准单元、所述第一填充单元和所述第二标准单元，其中
所述第一填充单元通过所述第五介电栅极邻接所述第一标准单元，并且通过所述第六介电栅极邻接所述第二标准单元；以及
所述第一栅极堆叠件、所述第三栅极堆叠件、所述第一介电栅极、所述第三介电栅极、所述第五介电栅极和所述第六介电栅极中的每个均沿着与所述第一方向正交的第二方向从所述第一连续有源区域延伸至所述第二连续有源区域。
13.根据权利要求12所述的集成电路，其中
所述第一填充单元沿着所述第一方向从所述第五介电栅极至所述第六介电栅极横跨单节距尺寸P；
所述第一标准单元沿着所述第一方向横跨第一尺寸D1；以及
所述第二标准单元沿着所述第一方向横跨第二尺寸D2，其中，D2＝D1≥2×P。
14.根据权利要求12所述的集成电路，其中
所述第二栅极堆叠件和所述第四介电栅极形成在所述第一连续有源区域正上方；以及
所述第二介电栅极和所述第四栅极堆叠件形成在所述第二连续有源区域正上方。
15.根据权利要求12所述的集成电路，其中
所述第二栅极堆叠件和所述第四栅极堆叠件形成在所述第一连续有源区域正上方；以及
所述第二介电栅极和所述第四介电栅极形成在所述第二连续有源区域正上方。
16.根据权利要求12所述的集成电路，其中
所述第一介电栅极、所述第二介电栅极、所述第三介电栅极、所述第四介电栅极、所述第五介电栅极和所述第六介电栅极中的每个均是介电部件；以及
所述第一栅极堆叠件、所述第二栅极堆叠件、所述第三栅极堆叠件和所述第四栅极堆叠件中的每个均包括栅极介电层和栅电极。
17.根据权利要求12所述的集成电路，其中
所述第一连续有源区域封闭在n型掺杂阱中；以及
所述第二连续有源区域封闭在p型掺杂阱中。
18.一种集成电路，包括：
第一标准单元，具有第一栅极堆叠件，并且具有位于第一标准单元边界上的第一介电栅极；
第二标准单元，与所述第一标准单元相邻，具有第二栅极堆叠件，并且具有位于第二标准单元边界上的第二介电栅极；以及
第一填充单元，配置在所述第一标准单元和所述第二标准单元之间，并且以第一尺寸Df从所述第一介电栅极横跨至所述第二介电栅极，其中，
所述第一栅极堆叠件、所述第二栅极堆叠件、所述第一介电栅极和所述第二介电栅极中的每个均从第一连续有源区域延伸至第二连续有源区域，
第二尺寸D1从所述第一栅极堆叠件至所述第一介电栅极测得，
第三尺寸D2从所述第二栅极堆叠件至所述第二介电栅极测得，以及
Df＝D1＝D2，
其中，所述第一栅极堆叠件具有第一子栅极堆叠件和第二子栅极堆叠件，并且其中，所述第一标准单元还具有接触所述第二子栅极堆叠件的第三介电栅极，以及
其中，所述第二栅极堆叠件具有第三子栅极堆叠件和第四子栅极堆叠件，并且其中，所述第二标准单元还具有接触所述第四子栅极堆叠件的第四介电栅极。
19.根据权利要求18所述的集成电路，其中，所述第一填充单元通过所述第一介电栅极邻接所述第一标准单元，并且通过所述第二介电栅极邻接所述第二标准单元。
20.根据权利要求18所述的集成电路，其中
所述第一介电栅极和所述第二介电栅极的每个均是介电部件，以及
所述第一栅极堆叠件和所述第二栅极堆叠件的每个均包括栅极介电层和栅电极。
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