CN105470302A - 伪栅极结构及其方法 - Google Patents

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Abstract

本发明提供一种在多栅极器件结构内实施伪栅极结构的结构和方法，其中包括半导体器件，该半导体器件包括将第一有源区和第二有源区分隔开的隔离区。第一有源区邻近隔离区的第一侧而第二有源区邻近隔离区的第二侧。包括源极、漏极和栅极的器件形成在第一有源区内。源极区和漏极区中的其中一个邻近隔离区设置。伪栅极至少部分地形成在隔离区上方且邻近于源极区和漏极区中邻近隔离区设置的其中那个区域。在多个实例中，栅极包括具有第一厚度的第一介电层而伪栅极包括具有大于第一厚度的第二厚度的第二介电层。

Description

伪栅极结构及其方法
技术领域
本发明总体涉及半导体领域，更具体地，涉及伪栅极结构及其形成方法。
背景技术
电子工艺对能够同时提供更多愈发复杂和精细功能的更小和更快电子器件的需求日益增长。因此，在半导体工业中持续地倾向于制造低成本、高性能和低功率的集成电路(IC)。到目前为止，通过按比例减小半导体IC尺寸(诸如，最小的特征尺寸)已很大程度地实现了这些目标，从而提高了生产效率和降低了相关成本。然而，这种按比例还增加了半导体制造工艺的复杂性。因此，实现半导体IC和器件的持续进步要求半导体制造工艺和技术的相似进步。
近来，已经引入多栅极器件试图通过增强栅极沟道耦合来提高栅极控制、减少断态电流以及降低短沟道效应(SCE)。已经引入的这种多栅极器件是鳍式场效应晶体管(FinFET)。FinFET的名字源自于形成在衬底上且从该衬底处延伸的鳍状结构，并且该鳍状结构用于形成FET沟道。FinFET与常规的互补金属氧化物半导体(CMOS)工艺相兼容并且FinFET的三维结构允许其迅速地按比例缩小同时保持栅极控制和降低SCE。在制造诸如FinFET的先进半导体器件期间，可使用伪结构(即，没有电功能的结构)来诸如提供晶圆表面的一致的工艺环境(诸如，一致的形貌)。可选地，在一些实例中，这种伪结构可用作“后栅极”工艺的部分，其中，在半导体器件制造工艺的后续阶段中，有源栅极结构代替伪栅极结构。特别是因为晶体管器件已持续地迅速按比例减小，伪结构与先进的晶体管器件(诸如，FinFET器件)的集成已产生了许多新挑战。总之，现有半导体制造技术还没有证明完全满足所有方面的要求。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：隔离区，将第一有源区和第二有源区分隔开，其中，第一有源区邻近隔离区的第一侧，而第二有源区邻近隔离区的第二侧；器件，包括形成在第一有源区内的源极区、漏极区和栅极，其中，源极区和漏极区邻近栅极设置且位于栅极的任一侧，并且源极区和漏极区的其中一个邻近隔离区的第一侧设置；以及伪栅极，至少部分地形成在隔离区上方，并且与邻近隔离区的第一侧的源极区或漏极区相邻，其中，栅极包括具有第一厚度的第一介电层，并且伪栅极包括具有大于第一厚度的第二厚度的第二介电层。
优选地，第二介电层的厚度与形成在半导体器件的输入/输出(I/O)区内的I/O器件的栅叠件的介电层的厚度基本相等。
优选地，第一介电层具有约10埃至20埃的厚度。
优选地，第二介电层具有约30埃至50埃的厚度。
优选地，该半导体器件还包括：衬底，衬底包括从其自身处延伸的鳍，其中，第一有源区包括鳍的第一部分而第二有源区包括鳍的第二部分。
优选地，该半导体器件还包括：第一基脚区，形成在第一有源区和隔离区之间的界面处，其中，伪栅极形成在第一基脚区上方。
优选地，该半导体器件还包括：第二基脚区，形成在第二有源区和隔离区之间的界面处，其中，伪栅极形成在第二基脚区上方。
优选地，该半导体器件还包括：第二基脚区，形成在第二有源区和隔离区之间的界面处，其中，伪栅极形成在第一基脚区和第二基脚区之间。
优选地，该半导体器件还包括：多个其他的伪栅极，设置在鳍上方。
优选地，多个其他的伪栅极包括具有第一厚度的第一介电层。
优选地，伪栅极包括形成在第二介电层上方的多晶硅栅电极。
根据本发明的另一方面，提供了一种半导体结构，包括：第一有源区，包括具有第一源极区、第一漏极区和第一栅极的第一器件，其中，第一源极区和第一漏极区邻近于第一栅极设置且位于第一栅极的任一侧上；第二有源区，包括具有第二源极区、第二漏极区和第二栅极的第二器件，其中，第二源极区和第二漏极区邻近第二栅极设置且位于第二栅极的任一侧上；隔离区和伪栅极，隔离区插设在第一有源区和第二有源区之间并且邻近第一有源区和第二有源区中的每一个，以及伪栅极形成在隔离区上方；以及输入/输出(I/O)器件，包括形成在半导体结构的I/O区内的I/O栅叠件；其中，第一源极区和第一漏极区的其中一个邻近隔离区的第一侧设置，而第二源极区和第二漏极区的其中一个邻近隔离区的第二侧设置；其中，第一栅极和第二栅极包括具有第一厚度的第一介电层，而伪栅极和I/O栅叠件包括具有大于第一厚度的第二厚度的第二介电层。
优选地，第一栅极和第二栅极包括金属栅电极，而伪栅极包括多晶硅栅电极。
优选地，第一介电层具有约10埃至20埃的厚度，而第二介电层具有约30埃至50埃的厚度。
优选地，该半导体结构还包括：第一基脚区，形成在第一有源区和隔离区之间的界面处；以及第二基脚区，形成在第二有源区和隔离区之间的界面处；其中，伪栅极至少部分地形成在第一基脚区和第二基脚区中的一个的上方。
优选地，该半导体结构还包括：另一个伪栅极，至少部分地形成在另一个基脚区上方，另一个基脚区形成在第一有源区和第二有源区中的一个与另一个隔离区之间的界面处。
优选地，另一个伪栅极包括具有大于第一厚度的第二厚度的第二介电层。
根据本发明的又一方面，提供了一种半导体制造方法，包括：形成将第一有源区和第二有源区分隔开的隔离区；在第一有源区内形成具有源极、漏极和栅极的器件，栅极包括具有第一厚度的第一介电层，其中，源极和漏极邻近栅极形成且位于栅极的任一侧上，并且源极区和漏极区的其中一个邻近隔离区形成；在第一有源区和隔离区之间的界面处的基脚区上方形成具有第二厚度的第二介电层，其中，第二厚度大于第一厚度；以及当在基脚区上方形成第二介电层时，同时在I/O器件区上方形成第二介电层。
优选地，该方法还包括：在形成在基脚区上方的第二介电层上方形成伪栅极。
优选地，该方法还包括：当形成器件的第一介电层时，同时形成多个其他的伪栅极的第一介电层。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，可以任意地增加或减小各种部件的尺寸。
图1A和图1B分别示出了包括第一和第二多栅极器件的器件结构的顶视图和截面图，第一和第二多栅极器件具有设置在两者之间的多个伪栅极。
图2A和图2B分别示出了包括第一和第二多栅极器件的器件结构的顶视图和截面图，第一和第二多栅极器件具有设置在两者之间的伪栅极。
图3是根据本发明的一个或多个方面的在多栅极器件结构中制造伪栅极的方法的流程图。
图4A和图4B分别示出了根据本发明的一个或多个方面的包括第一和第二多栅极器件的器件结构的顶视图和截面图，第一和第二多栅极器件具有设置在两者之间的伪栅极。
图4C和图4D分别示出了根据本发明的一个或多个方面的形成在衬底的输入/输出(I/O)区域中的I/O器件的顶视图和截面图。
图5示出了根据一些实施例的图4B的器件的一部分在基脚区上方形成介电层之后的截面图。
图6示出了根据一些实施例的图5的器件的一部分在形成伪栅极和有源栅极之后的截面图。
图7示出了根据一些实施例的图6的器件的一部分在形成漏极部件和源极部件之后的截面图。
图8示出了根据一些实施例的图7的器件的一部分在形成介电层之后的截面图。
图9示出了根据一些实施例的图8的器件的一部分在去除一个或多个伪栅极堆叠部件之后的截面图。
图10示出了根据一些实施例的图9的器件的一部分在形成高K/金属栅叠件之后的截面图。
具体实施方式
以下公开提供了多种不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。诸如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不表示所述多个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语以描述如图中所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语旨在包括使用或操作中的装置的各种不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且通过在本文中使用的空间关系描述符可同样地进行相应地解释。
还要注意，本发明提供的实施例的形式为本文中被称为FinFET器件的多栅极晶体管或鳍型多栅极晶体管。这种器件可包括P型金属氧化物半导体FinFET器件或N型金属氧化物半导体FinFET器件。FinFET器件可以是双栅极器件、三栅极器件、块状器件、绝缘体上硅(SOI)器件和/或其他配置。本领域的普通技术人员可意识到可从本发明的各方面获得益处的半导体器件的其他实施例。诸如，本文描述的一些实施例还可应用于全环栅(GAA)器件、Omega栅极(Ω栅极)器件或Pi栅极(∏栅极)器件。
图1A和图1B分别示出了包括制造在衬底103(诸如，硅衬底)上的第一多栅极器件101和第二多栅极器件102的器件结构100的顶视图和截面图。在一些实例中，第一多栅极器件101和第二多栅极器件102中的每一个可包括FinFET器件。为了对下列讨论提供背景和清楚的目的，参照图1A/1B简要描述了器件结构100。在各种实例中，第一多栅极器件101制造在有源区104内，并且第二多栅极器件102制造在有源区106内。如本文所使用的，术语“有源区”限定了没有包括隔离区(诸如，浅沟槽隔离(STI)区120)的区域。其他可使用的隔离区的实例包括场氧化(FOX)区、硅的局部氧化(LOCOS)区或现有技术已知的其他类型的隔离区。此外，“有源区”可用于限定包括晶体管源极、漏极和/或栅极的区域。诸如，有源区104内的器件101包括源极/漏极区108、110以及栅极112，有源区106内的器件102包括源极/漏极区114、116以及栅极118。在图1A/1B的实例中，器件101、102通过设置在有源区104、106之间的STI区120彼此电隔离。
器件结构100还可包括多个伪栅叠件122。如本文所使用的，诸如伪栅极或伪栅叠件的“伪”结构应被理解为指代用于模仿其他结构的物理属性(诸如，诸如模仿沟道、栅极和/或其他结构的物理尺寸)的结构，以及指代在最终制造成的器件中在电路上是不可用(即，不是电路中电流路径的部分)的结构。例如，如本文描述的“伪栅极”被理解为指代在电路上不具功能性作用的栅极。在一些实例中，伪栅极的使用提供了整个晶圆表面的基本一致的工艺环境，这样在不考虑任何具体的器件布局的情况下提供了(诸如，源极/漏极区108、110、114、116的)均匀的外延生长剖面。可选地，在一些实例中，伪结构可用作“后栅极”工艺的一部分，其中，在半导体器件制造工艺的后段中，有源栅极结构代替了伪栅极结构。如本文所使用的，术语“有源栅极”用于描述在完成的晶体管器件中的功能性栅极。例如，栅极112、118可包括在器件结构100的最后处理阶段中被有源栅极结构(诸如，包括高K/金属栅叠件)代替的伪栅叠件(诸如，多晶硅伪栅叠件)。然而，在一些情况下，栅极112、118可包括形成为“前栅极”工艺的一部分的有源栅极(诸如，包括高K/金属栅叠件)，诸如，在形成源极/漏极区之前形成栅极112、118。
通常，使用用于制造栅极112、118的相同工艺来制造伪栅叠件122。例如，在一些情况下，伪栅叠件122可包括使用与栅极112、118相同的工艺且与栅极112、118同时制造的多晶硅伪栅叠件，并且在处理的后段中可被高K/金属栅叠件代替，其中，栅极112、118也包括多晶硅伪栅叠件。在各种实例中，伪栅叠件122和栅极112、118中的每一个可包括介电层和设置在介电层上方的电极层。例如，介电层可包括二氧化硅、氮化硅、高K介电材料或它们的组合。对于如上所述的多晶硅伪栅叠件的情况，电极层可包括多晶硅(poly硅)电极层。根据常规的工艺技术，用于伪栅叠件122和栅极122、118中的每一个的介电层包括厚度为约10埃至20埃的非常薄的氧化层。
在各种实例中，基脚(footing)区形成在有源区和隔离区之间的界面处。参照图1B的实例，基脚区117形成在有源区106和STI区120之间，并且基脚区119形成在有源区104和STI区120之间。此外，在各种实例中，伪栅极122中的至少一个形成在基脚区117和/或119上方。如上所述，考虑到使用与用于制造栅极112、118的工艺相同的工艺可形成伪栅极122，伪栅叠件122的薄氧化层(诸如，约10埃至20埃)形成在基脚区117和/或119上方。在包括多晶硅伪栅极的实例中，多晶硅电极层可覆盖伪栅叠件122的薄氧化层。尽管伪栅极122在电路上不可用，但是伪栅叠件122的薄氧化层在器件操作期间可能不会提供充分的电隔离，因此，源极区114和相邻伪栅极122之间可出现漏电流路径(诸如，如箭头121所示)。在一些情况下，漏极区110和相邻伪栅极122之间同样可出现漏电流路径。更加通常地，在只有薄氧化层(诸如，约10埃至20埃)被提供作为隔离时，任何源极/漏极区和相邻伪栅极122之间都可能出现漏电流路径。源极/漏极区和相邻伪栅叠件之间的这种漏电流不利于器件(诸如，器件101、102)性能和可靠性。在一些情况下，当根据常规工艺技术进行制造时特别易于漏电的一个或多个伪栅极(例如，诸如箭头121所示的电流在其中流动的伪栅极)可被认定为“关键伪栅极”。本发明的各种实施例专门针对减少流经这种“关键伪栅极”的漏电流，下文将给出更为详细的描述。
图2A和图2B分别示出了包括制造在衬底203(诸如，硅衬底)上的第一多栅极器件201和第二多栅极202的器件结构200的顶视图和截面图。在一些实例中，第一多栅极器件201和第二多栅极器件202中的每一个可包括FinFET器件。包括有源区204，206、源极/漏极区208，210，214，216、栅极212，218以及STI区220和伪栅极222的器件结构200可基本与上述参照图1A/1B的器件结构100相同。为了清楚的讨论，此处仅标出了区别。例如，尽管器件201、202与图1B中的STI区120的实例相似，通过设置在有源区204、206之间的STI区220彼此电隔离，但是，只有单个伪栅极222形成在器件201的漏极区210和器件202的源极区214之间。图2A/2B的实例可诸如通过减小相邻器件之间的间距来提供减小的器件封装。
参照图2B的实例，基脚区可形成在有源区204和相邻STI区220之间的界面处和/或基脚区可形成在有源区206和相邻STI区220之间。在一些实例中，基脚区可形成在源极区214和/或漏极区210与STI区220之间的界面处，并且该STI区220插设在该源极区214和该漏极区210之间。如上讨论，考虑到可使用与制造栅极212、218的工艺相同的工艺形成伪栅极222，可形成覆盖基脚区的伪栅叠件222的薄氧化层(诸如，约10埃至20埃)。尽管伪栅极222在电路上不可用，但是伪栅叠件222的薄氧化层在器件工作期间可能不会提供充分的电隔离，因此源极区214和相邻伪栅极222之间可能出现漏电流路径(例如，如箭头221所示)。在一些情况下，漏极区210和相邻的伪栅极222之间同样可能出现漏电流路径。在一些实例中，伪栅极222可能不会明显地覆盖基脚区。然而，源极/漏极区和相邻伪栅极222(诸如，如箭头221所示)之间可能出现漏电流路径，特别是仅有薄氧化层(诸如，约10埃至20埃)被提供作为伪栅叠件的介电层时。如上所讨论，并且参照图2B，当根据常规工艺技术进行制造而对漏电流(诸如，如箭头221所示)非常敏感的伪栅极可被认定为关键伪栅极。
如上所述，伪结构(诸如，伪栅极122、222)通常用于例如提供一致的工艺环境(诸如，为源极/漏极的外延)和/或作为“后栅极”工艺的一部分，在该“后栅极”工艺中，有源栅极结构在半导体器件制造工艺的后段中代替伪栅极结构。这种伪结构与先进的制造工艺的集成，进而与先进的晶体管器件(诸如，FinFET器件)的集成已产生了许多新挑战。至少一种挑战涉及使用相同的制造工艺来制造伪栅极结构(诸如，伪栅叠件122、222)和栅极112、118、212、218。例如，与用于功能性栅叠件的制造相同的具有薄(诸如，约10埃至20埃)介电层的伪栅极的制造可导致从源极/漏极区至相邻伪栅叠件的漏电流路径的形成，其中，该漏电流路径经过该伪栅叠件的薄介电层。如上所述，当伪栅极结构(其具有薄介电层)形成在基脚区上方时，这个问题更加恶化，因此可增加至伪栅叠件或来自伪栅叠件的漏电流。
本发明的实施例相对于现有技术提供了一些优点，但是应该理解，其他实施例可提供不同的优点，本文中不必讨论所有的优点，并且不是所有的实施例都需要特定的优点。例如，本文讨论的实施例包括伪栅极结构和在多栅极器件结构(诸如，FinFET器件结构)内实施例伪栅极结构的方法。在一些实施例中，厚栅介质(诸如，约30埃至50埃)用于形成一个或多个“关键伪栅极”。在多个实施例中，厚栅介质与用于形成输入/输出(I/O)晶体管(形成在衬底的I/O区中)的栅介质的介电质相同。如本文所使用的，关键伪栅极包括按照常规工艺技术来制造从而对高漏电流敏感的伪栅极(诸如，多晶硅伪栅极)。常规工艺技术可使用相同的介电质沉积工艺来同时形成栅极(其为或将变为有源栅极)和伪栅极的薄介电层(诸如，约10埃至20埃)，这可引起所谓的关键伪栅极中的过多的漏电流。本发明的实施例提供了使用单独的工艺(即，用于形成衬底的I/O区中的I/O晶体管的栅介质的介电质沉积工艺)来形成关键伪栅极的厚介电层(诸如，约30埃至50埃)，从而为关键伪栅极提供增强的电隔离以及保证关键伪栅极在器件工作期间在电路上不可用。本领域的普通技术人员将会意识到本文描述的方法和器件的其他好处和优点，并且所述实施例并不意在对超出下列权利要求中所具体引用的内容进行限制。
现参照图3，示出了在诸如FinFET器件内制造伪栅极结构的方法300。尽管FinFET器件的上下文中给出了描述，但是应该理解，方法300可应用于其他结构的晶体管(包括诸如平面型晶体管或其他多栅极晶体管)。在一些实施例中，如下文参照图4A/4B/4C/4D和图5至图10进行的描述，方法300可用于制造半导体器件结构400。如上述参照图1A/1B和图2A/2B的器件结构100、200所讨论的一个或多个方面还可应用于方法300以及器件结构400。此外，图4A/4B/4C/4D和图5至图10提供了根据图3的方法300的一个或多个方面制造的示例性半导体器件结构400的自顶向下的视图和/或截面图。
应该理解，通过已知的互补金属氧化物半导体(CMOS)基础工艺流程可制造方法300的各部分和/或器件结构400的各部分，因此此处仅简要描述一些工艺。此外，器件结构400可包括其他各种器件和部件(诸如，附加的晶体管、双极结晶体管、电阻器、电容器、二极管、熔断器等)，但是为了更好地理解本发明的发明构思而简化了器件结构400。此外，在一些实施例中，半导体器件结构400包括可互连的多个半导体器件(诸如，晶体管)。
器件结构400可以是在制造集成电路或其中一部分的期间制造的中间器件，该集成电路可包括静态随机存取存储器(SRAM)和/或其他逻辑电路、无源组件(诸如，电阻器、电容器和电感器)和有源组件(诸如，P沟道场效应晶体管(PFET)、N沟道FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管、高压晶体管、高频晶体管、其他存储单元和/或它们的组合)。
在讨论方法300的细节之前，提供并讨论一种根据方法300制造的半导体器件结构400(图4A/4B所示)，以清楚本发明的一个或多个方面。特别是，图4A/4B分别示出了包括制造在衬底403上的第一多栅极器件401和第二多栅极器件402的半导体器件结构400的顶视图和截面图。在一些实施例中，第一多栅极器件401和第二多栅极器件402中的每一个可包括多栅极器件(诸如，FinFET器件)。如图4A/4B所示，器件结构400的部分可与器件结构100、200的一个或多个方面相似。然而，本发明的一些实施例还提供了多方面的内容以克服与伪栅极结构和先进的半导体器件的集成相关(例如，根据常规制造技术制造的器件结构(诸如，器件结构100、200))的一个或多个缺陷。例如，本发明的一些实施例提供了基本降低和/或消除经过“关键伪栅极”(即，根据常规工艺技术制造从而对漏电流敏感的伪栅极)的漏电流的结构和方法。如上所讨论的，对于常规工艺技术，通过相同的工艺来处理器件结构100、200中的伪栅极122、222和栅极112、118、212、218，从而导致伪栅极122、222(可以不需要薄介电层)和栅极112、118、212、218(需要薄介电层)的薄介电层(诸如，约10埃至20埃)。
相反地，本发明的实施例提供了为伪栅极的至少一个(诸如，至少一个关键伪栅极)使用与有源栅极的制造工艺不同的制造工艺。特别是，用于伪栅极的至少一个的不同制造工艺提供了比有源栅极(诸如，约10埃至20埃)的介电层更厚的介电层(诸如，约30埃至50埃)。在一些实施例中，用于伪栅极的至少一个的不同制造工艺包括介电质沉积工艺，该工艺用于形成作为衬底的I/O区中的I/O晶体管的栅叠件的一部分的栅介质。参照图4C/4D的实例，其分别示出了根据本发明的一个或多个方面的形成在衬底的输入/输出(I/O)区中的I/O器件结构的顶视图和截面图。通过实例，图4C示出了包括多个诸如可邻近半导体衬底403的周边设置的I/O器件451的I/O器件区450。在各种实例中，I/O器件区450设置在衬底403中与形成多栅极器件401和402的所在位置不同的位置处。如现有技术已知的，I/O晶体管包括具有比核心器件(诸如，多栅极器件401、402)更厚的介电层(诸如，约30埃至50埃)的栅叠件，以耐受I/O晶体管栅电极处的电压电平。参照图4C/4D，多个I/O器件451包括多个栅叠件452。此外，多个栅叠件452中的每一个均包括介电层453，其中，介电层453是厚介电层(诸如，约30埃至50埃)。在一些实例中，介电层453可包括SiO2。在一些实施例中，I/O晶体管的介电层可包括氮化硅、高K介电材料或它们的组合。在各种实例中，介电层453与关键伪栅极的介电层(诸如，伪栅极424的介电层425，如下讨论)相同且同时形成。因此，关键伪栅极可包括与I/O晶体管的介电层相同的介电层材料且介电层材料的厚度相同。
通过实例，并且参照图4A/4B示出的实施例，伪栅叠件424可被认定为关键伪栅极(其根据常规工艺技术进行制造从而对漏电流敏感)。因此，在一些实施例中，伪栅极424可包括厚介电层425。根据一些实施例，可使用用于为衬底403的I/O区450中的I/O器件451形成栅介质453的介电质沉积工艺来制造介电层425。因此，在多个实施例中，介电层425可具有在约30埃至50埃之间的厚度。使用较厚的介电层425增强了关键伪栅极424的电隔离，从而保证伪栅极424在器件工作期间在电路上不可用。在一些实施例中，剩余的伪栅极422(诸如，未被认定为“关键伪栅极”)和栅极412、418中的每一个均可使用基本相同的工艺来制造。因此，在一些实施例中，伪栅极422和栅极412、418均可包括诸如约10埃至20埃的薄介电层423。在一些实例中，不只一个伪栅极可被认定为关键伪栅极，因此不只一个伪栅叠件可被制造成包括较厚的介电层425。图4B还示出了器件结构400的区430。为了下面更详细地讨论方法300，参照图5至图10讨论了方法300，图5至图10示出了根据方法300的一个或多个步骤的处于各种处理阶段的器件结构400的区430。尽管下文为了清楚的讨论只讨论了区430，但是，应该理解，下文讨论的一个或多个工艺及其相关的结构还可在不背离本发明的范围的情况下应用于制造器件结构400的其他部分。
现参照图3的方法300，方法300开始于框302，其中，提供包括鳍和隔离区的衬底。在一些实施例中，如上所述，衬底还包括至少一个基脚区，其中，基脚区邻近隔离区。参照图5的实例，其示出了包括半导体衬底403的器件结构400的区430。在一些实施例中，衬底403包括从衬底403延伸的鳍元件，以及隔离区420。在一些实施例中，图5的实例提供沿着从衬底403延伸的单个鳍元件而截取的截面图。在一些实施例中，衬底403可以是诸如硅衬底的半导体衬底。在一些实施例中，衬底403可包括各种层，其包括形成在半导体衬底上的导电或绝缘层。在一些实例中，取决于本领域已知的设计要求，衬底403可包括各种掺杂配置。在一些实施例中，衬底403还可包括诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石的其他半导体。可选地，在一些实施例中，衬底403可包括化合物半导体和/或合金半导体。此外，在一些实施例中，衬底403可包括外延层(epi层)，为了增强性能衬底403可发生应变，衬底403可包括绝缘体上硅(SOI)结构，和/或衬底403可具有其他合适的增强部件。
与衬底403一样，鳍元件可包括硅或诸如锗的其他元素半导体、化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟)、合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、InGaAS、GaInP和/或GaInAsP)或它们的组合。可使用包括光刻胶和蚀刻工艺的合适工艺制造鳍元件。光刻工艺可包括形成覆盖衬底(诸如，位于硅层上)的光刻胶层(抗蚀剂)，使抗蚀剂通过图案而曝光，进行曝光后烘焙工艺，以及使抗蚀剂显影以形成包括抗蚀剂的掩模元件。在一些实施例中，图案化抗蚀剂以形成掩模元件可使用电子束(e束)光刻工艺来进行。然后，掩模元件可用于蚀刻工艺在硅层中形成凹槽的时候保护衬底403的区，从而留下延伸的鳍元件。使用干蚀刻(诸如，化学氧化物去除)、湿蚀刻和/或其他合适的工艺可蚀刻凹槽。还可使用在衬底403上形成鳍元件的许多其他方法的实施例。
隔离区420可包括浅沟槽隔离(STI)部件。可选地，场氧化物、LOCOS部件和/或其他合适的隔离部件可实施在衬底403上和/或内。隔离区420可由氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG)、低k介电质、它们的组合和/或本领域已知的其他合适材料构成。在实施例中，隔离区420是STI部件并且通过在衬底403中蚀刻沟槽而形成。然后，沟槽可填充有隔离材料，然后进行化学机械抛光(CMP)工艺，以平坦化器件的顶面。然而，其他实施例是可能的。在一些实施例中，隔离区420可包括多层结构，例如，具有一个或多个衬垫层。
在一些实施例中，在形成鳍元件之前，第一介电层可形成在衬底403上方，并且第二介电层可形成在第一介电层上方。通过实例，第一介电层可包括衬垫氧化层(诸如，SiO2)，其可用作相邻各层之间的缓冲层。在一些实施例中，第一介电层包括热生长的氧化物、CVD沉积的氧化物和/或ALD沉积的氧化物。在一些实施例中，第二介电层包括衬垫氮化物层(诸如，Si3N4)，并且可通过CVD或其他合适的技术沉积第二介电层。
在一些实施例中，形成鳍元件和隔离区420之后，诸如可使用离子注入工艺和采用合适的N型或P型掺杂剂来进行阱区注入。因此，阱区注入可用于在鳍元件内形成N阱区或P阱区。在一些实施例中，N型掺杂剂包括砷、磷、锑或其他N型供体材料。在一些实施例中，P型掺杂剂包括硼、铝、镓、铟或其他P型受体材料。在一些实施例中，N型掺杂剂和P型掺杂剂可用于形成重掺杂的源极/漏极区和/或其他掺杂的延伸区和/或阱区。在一些实施例中，相似的N型或P型掺杂剂可用于进行穿过鳍元件的防穿通(APT)离子注入，诸如以降低亚阈值源极至漏极泄露以及漏致势垒降低(DIBL)。在一些实施例中，还可实施其他离子注入工艺(诸如，阈值电压(Vt)调整注入、晕边(halo)注入或其他合适的注入)。离子注入工艺之后，半导体器件结构400可经受高温(诸如大于约800℃)退火，以去除缺陷且活化掺杂剂(即，将掺杂剂放置于取代位置)。在一些实例中，通过离子注入工艺的一种或多种、通过热扩散、通过掺杂的外延生长或通过另一种合适的技术可形成上述掺杂区。
图5的实例还示出了形成在有源区406和隔离区420之间的界面处的基脚区417和形成在有源区404和隔离区420之间的界面处的基脚区419。如上所述，使用常规制造工艺在基脚区(诸如，基脚区417、419)上方或附近形成的伪栅极可导致穿过薄氧化层(诸如，约10埃至20埃)并且进入伪栅极的不利的漏电流。本发明的实施例提供了用于“关键伪栅极”的较厚介电层(诸如，约30埃至50埃)，从而保证关键伪栅极在器件工作期间在电路上不可用。在一些实施例中，关键伪栅极可形成在基脚区417和/或基脚区419的上方和/或附近。为了方便下文的讨论，考虑到关键伪栅极(诸如，图4A/4B的伪栅极424)将形成在基脚区417上方。
然后，方法300进行至框304，其中，输入/输出(I/O)晶体管的介电层沉积在衬底上方。在一些实例中，I/O晶体管的介电层(诸如，层425)沉积在基脚区417和419中的至少一个的上方。考虑到伪栅极(诸如，伪栅极424)要形成在基脚区417上方，因此仍然参照图5，厚介电层425(诸如，约30埃至50埃)形成在基脚区417上方。在多个实施例中，厚介电层425增强了关键伪栅极(诸如，伪栅极424)和相邻源极/漏极区(诸如，源极区414)之间的电隔离。在一些实施例中，通过图案化(诸如，通过光刻工艺)和蚀刻(诸如，使用湿或干蚀刻)工艺形成厚介电层425以在期望的基脚区417上方形成厚介电层425。特别是，通过实例，通过与用于图案化介电层453(作为I/O器件451的多个栅叠件452的一部分)的相同工艺同时图案化厚介电层425。因此，在一些实施例中，介电层425可与I/O器件的介电层453相同，并且可等同被称为I/O晶体管的介电层。
方法300进行至框306，其中，形成伪栅叠件和栅叠件。在一些实施例中，框306还可包括：形成多个伪栅叠件，形成多个栅叠件，以及形成分别设置在每个伪栅叠件和每个栅叠件侧壁上的侧壁间隔件。在方法300的实例中，伪栅叠件和/或栅叠件中的一个或多个可包括高K/金属栅极结构。参照图6的实例，以及框306中的实施例，栅极412形成在有源区404内，栅极418形成在有源区406内，而关键伪栅极424形成厚介电层425上方。在多个实施例中，侧壁间隔件421还形成在每个有源栅极和每个伪栅极的任一侧上。如上所述，关键伪栅极424(以及剩余的伪栅极422)与栅极412、418共同提供一致的工艺环境，该环境对形成均匀的外延生长源极/漏极区是有益的。在一些实施例中，栅极412、418最初还形成为伪栅极(即，多晶硅伪栅极)，并且将在处理的后段中被高K/金属栅叠件所代替。
尽管本文通过示例性后栅极工艺描述了实施例，但是应该理解，本发明的实施例不限于这种工艺。在一些实施例中，本发明的各种方面可应用于前栅极工艺。在一些实例中，前栅极工艺包括在源极/漏极形成之前或源极/漏极的掺杂剂活化之前形成栅叠件。仅仅举例，前栅极工艺可包括栅介质的沉积和多晶硅或金属栅极的沉积，然后是栅叠件蚀刻工艺，以限定栅极的临界尺寸(CD)。在前栅极工艺的一些实施例中，在形成栅叠件之后，通过包括掺杂源极/漏极区以及在一些实例中的进行退火以活化源极/漏极掺杂剂来形成源极/漏极。
考虑到采用后栅极工艺的实施例，栅极412、418包括在稍后的处理阶段被高K介电层(HK)和金属栅电极(MG)所代替的伪栅叠件。同样地，在一些实施例中，关键伪栅极424或剩余伪栅极422的一个或多个(图4A/4B)还可包括可在稍后处理阶段被高K介电层和金属栅电极所代替的伪栅叠件。在图6的示出实施例中，栅极412、418形成在衬底403上方且至少部分地设置在鳍元件上方。在一些实施例中，栅极412、418包括薄介电层423(诸如，约10埃至20埃)和电极层427。如上所述，关键伪栅极424包括厚介电层425(诸如，约30埃至50埃)。在一些实施例中，诸如薄介电层423的薄介电层可沉积在厚介电层425上方，然后形成电极层429。在一些实例中，关键伪栅极424的电极层429可直接形成在厚介电层425上方。在多个实施例中，厚介电层425的材料与I/O晶体管器件451的介电层453的材料相同。在一些实施例中，厚介电层425和薄介电层423两者的材料可以是相同的。并且，在一些实施例中，电极层429的材料可与电极层427的材料相同。
在一些实施例中，通过诸如层沉积、图案化、蚀刻以及其他合适的工艺步骤的各种工艺步骤可形成栅极412、418和关键伪栅极424。在一些实例中，层沉积工艺包括CVD(包括低压CVD和等离子体增强CVD)、PVD、ALD、热氧化、电子束蒸发或其他合适的沉淀技术或它们的组合。在一些实施例中，图案化工艺包括光刻工艺(诸如，光刻或电子束光刻)，该光刻工艺可进一步包括光刻胶涂覆(诸如，旋涂)、软烘焙、掩模对准、曝光、曝光后烘焙、光刻胶显影、清洗、干燥(诸如，旋转干燥和/或硬烘焙)、其他合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可包括干蚀刻(诸如，RIE或ICP蚀刻)、湿蚀刻和/或其他蚀刻方法。在一些实施例中，形成厚介电层425之后，可同时进行其余的关键伪栅极424和栅极412、418的制造。例如，在伪栅极424包括形成在厚介电层425上方的薄介电层423的实施例中，介电层423可同时形成在栅极412、418、伪栅极422(图4A/4B)中的每一个上方和关键伪栅极424的上方(即，在通过单独的工艺首先形成的厚介电层425的上方)。在一些实例中，薄介电层423可仅形成在栅极412、418上方(以及剩余的伪栅极422上方)，使得关键伪栅极424未包括形成在厚介电层425上方的薄介电层423。在任何情况下，形成介电层423、425之后，可同时形成有源栅极412、418和伪栅极424中的每一个(以及剩余的伪栅极422)的电极层427、429。同样地，在一些实施例中，可同时形成有源栅极412、418和伪栅极422中的每一个的侧壁间隔件421(图4A/4B)。
在一些实施例中，有源栅极412、418和伪栅极422、424的介电层423、425包括氧化硅。可选地或附加地，介电层423、425可包括氮化硅、高K介电材料或其他合适的材料。在一些实施例中，有源栅极412、418和伪栅极422、424的电极层427、429可包括多晶硅(poly硅)。在一些实施例中，硬掩模(例如，包括诸如氮化硅、氮氧化硅或碳化硅的介电材料)还可形成在栅极412、418、关键伪栅极424和/或剩余的伪栅极422的上方(图4A/4B)。
仍参照图6，侧壁间隔件421可包括诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合的介电材料。在一些实施例中，侧壁间隔件421包括诸如主间隔壁、衬垫层等的多层。通过实例，通过在栅极412、418、关键伪栅极424和/或剩余的伪栅极422上方沉积介电材料以及各向异性地回蚀刻该介电材料可形成侧壁间隔件421。在一些实施例中，回蚀工艺(诸如，用于形成间隔件)可包括多步骤蚀刻工艺，以提高蚀刻选择性和提供对过蚀刻的控制。在一些实施例中，在形成侧壁间隔件421之前，可进行离子注入工艺，以在半导体器件内形成轻掺杂漏极(LDD)部件。在一些实例中，这种LDD部件可在形成侧壁间隔件421之前通过原位掺杂形成。在其他实例中，可在形成侧壁间隔件421之后进行离子注入工艺，以形成LDD部件。在一些实施例中，在形成侧壁间隔件504、508之前或之后，原位掺杂和/或离子注入可用于形成重掺杂源极/漏极区和/或其他掺杂的延伸区和/或阱区。在一些实施例中，在一次或多次离子注入工艺之后，半导体器件结构400可经受高热预算工艺(退火)，以去除缺陷和活化掺杂剂(即，将掺杂剂放置于代替位置)。
再参照方法300，方法300进行至框308，其中，源极/漏极部件形成在源极/漏极区。参照图7的实例，器件401的漏极部件410(图4A/4B)和器件402的源极部件414(图4A/4B)分别形成在有源区404和406的每一个中。通过实例，漏极和源极部件410、414(以及图4A/4B的源极/漏极区408、416)可形成在从衬底403延伸的鳍元件的内部、鳍元件的上面和/或鳍元件的周围。可通过在有源区404、406内外延生长一个或多个半导体材料层形成漏极和源极部件410、414(以及408、416)。在多个实施例中，漏极和源极部件410、414(以及408、416)可外延生长，其中，用于漏极和源极部件410、414(以及408、416)的材料可包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。在一些实施例中，漏极和源极部件410、414(以及408、416)在外延生长工艺期间可被原位掺杂。例如，在一些实施例中，外延生长SiGe而形成的漏极和源极部件410、414(以及408、416)可掺杂有硼。在其他实例中，外延生长Si而形成的外延漏极和源极部件410、414(以及408、416)可掺杂有碳以形成Si:C、掺杂有磷以形成Si:P或掺杂有碳和磷以形成SiCP。在一些实施例中，漏极和源极部件410、414(以及408、416)未被原位掺杂，而是进行注入工艺，以掺杂漏极和源极部件410、414(以及408、416)。在一些实施例中，用于掺杂漏极和源极部件410、414(以及408、416)的掺杂剂量大于用于掺杂LDD部件或其他掺杂的延伸区的掺杂剂量。
在一些实施例中，形成源极/漏极部件(框308)之后，方法300进行至框310，其中，沉积且平坦化介电层。参照图8的实例，介电层431(诸如，层间介电层)形成在衬底403上方。在一些实施例中，在形成介电层431之前，蚀刻停止层(诸如，接触蚀刻停止层)可形成在衬底403上方。在一些实施例中，介电层431包括各种材料，诸如，四乙基原硅酸盐(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的二氧化硅(诸如，硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸玻璃(PSG)、硼掺杂的硅玻璃(BSG))和/或其他合适的介电材料。可通过亚大气CVD(SACVD)工艺、流动式CVD工艺或其他合适的沉积技术来沉积介电层431。在一些实施例中，例如，形成介电层431之后，半导体器件结构400可经受高热预算工艺，以对介电层431进行退火。
在一些实施例中，并且仍参照图8，形成介电层431包括平坦化工艺(诸如，CMP工艺)以分别暴露出栅极412、418、关键伪栅极424和剩余的伪栅极422的顶面(图4A/4B)，这可包括暴露出伪栅叠件的顶面(诸如，在后栅极工艺中)。通过实例，CMP工艺可用于去除介电层431中覆盖有源栅极412、418和伪栅极422、424的部分，同时还平坦化器件结构400的顶面。在包括硬掩模的实施例中，CMP工艺还可去除覆盖有源栅极412、418和伪栅极422、424的硬掩模。
在实施例中，然后方法300进行至框312，其中，从衬底403处去除栅极部件412、418(诸如，伪栅叠件)。从栅极412、418处去除伪栅叠件(诸如，介电层和/或电极层)形成沟槽，然后，最终栅叠件(诸如，包括高K介电层和金属栅电极)可随后形成在沟槽中。去除伪栅叠件可包括选择性蚀刻工艺，其中包括选择性湿蚀刻或选择性干蚀刻。参照图8和图9的实例，栅极412、418包括伪栅叠件(包括介电层423和电极层427)，可从衬底403上去除栅极412、418，从而形成沟槽902。如下文给出的进一步描述，沟槽902可限定其中形成有最终栅极结构的区域。
方法300然后进行至框314，其中，形成高K/金属栅叠件。例如，高K/金属栅叠件可形成在由去除栅极412、418的伪栅叠件而限定的沟槽902中(图9)。参照图10的实例，高K金属栅叠件1012、1018形成在器件结构400上。在一些实施例中，高K/金属栅叠件1012、1018可分别包括介电层1004，并且介电层1004形成在有源区404、406中形成的每一个器件的沟道区上方，其中，沟道区设置在鳍元件内，同时位于高K金属栅叠件1012、1018下面。在一些实施例中，介电层1004包括界面层和形成在界面层上方的高K栅极介电层。此外，高K金属栅叠件1012、1018包括形成在介电层1004上方的金属层1006。如本文使用和描述的，高K栅介质包括具有诸如比热二氧化硅的介电常数(约3.9)大的高介电常数的介电材料。高K/金属栅叠件1012、1018内使用的金属层1006可包括金属、金属合金或金属硅化物。此外，高K/金属栅叠件1012、1018的形成包括形成各种栅极材料的沉积以及去除多余的栅极材料从而平坦化半导体器件结构400的顶面的一个或多个CMP工艺。例如，再参照图10的实例，进行CMP工艺，以去除金属层1006的多余材料、平坦化器件结构400的顶面以及完成栅叠件1012、1018的形成。
在一些实施例中，介电层1004的界面层可包括诸如二氧化硅(SiO2)、HfSiO或氮氧化硅(SiON)的介电材料。可通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法形成这种界面层。在一些实施例中，介电层1004的高K栅极介电层可包括诸如氧化铪(HfO2)的高K介电层。可选地，高K/金属栅叠件1012、1018的介电层1004的高K栅极介电层可包括其他高K介电质(诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba，Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、它们的组合或其他合适的材料)。可通过ALD、物理汽相沉积(PVD)、CVD、氧化和/或其他合适的方法形成高K栅极介电层。
在一些实施例中，高K/金属栅叠件1012、1018的金属层1006可包括单层或可选择多层结构(诸如，具有选择的功函以增强器件性能的金属层(功函数金属层)、衬垫层、润湿层、粘合层、金属合金或金属硅化物的各种组合)。通过实例，高K/金属栅叠件1012、1018的金属层1006可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或它们的组合。在一些实施例中，金属层1006可包括用于N型器件的第一金属材料和用于P型器件的第二金属材料。因此，器件结构400可包括双功函金属栅极配置。例如，第一金属材料(诸如，用于N型器件)可包括功函基本与衬底导带的功函匹配或至少基本与鳍的沟道区的导带的功函匹配的金属。同样地，例如，第二金属材料(诸如，用于P型器件)可包括功函基本与衬底价带的功函匹配或至少基本与鳍的沟道区的价带的功函匹配的金属。因此，金属层1006可为包括N型和P型器件的器件结构400提供栅电极。在一些实施例中，金属层1006可选择包括多晶硅层。可通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺来形成高K/金属栅叠件1012、1018的金属层1006。此外，对于可使用不同金属层的N-FET和P-FET晶体管，可分别形成高K/金属栅叠件1012、1018的金属层1006。
可对半导体器件300进行进一步的处理，以形成本领域已知的各种部件和区域。例如，后续处理可在衬底403上形成各种接触件/通孔/线和多层互连部件(诸如，金属层和层间介电质)，它们被配置为连接各种部件，以形成可包括一个或多个FinFET器件的功能性电路。又例如，多层互连件可包括诸如通孔或接触件的垂直互连件和诸如金属线的水平互连件。各种互连部件可采用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成含铜的多层互连结构。此外，在方法300之前、期间和之后可实施附加的工艺步骤，并且根据方法300的各种实施例可代替或去除上述的一些工艺步骤。
本文描述的各种实施例相对于现有技术提供了若干优点。应该理解，本文没有必要讨论所有的优点，所有实施例无需特定优点，并且其他实施例可提供不同的优点。在各种实例中，本文讨论的实施例包括在多栅极器件结构(诸如，FinFET器件结构)内实施伪栅极结构的结构和方法。在一些实施例中，如上所述，厚栅介质(诸如，约30埃至50埃)用于形成一个或多个关键伪栅极。关键伪栅极包括若根据常规工艺技术进行制造则对高漏电流敏感的伪栅极(诸如，多晶硅伪栅极)。常规工艺技术可使用相同的介电质沉积工艺同时形成栅极(其为或将变成有源栅极)和伪栅极的薄介电层(诸如，约10埃至20埃)，这可引起关键伪栅极中过多的漏电流。与之相反，本发明的实施例提供了使用单独的工艺(即，用于为衬底403的I/O区450中的I/O晶体管451形成栅介质453的介电质沉积工艺)以形成关键伪栅极的厚介电层，从而为关键伪栅极提供增强的电隔离且保证关键伪栅极在器件工作期在电路上不可用。
因此，本发明的一个实施例描述了包括将第一有源区和第二有源区分隔开的隔离区的半导体器件。在一些实施例中，第一有源区邻近隔离区的第一侧以及第二有源区邻近隔离区的第二侧。通过实例，包括源极区、漏极区和栅极的器件可形成在第一有源区内。在一些实施例中，源极区和漏极区邻近栅极设置且位于栅极的任一侧。在多个实施例中，伪栅极至少部分地形成在隔离区上方且邻近源极区和漏极区中的一个。栅极包括具有第一厚度的第一介电层并且伪栅极包括具有大于第一厚度的第二厚度的第二介电层。
在另一个实施例中，讨论了包括具有第一器件的第一有源区的半导体结构，其中，第一器件包括第一有源区、第一漏极区和第一栅极。第一源极区和第一漏极区邻近第一栅极设置且位于第一栅极的任一侧上。在一些实例中，第二有源区包括具有第二源极区、第二漏极区和第二栅极的第二器件。第二源极区和第二漏极区邻近第二栅极设置且位于第二栅极的任一侧上。在多个实施例中，隔离区插设在第一和第二有源区之间且邻近第一和第二有源区中的每一个，并且伪栅极形成在隔离区上方。在一些实施例中，包括输入/输出(I/O)栅叠件的I/O器件形成在半导体结构的I/O区内。在多个实施例中，第一有源区和第一漏极区中的一个邻近隔离区的第一侧设置，而第二源极区和第二漏极区中的一个邻近隔离区的第二侧设置。此外，在一些实施例中，第一和第二栅极包括具有第一厚度的第一介电层，而伪栅极和I/O栅叠件包括具有大于第一厚度的第二厚度的第二介电层。
在又一个实施例中，讨论了半导体器件制造的方法，其中，形成将第一有源区和第二有源区分隔开的隔离区。在一些实例中，一种器件形成在第一有源区内且包括源极、漏极和栅极。栅极可包括具有第一厚度的第一介电层，并且源极和漏极区可邻近栅极的任一侧形成且位于栅极的任一侧上。在一些实例中，源极和漏极区中的一个邻近隔离区形成。在多个实施例中，具有第二厚度的第二介电层形成在位于第一有源区和隔离区之间的界面处的基脚区上方。在一些实例中，第二厚度大于第一厚度。此外，在一些实施例中，当在基脚区上方形成第二介电层时，第二介电层同时形成在I/O器件区上方。
上面论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域的普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域的技术人员也应该意识到，这种等效造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、更换以及改变。

Claims (10)

1.一种半导体器件，包括：
隔离区，将第一有源区和第二有源区分隔开，其中，所述第一有源区邻近所述隔离区的第一侧，而所述第二有源区邻近所述隔离区的第二侧；
器件，包括形成在所述第一有源区内的源极区、漏极区和栅极，其中，所述源极区和所述漏极区邻近所述栅极设置且位于所述栅极的任一侧，并且所述源极区和所述漏极区的其中一个邻近所述隔离区的所述第一侧设置；以及
伪栅极，至少部分地形成在所述隔离区上方，并且与邻近所述隔离区的所述第一侧的所述源极区或所述漏极区相邻，
其中，所述栅极包括具有第一厚度的第一介电层，并且所述伪栅极包括具有大于所述第一厚度的第二厚度的第二介电层。
2.根据权利要求1所述的半导体器件，其中，所述第二介电层的厚度与形成在所述半导体器件的输入/输出(I/O)区内的I/O器件的栅叠件的介电层的厚度基本相等。
3.根据权利要求1所述的半导体器件，其中，所述第一介电层具有约10埃至20埃的厚度。
4.根据权利要求1所述的半导体器件，其中，所述第二介电层具有约30埃至50埃的厚度。
5.根据权利要求1所述的半导体器件，还包括：衬底，所述衬底包括从其自身处延伸的鳍，其中，所述第一有源区包括所述鳍的第一部分而所述第二有源区包括所述鳍的第二部分。
6.一种半导体结构，包括：
第一有源区，包括具有第一源极区、第一漏极区和第一栅极的第一器件，其中，所述第一源极区和所述第一漏极区邻近于所述第一栅极设置且位于所述第一栅极的任一侧上；
第二有源区，包括具有第二源极区、第二漏极区和第二栅极的第二器件，其中，所述第二源极区和所述第二漏极区邻近所述第二栅极设置且位于所述第二栅极的任一侧上；
隔离区和伪栅极，所述隔离区插设在所述第一有源区和所述第二有源区之间并且邻近所述第一有源区和所述第二有源区中的每一个，以及所述伪栅极形成在所述隔离区上方；以及
输入/输出(I/O)器件，包括形成在所述半导体结构的I/O区内的I/O栅叠件；
其中，所述第一源极区和所述第一漏极区的其中一个邻近所述隔离区的第一侧设置，而所述第二源极区和所述第二漏极区的其中一个邻近所述隔离区的第二侧设置；
其中，所述第一栅极和所述第二栅极包括具有第一厚度的第一介电层，而所述伪栅极和所述I/O栅叠件包括具有大于所述第一厚度的第二厚度的第二介电层。
7.根据权利要求6所述的半导体结构，其中，所述第一栅极和所述第二栅极包括金属栅电极，而所述伪栅极包括多晶硅栅电极。
8.一种半导体制造方法，包括：
形成将第一有源区和第二有源区分隔开的隔离区；
在所述第一有源区内形成具有源极、漏极和栅极的器件，所述栅极包括具有第一厚度的第一介电层，其中，所述源极和所述漏极邻近所述栅极形成且位于所述栅极的任一侧上，并且所述源极区和所述漏极区的其中一个邻近所述隔离区形成；
在所述第一有源区和所述隔离区之间的界面处的基脚区上方形成具有第二厚度的第二介电层，其中，所述第二厚度大于所述第一厚度；以及
当在所述基脚区上方形成所述第二介电层时，同时在I/O器件区上方形成所述第二介电层。
9.根据权利要求8所述的方法，还包括：在形成在所述基脚区上方的所述第二介电层上方形成伪栅极。
10.根据权利要求9所述的方法，还包括：当形成所述器件的所述第一介电层时，同时形成多个其他的伪栅极的所述第一介电层。
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