JP2009117557A - 相補型半導体装置及びその製造方法 - Google Patents

相補型半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2009117557A
JP2009117557A JP2007287870A JP2007287870A JP2009117557A JP 2009117557 A JP2009117557 A JP 2009117557A JP 2007287870 A JP2007287870 A JP 2007287870A JP 2007287870 A JP2007287870 A JP 2007287870A JP 2009117557 A JP2009117557 A JP 2009117557A
Authority
JP
Japan
Prior art keywords
insulating film
gate insulating
gate
gate electrode
semiconductor region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007287870A
Other languages
English (en)
Other versions
JP5178152B2 (ja
Inventor
Masamichi Suzuki
正道 鈴木
Masato Koyama
正人 小山
Yoshinori Tsuchiya
義規 土屋
Hirotake Nishino
弘剛 西野
Reika Ichihara
玲華 市原
Akira Takashima
章 高島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2007287870A priority Critical patent/JP5178152B2/ja
Priority to US12/200,599 priority patent/US7863695B2/en
Publication of JP2009117557A publication Critical patent/JP2009117557A/ja
Application granted granted Critical
Publication of JP5178152B2 publication Critical patent/JP5178152B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Abstract

【課題】 メタルゲート電極及び高誘電率ゲート絶縁膜を用いたｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタの双方において適正なしきい値電圧を得る。
【解決手段】 半導体基板３０の表面部に形成された第１及び第２の半導体領域１０，２０と、第１の半導体領域１０上に形成された、Ｌａ及びＡｌを含む第１のゲート絶縁膜１１及び第１のゲート電極１２を有するｎ型ＭＩＳトランジスタと、第２の半導体領域２０上に形成された、Ｌａ及びＡｌを含む第２のゲート絶縁膜２１及び第２のゲート電極２２を有するｐ型ＭＩＳトランジスタと、を備えた相補型半導体装置であって、第２のゲート絶縁膜２２における原子濃度比Ａｌ／Ｌａが、第１のゲート絶縁膜１１における原子濃度比Ａｌ／Ｌａよりも大きい。
【選択図】 図７

Description

本発明は、メタルゲート電極及び高誘電率ゲート絶縁膜を用いた相補型半導体装置及びその製造方法に関する。
ＬＳＩの高性能化のための素子微細化には、ゲート絶縁膜の薄膜化が要求される。この要求を実現するために、ゲート絶縁膜には、ＳｉＯ2 よりも高い高誘電率を有する所謂 High-k 膜が、ゲート電極には、多結晶シリコンの空乏化層を排除できるメタルゲート電極の適用がそれぞれ検討されている。そして、これらの新材料導入による実効的なゲート絶縁膜厚の薄膜化によって、ＳｉＯ2 よりも低い漏れ電流、低消費電力素子の実現が期待されている。
メタルゲート電極材料を選択するにあたっての前提は、消費電力を抑えるために、メタルゲート電極が、ｎ型，ｐ型の双方のＭＯＳトランジスタにおいて適正なしきい値電圧を与える仕事関数をゲート絶縁膜との界面で示すことである。具体的には、ｎ型ＭＯＳトランジスタにおいては、シリコンの伝導帯端のエネルギーに近い４．１ｅＶ程度、さらにｐ型ＭＯＳトランジスタにおいては同じく価電子帯端のエネルギーに近い５．２ｅＶ程度の仕事関数を持つことが望ましい。
しかしながらｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタにおいてそれぞれ異なる金属材料をゲート電極として用いる場合は、製造プロセスが極めて煩雑化すると共に製造コストの増大を招く。加えて、ｎ型ＭＯＳトランジスタ向け、ｐ型ＭＯＳトランジスタ向けの各々のメタルゲート電極において、ソース／ドレイン領域の活性化熱処理等のＬＳＩ製造プロセスに耐性があり、且つ前記のような仕事関数を示す金属材料を見出せていないのが現状である。より具体的には、ｎ型ＭＯＳトランジスタ用ゲート電極材料では仕事関数が理想値よりも増加し、ｐ型ＭＯＳトランジスタ用ゲート電極材料では逆に仕事関数が理想値よりも低下してしまい、各々のトランジスタにおいてしきい値電圧が高くなってしまう傾向がある。
特開２００６−８０４０９号公報 特開２００４−２１４３８６号公報 特開２００６−２２２３８５号公報
本発明は、上記事情を考慮してなされたもので、その目的とするところは、メタルゲート電極及び高誘電率ゲート絶縁膜を用いたｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタの双方において適正なしきい値電圧を得ることのできる相補型半導体装置及びその製造方法を提供することにある。
上記課題を解決するために本発明は、次のような構成を採用している。
即ち、本発明の一態様に係わる相補型半導体装置は、半導体基板と、前記半導体基板の表面部に形成された第１の半導体領域と、前記半導体基板の表面部に形成された第２の半導体領域と、前記第１の半導体領域上に形成された、Ｌａ及びＡｌを含む第１のゲート絶縁膜と、該ゲート絶縁膜上に形成された第１のゲート電極とを有するｎ型ＭＩＳトランジスタと、前記第２の半導体領域上に形成された、Ｌａ及びＡｌを含む第２のゲート絶縁膜と、該ゲート絶縁膜上に形成された第２のゲート電極とを有するｐ型ＭＩＳトランジスタと、を具備し、前記第２のゲート絶縁膜におけるＡｌのＬａに対する原子濃度比Ａｌ／Ｌａが、前記第１のゲート絶縁膜におけるＡｌのＬａに対する原子濃度比Ａｌ／Ｌａよりも大きいことを特徴とする。
また、本発明の別の一態様に係わる相補型半導体装置の製造方法は、半導体基板の表面部に、第１の半導体領域と第２の半導体領域を形成する工程と、前記第１の半導体領域上に、Ｌａ及びＡｌを含む第１のゲート絶縁膜を形成した後、該ゲート絶縁膜上に第１のゲート電極を形成することにより、ｎ型ＭＩＳトランジスタのゲート部を形成する工程と、前記第２の半導体領域上に、Ｌａ及びＡｌを含み、ＡｌのＬａに対する原子濃度比Ａｌ／Ｌａが、前記第１のゲート絶縁膜におけるＡｌのＬａに対する原子濃度比Ａｌ／Ｌａよりも大きい第２のゲート絶縁膜を形成した後、該ゲート絶縁膜上に第２のゲート電極を形成することにより、ｐ型ＭＩＳトランジスタのゲート部を形成する工程と、を含むことを特徴とする。
また、本発明の別の一態様に係わる相補型半導体装置の製造方法は、半導体基板の表面部に、第１の半導体領域と第２の半導体領域を形成する工程と、前記第１の半導体領域上に、Ｌａ及びＡｌを含む第１のゲート絶縁膜を形成し、該第１のゲート絶縁膜上に第１のゲート電極を形成することにより、ｎ型ＭＩＳトランジスタのゲート部を形成し、且つ前記第２の半導体領域に前記第１のゲート絶縁膜と同じ材料の第２のゲート絶縁膜を形成し、該第２のゲート絶縁膜上に第２のゲート電極を形成することにより、ｐ型ＭＩＳトランジスタのゲート部を形成する工程と、前記第２のゲート電極を通して前記第２のゲート絶縁膜中にＡｌをイオン注入、又は前記第１のゲート電極を通して前記第１のゲート絶縁膜中にＬａをイオン注入することにより、前記第２のゲート絶縁膜におけるＡｌのＬａに対する原子濃度比Ａｌ／Ｌａを、前記第１のゲート絶縁膜におけるＡｌのＬａに対する原子濃度比Ａｌ／Ｌａよりも大きくする工程と、を含むことを特徴とする。
本発明によれば、Ｌａ及びＡｌを含む絶縁膜でゲート絶縁膜を形成し、ｐ型ＭＩＳトランジスタとｎ型ＭＩＳトランジスタでＡｌのＬａに対する原子濃度比Ａｌ／Ｌａを変えることにより、メタルゲート電極及び高誘電率ゲート絶縁膜を用いたｎ型ＭＩＳトランジスタとｐ型ＭＩＳトランジスタの双方において適正なしきい値電圧を得ることができる。
発明の実施形態を説明する前に、本発明の骨子について説明する。
本発明の骨子は、ｐ型ＭＩＳトランジスタのゲート絶縁膜におけるＡｌのＬａに対する原子濃度比Ａｌ／Ｌａを、同じくｎ型ＭＩＳトランジスタのゲート絶縁膜におけるＡｌのＬａに対する原子濃度比Ａｌ／Ｌａよりも大きく設定することで、ｎ，ｐ双方のＭＩＳトランジスタにおいて適正なしきい値電圧を与えることにある。
まず、ＬａＡｌＯかならるゲート絶縁膜をモチーフにして、ゲート絶縁膜中のＬａとＡｌの濃度を制御することによりしきい値電圧を制御できることを示す実験結果について説明する。
図１は、ＰＬＤ（Pulsed laser deposition）法によって、Ｌａ2Ｏ3 とＡｌ2Ｏ3 をそれぞれ２：１、１：２、１：１の割合で混合し作製した焼結体ターゲットを用いて成膜した膜のそれぞれの断面ＴＥＭ像である。用いた基板は希弗酸処理により自然酸化膜を除去したｐ型のＳｉ基板である。また、成膜条件は全ての膜において共通で、基板温度は６００℃、成膜雰囲気は真空中である。
図１に示した３種の膜断面構造には大きな差は観測されず、膜は全てアモルファス状態であり、またＳｉＯ2 のような低誘電率界面層は観測されない。これは、ＬａＡｌＯ3 単結晶をターゲットとして成膜した場合（例えば、特許文献１参照）と同様の結果である。
図２は、図１に示したそれぞれの試料に対して、ＲＢＳ（Rutherford backscattering spectroscopy）分析により得た元素の深さ方向プロファイルを示す図である。この図２に示されるように、当然のことながらターゲットの組成に依存して、試料間で膜中のＬａとＡｌの濃度に違いは見られるが、それ以外に特徴的な差は観測されていない。
図３は、これらの膜をゲート絶縁膜とし、電極としてＭｏを堆積させて作製したキャパシタの容量−電圧特性を示す図である。図３中には、成膜に用いたターゲットのＬａ：Ａｌ組成比を示す。また、堆積された膜の組成比もほぼターゲットの組成比と同じであったことを付け加えておく。
図３に示されるように、ゲート絶縁膜の組成に依存してフラットバンド電圧が変化していることが分かる。より具体的には、Ｌａ：Ａｌ＝１：１の試料を中間にして、Ａｌがリッチになるとフラットバンド電圧が正側へシフトし、逆にＬａがリッチになるとフラットバンド電圧が負側へシフトしていることが分かる。この結果は、Ｌａ、Ａｌ、Ｏで構成されるゲート絶縁膜の場合、Ａｌはフラットバンドの正側へのシフトに作用し、Ｌａは同じく負側へのシフトに作用することを示している。また、図３の結果から、シフト量の絶対値を比較すると、Ａｌによるシフトの方がＬａによるシフトに比べより大きいことが分かる。
図４は、ｎ型のＳｉ基板上にＭＢＥ（Molecular beam epitaxy）法により酸素雰囲気中でＬａとＡｌを蒸発させながら、ＰＬＤ法と同様にＬａとＡｌの濃度比を変化させてＬａＡｌＯ膜を堆積させ、さらにＭｏを電極として作製したキャパシタの容量−電圧特性を示す図である。何れの場合においても酸素分圧は同一である。図４中には、ＩＣＰ−ＭＳ（Inductively coupled plasma-mass spectrometry）により元素定量分析した結果得られたＡｌ／Ｌａ濃度比を示す。
図４に示されるように、この条件で作製したキャパシタでも、Ａｌがリッチになるほどフラットバンド電圧が正側へシフトしている様子が観測される。図３及び図４の結果から、ＬａとＡｌによるフラットバンド電圧のシフトは、成膜手法や基板極性に依存することなく起こる、材料固有の現象であることが分かる。言うまでもなく、上記で示したフラットバンド電圧のシフトはＭＩＳトランジスタにおけるしきい値電圧のシフトと対応している。よって、上記のＬａとＡｌによる作用を踏まえると、ゲート絶縁膜中のＬａとＡｌの濃度比を変更させることで、ＣＭＯＳトランジスタのしきい値電圧を制御できる。より具体的には、適正なしきい値電圧を与えるＣＭＯＳトランジスタを実現させるためには、ｐ型ＭＯＳトランジスタにおけるゲート絶縁膜中のＡｌ／Ｌａ濃度比を、ｎ型ＭＯＳトランジスタにおけるゲート絶縁膜中のＡｌ／Ｌａ濃度比よりも大きく設定することが効果的である。
このようなＬａとＡｌがもたらすしきい値電圧のシフト方向が逆である現象は、ＬａとＡｌがゲート絶縁膜中にもたらす固定電荷の極性が逆であることに起因していると考えられる。即ち、Ａｌリッチの場合、図５（ａ）に示すように、基板界面に負の固定電荷が発生し、フラットバンド電圧を正側にシフトさせる。これとは逆にＬａリッチの場合、図５（ｂ）に示すように、基板界面に正の固定電荷が発生し、フラットバンド電圧を負側にシフトさせる。このことから、図３、図４の結果はＳｉ基板とＬａＡｌＯ3 が直接接合した構造のものであるが、ＬａＡｌＯ3 膜とＳｉ基板の間にＳｉ酸化物からなる層が形成されていても上記のシフトは発現すると推察される。
図６は、ＲＢＳチャネリング法により分析したＳｉ基板界面の深さ方向の引っ張り歪み分析の結果を示す図である。図６に示したように、Ｌａ濃度が高い方が、引っ張り歪み量が大きくなっていることが分かる。ｎ型ＭＯＳトランジスタにおいては、引っ張り歪みが大きくなることは、キャリア移動度向上に繋がるため望ましいことから、前記のようなＬａ濃度が高いゲート絶縁膜をｎ型ＭＯＳトランジスタへ配置することは、しきい値電圧の制御だけでなく、キャリア移動度の観点からも望ましい。また、このようにゲート絶縁膜に起因して印加された歪みは、界面から１０ｎｍ離れた深さにおいては完全に消失しているのが確認された。
ここで、（特許文献２）では、チャネル上に基板とは異なる格子間隔を有する結晶性金属酸化物絶縁膜をゲート絶縁膜としてエピタキシャル成長させることにより、チャネル領域の格子間隔を変調させ、キャリアの移動度を向上させる方法が提案されている。この現象は、エピタキシャル膜であるが故に、Ｓｉ基板は界面から５０ｎｍの領域にまで、略均一に０．７％程度もの歪み量が含有されるとしている。このような歪み量が５０ｎｍ以上に亘って存在した場合、機械的衝撃に弱く、僅かな衝撃により、転位即ち結晶欠陥を発生して歪みが緩和され、デバイス特性が劣化してしまう懸念がある上、素子間のばらつきが大きくなってしまう問題点がある。これに対し、Ｌａ及びＡｌを含むアモルファスの高誘電率絶縁膜でゲート絶縁膜を形成した場合に生じる歪みには、そのような危惧は無い。さらに、アモルファス絶縁膜の形成の場合は、エピタキシャル成長と比して形成プロセスも極めて簡便である。
また、（特許文献３）には、ｐ型ＭＯＳトランジスタのゲート絶縁膜の少なくとも金属電極側を、Ｚｒ，Ｈｆ，Ｔｉ，Ｔａ，Ｎｂ，Ｖ及びＬａ等の希土類元素の何れかを含む酸化物で形成し、ｎ型ＭＯＳトランジスタのゲート絶縁膜の少なくとも金属電極側を、Ａｌ，Ｓｉ，Ｇｅの何れかを含む絶縁体で形成したＣＭＯＳ半導体装置が開示されている。そして、しきい値電圧を制御するためには、金属電極界面に接する原子の電気陰性度の差から、ｎ型ＭＯＳトランジスタでＡｌ濃度が高くｐ型ＭＯＳトランジスタでＬａ濃度が高い必要があることが明記してある。
この（特許文献３）におけるｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタへのＬａ及びＡｌの濃度の高低は本提案とは逆であり、ＣＭＯＳトランジスタにおけるゲート絶縁膜の構造がはっきりと異なる。これは、しきい値電圧を制御するための現象が、（特許文献３）と本提案とは異なるためである。（特許文献３）では電極との界面に配置された元素の電気陰性度の差を利用しているのに対し、本提案では絶縁膜を形成する元素（Ｌａ、Ａｌ）がもたらす固定電荷を利用しているためである。即ち、ゲート絶縁膜の全体がＬａ及びＡｌを含む高誘電率絶縁膜で形成された場合には、（特許文献３）のような電極との界面に配置された元素の電気陰性度の効果よりも、本提案のようなゲート絶縁膜中固定電荷による効果の方が大きいことが先に示した実験結果により判明した。
以下では、本発明の詳細を図示の実施形態によって説明する。なお、以下の説明はこの発明における最良の形態の例であって特許請求の範囲内で、変更・修正をして他の実施形態をなすことは容易であり、以下の説明が特許請求の範囲を限定するものではない。
（第１の実施形態）
図７は、本発明の第１の実施形態に係わる相補型半導体装置（ＣＭＯＳトランジスタ）の概略構成を示す断面図である。Ｓｉ基板３０上にＳｉＯ2 からなる素子分離絶縁膜３１を介してｐ型及びｎ型のＳｉ領域１０，２０が形成されている。なお、基板としては、ＳＯＩ（Silicon On Insulator）構造の基板を用いてもよい。ｐ型Ｓｉ領域（第１の半導体領域）１０上にはｎ型ＭＯＳトランジスタ、ｎ型Ｓｉ領域（第２の半導体領域）２０上にはｐ型ＭＯＳトランジスタが形成されている。
ｎ型ＭＯＳトランジスタにおいては、ｐ型Ｓｉ領域１０の上に、ゲート絶縁膜（第１のゲート絶縁膜）１１としてＡｌ／Ｌａ＝１の濃度比を持つアモルファスのＬａＡｌＯ3 膜が、ＳｉＯ2 界面層を有さずに堆積されている。ゲート絶縁膜１１上には、ＴａＣからなるゲート電極（第１のゲート電極）１２が形成されている。ゲート絶縁膜１１とゲート電極１２の側面部には、ＳｉＮからなるゲート側壁絶縁膜１５が形成されている。ｐ型Ｓｉ領域１０上に浅いエクステンション層（ｎ- 層）１３とソース／ドレイン領域（ｎ+ 層）１４が形成されている。そして、ソース／ドレイン領域１４上には、ＮｉＳｉ層１６が形成されている。
ｐ型ＭＯＳトランジスタにおいては、ｎ型Ｓｉ領域２０の上に、ゲート絶縁膜（第２のゲート絶縁膜）２１としてＡｌ／Ｌａ＝１．５の濃度比を持つアモルファスのＬａＡｌＯ3 膜が、ＳｉＯ2 界面層を有さずに堆積されている。ゲート絶縁膜２１上には、ＴａＣからなるゲート電極（第２のゲート電極）２２が形成されている。ゲート絶縁膜２１とゲート電極２２の側面部には、ＳｉＮからなるゲート側壁絶縁膜２５が形成されている。ｎ型Ｓｉ領域２０上に浅いエクステンション層（ｐ- 層）２３とソース／ドレイン領域（ｐ+ 層）２４が形成されている。そして、ソース／ドレイン領域２４上には、ＮｉＳｉ層２６が形成されている。
ここで、ゲート絶縁膜１１，２１のＡｌ／Ｌａ濃度比の違いに応じて、ｎ型ＭＯＳトランジスタのチャネル領域であるｐ型Ｓｉ領域１０には、ｐ型ＭＯＳトランジスタ下のチャネル領域であるｎ型Ｓｉ領域２０に比して大きな引張り歪が印加されている。
また、上記の各要素を形成した基板上には、１２，２２の上面と同じ高さまでＳｉＯ2 からなる層間絶縁膜３６が形成されている。
なお、ゲート電極１２，２２やゲート側壁絶縁膜１５，２５の構成はこれに限ったものではなく、デバイス用途に応じてその材料を自由に選択できる。
また、ゲート絶縁膜１１，２１中のＬａ及びＡｌの深さ方向の分布に関して制限はなく、自由に設定できるが、固定電荷によるしきい値シフトの場合は、固定電荷は電極から離れた位置に存在している方が効果的である。このため、ｐ型ＭＯＳトランジスタにおいては、Ａｌは電極界面より基板界面において濃度が高く、ｎ型ＭＯＳトランジスタにおいては、Ｌａが電極界面より基板界面において濃度が高く設定している方が望ましい。
また、ゲート絶縁膜１１，２１は、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタ両方のゲート絶縁膜にＬａ及びＡｌが含まれていれば、その母材となる材料に制限は無い。例えば、ＨｆＳｉＯ，ＨｆＯ2 ，ＨｆＳｉＯＮ中にＬａ及びＡｌが含まれている構造でもよい。さらに、シリコン基板との界面側にＬａＡｌＯを配置し、ゲート電極界面側にＨｆＯ2 ，ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＡｌＯ，ＨｆＬａＯのような絶縁膜を配置してもよい。ゲート電極界面側にＨｆＯ2 ，ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＡｌＯ，ＨｆＬａＯのような絶縁膜を配置した場合、電気陰性度の差を利用した前述の（特許文献３）の効果を得ることも可能となる。
本実施形態による上記構造によれば、ｎ型ＭＯＳトランジスタの実効仕事関数はＴａＣ固有の値である４．１ｅＶを示すのに対して、ｐ型ＭＯＳトランジスタの実効仕事関数はゲート絶縁膜中のＡｌ／Ｌａ濃度比がｎ型ＭＯＳトランジスタのそれに比べ高いことに起因して、５．２ｅＶを示す。これにより、ＴａＣをｎ型ＭＯＳトランジスタ，ｐ型ＭＯＳトランジスタに共通のゲート電極として用いながら、ｎ型ＭＯＳトランジスタ，ｐ型ＭＯＳトランジスタともに適性なしきい値電圧にて動作させることができる。
次に、本実施形態のＣＭＯＳトランジスタの製造方法について説明する。
まず、図８（ａ）に示すように、イオン注入法などにより、Ｓｉ基板（半導体基板）３０上にｐ型Ｓｉ領域（第１の半導体領域）１０及びｎ型Ｓｉ領域（第２の半導体領域）２０を形成する。続いて、ｐ型Ｓｉ領域１０及びｎ型Ｓｉ領域２０の境界表面に、シリコン酸化物層からなる素子分離層３１を形成する。
次いで、図８（ｂ）に示すように、ｐ型Ｓｉ領域１０，ｎ型Ｓｉ領域２０及び素子分離層３１の上に、ダミーゲート絶縁膜としてのＳｉＯ2 膜３２を堆積し、更にその上にダミーゲート電極としての多結晶Ｓｉ膜３３を堆積する。
次いで、図８（ｃ）に示すように、ＲＩＥなどの公知のエッチング技術を用いてＳｉＯ2 膜３２及び多結晶Ｓｉ膜３３を加工してダミーゲート電極構造を形成する。
次いで、図９（ｄ）に示すように、公知の方法で、ダミーゲート電極構造をマスクとして、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタのそれぞれにｎ型不純物，ｐ型不純物をイオン注入し、ソース／ドレインのエクステンション層１３，２３となる拡散層を形成する。ここで、片方のＦＥＴにイオン注入する際は、逆側のＦＥＴはレジストによりマスクされている。
次いで、図９（ｅ）に示すように、公知の方法でＳｉＮ層を全面に堆積させた後、ＲＩＥでエッチバックすることによりゲート側壁絶縁膜１５，２５を形成する。
次いで、図９（ｆ）に示すように、ダミーゲート電極構造及びゲート側壁絶縁膜１５，２５をマスクとしてｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタのそれぞれにｎ型不純物，ｐ型不純物をイオン注入し、活性化のための熱処理を施して、浅いエクステンション層１３，２３を含むソース／ドレイン領域１４，２４を形成する。ここで、片方のＦＥＴにイオン注入する際は、逆側のＦＥＴはレジストによりマスクされている。
なお、エクステンション層１３，２３の形成には、選択エピタキシャル成長法を用い、デバイス特性としても短チャネル効果の抑制が可能であるエレベート型ソース・ドレイン構造を用いてもよい。また、エレベート型ソース・ドレイン構造の形成の際に、同時に不純物を導入してもよい。
次に、図１０（ｇ）に示すように、ＰＥＰ（Photo Engraving Process）により、ゲート電極構造部上をレジスト３４によりマスクする。続いて、全面に例えばスパッタ法など公知の方法でＮｉ膜３５を１０ｎｍ程度堆積させる。
次いで、図１０（ｈ）に示すように、４００℃程度の熱処理を施すことによりＮｉとＳｉを反応させ、その後薬液などにより未反応のＮｉ、ゲート電極構造部上のレジストを除去することで、ソース／ドレイン領域表面にコンタクトとしてＮｉＳｉ層１６，２６を形成させる。ソース／ドレイン領域表面はＣｏＳｉなど、熱処理により自己整合的に形成される金属シリサイドであればよい。また、これらシリサイド化における熱処理条件は適宜変更できる。
次いで、図１０（ｉ）に示すように、ＳｉＯ2 からなる層間絶縁膜３６を形成後、表面をＣＭＰ法などによって平坦化し、ダミーゲート電極表面を露出させる。
次いで、図１１（ｊ）に示すように、ＣＦ4 のエッチングガスを用いたＣＤＥ（Chemical Dry Etching）などによって、ダミーゲート電極３３を選択的に除去する。続いて、弗化水素酸によりダミーゲート絶縁膜３２を溶解，除去させることにより、ゲート埋め込み用溝を形成する。
次いで、図１１（ｋ）に示すように、例えばＣＶＤ法により、全面に厚さ１μｍ程度のＳｉ膜を形成し、続いてＰＥＰにより、このＳｉ膜をパターニングし、ｐ型ＭＯＳトランジスタのゲート埋め込み溝以外の領域上にＳｉからなるマスク材３７を形成する。
次いで、図１２（ｌ）に示すように、マスク材３７上及びｐ型ＭＯＳトランジスタのゲート埋め込み溝内に、ＣＶＤ法やスパッタ法など公知の方法を用いて、ｐ型ＭＯＳトランジスタ用ゲート絶縁膜２１として、Ａｌ／Ｌａ濃度比＝１．５のアモルファスのＬａＡｌＯ3 膜３８を約３ｎｍの厚さで形成させる。また、前記のようにゲート絶縁膜２１としては、ゲート絶縁膜２１中のＡｌ／Ｌａ濃度比＝１．５という条件の下であれば、Ａｌ及びＬａがＨｆＯ2 ，Ｔａ2Ｏ5，ＺｒＯ2 ，ＨｆＳｉＯ，ＺｒＳｉＯ，ＨｆＳｉＯＮ，ＺｒＳｉＯＮ，ＨｆＯＮ，ＺｒＯＮ，ＨｆＹＯなど他の絶縁膜中に含まれている場合でもよい。また、このときＡｌがもたらす固定電荷によるしきい値電圧制御の効果を大きくするためには、電極側界面よりＳｉ基板界面側でよりＡｌ濃度が高いことが望ましい。
次いで、図１２（ｍ）に示すように、Ｓｉからなるマスク材３７を除去後、同様にしてｎ型ＭＯＳトランジスタのゲート埋め込み溝以外の領域上にＳｉからなるマスク材（図示せず）を形成し、ｎ型ＭＯＳトランジスタ用ゲート絶縁膜１１として、Ａｌ／Ｌａ濃度比＝１のアモルファスのＬａＡｌＯ3 膜を約３ｎｍの厚さで形成させ、さらにＳｉからなるマスク材を除去する。また、ｎ型ＭＯＳトランジスタ、ｐ型ＭＯＳトランジスタ各々の半導体層上にはＳｉ酸化物を有していてもよい。
これ以降は、公知の方法で、ＴａＣをゲート埋め込み用溝のＬａＡｌＯ3 膜上に堆積させることにより、前記図７に示す構造が得られる。
このように本実施形態では、ｐ型ＭＯＳトランジスタのゲート絶縁膜２１ではＡｌ／Ｌａ濃度比＝１．５、ｎ型ＭＯＳトランジスタのゲート絶縁膜１１ではＡｌ／Ｌａ濃度比＝１とした。これにより、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタに同じゲート電極材料（ＴａＣ）を用いながら、ｎ型ＭＯＳトランジスタの実効仕事関数をＴａＣ固有の値である４．１ｅＶ、ｐ型ＭＯＳトランジスタの実効仕事関数を５．２ｅＶにすることができ、ｎ型ＭＯＳトランジスタ，ｐ型ＭＯＳトランジスタ共に適性なしきい値電圧にて動作させることができる。
また、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタ共に、ゲート絶縁膜中のＡｌ／Ｌａ濃度比は１以上とした。これは、ｎ型ＭＯＳトランジスタではゲート絶縁膜１１中の固定電荷が最小となるＡｌ／Ｌａ濃度比＝１とすることで、キャリアである電子の固定電荷による散乱に伴う移動度劣化を抑制し、電子と比して固定電荷による散乱に鈍感な正孔がキャリアとなるｐ型ＭＯＳトランジスタの方で、組成をＡｌ／Ｌａ濃度比＝１からずらして固定電荷を存在させて、しきい値を制御することが望ましいからである。
（第２の実施形態）
図１３及び図１４は、本発明の第２の実施形態に係るＣＭＯＳトランジスタの製造工程を示す断面図である。
本実施形態においては、ソース／ドレイン領域形成工程前に、ゲート絶縁膜を形成させるＣＭＯＳトランジスタの製造工程について説明する。ＣＭＯＳトランジスタの最終的な構成は、第１の実施形態と同様である。
先に説明した第１の実施形態と同様にして、ｐ型Ｓｉ領域１０及びｎ型Ｓｉ領域２０の境界表面にシリコン酸化物層からなる素子分離層３１を形成した後、図１３（ａ）に示すように、ｐ型ＭＯＳトランジスタのゲート絶縁膜が形成される面以外の領域上にレジストからなるマスク材４１を形成した。続いて、ＣＶＤ法やスパッタ法など公知の方法を用いて、ｐ型ＭＯＳトランジスタ用ゲート絶縁膜２１として、Ａｌ／Ｌａ濃度比＝１．５のアモルファスのＬａＡｌＯ3 膜４２を約３ｎｍの厚さで形成する。その後、レジストからなるマスク材４１を除去する。
次いで、図１３（ｂ）に示すように、図１３（ａ）の工程と同様にして、ｎ型ＭＯＳトランジスタのゲート絶縁膜が形成される面以外の領域上にレジストからなるマスク材４３を形成した。続いて、ＣＶＤ法やスパッタ法など公知の方法を用いてｎ型ＭＯＳトランジスタ用ゲート絶縁膜１１として、Ａｌ／Ｌａ濃度比＝１のアモルファスのＬａＡｌＯ3 膜４４を約３ｎｍの厚さで形成する。その後、レジストからなるマスク材４３を除去する。
次いで、図１４（ｃ）に示すように、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタのゲート絶縁膜面以外の領域上に、レジストからなるマスク材４５を形成した。続いて、公知の方法でゲート電極材料としてＴａＣ膜４６を堆積させることにより、マスク材４５上及びゲート絶縁膜１１，２１上にＴａＣ膜４６を形成する。
次いで、図１４（ｄ）に示すように、レジストからなるマスク材４５をリフトオフにより除去する。これにより、ゲート部以外のＴａＣ膜４６が除去されることになり、ゲート電極１２，２２が形成される。
次いで、図１４（ｅ）に示すように、ゲート電極１２，２２をマスクとして、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタそれぞれにｎ型不純物、ｐ型不純物をイオン注入することにより、ソース／ドレインのエクステンション層１３，２３となる拡散層を形成する。続いて、公知の方法でＳｉＮ層を全面に堆積させ、ＲＩＥによりゲート側壁絶縁膜１５，２５を形成する。
その後、ゲート電極１２，２２及びゲート側壁１５，２５をマスクとしてｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタ各々のｎ型不純物、ｐ型不純物をイオン注入し、活性化のための熱処理を施して、浅いエクステンション層１３，２３を含むソース／ドレイン領域１４，２５を形成することにより、前記図７に示すＣＭＯＳトランジスタが得られる。
このように本実施形態においても、ｐ型ＭＯＳトランジスタのゲート絶縁膜２１ではＡｌ／Ｌａ濃度比＝１．５、ｎ型ＭＯＳトランジスタのゲート絶縁膜１１ではＡｌ／Ｌａ濃度比＝１としたＣＭＯＳトランジスタを得ることができる。従って、先の第１の実施形態と同様の効果が得られる。また、ダミーゲートを作る必要がないため、工程が簡略化される利点もある。
（第３の実施形態）
図１５は、本発明の第３の実施形態に係るＣＭＯＳトランジスタの製造工程を示す断面図である。
本実施形態においては、Ａｌのイオン注入によりｐ型ＭＯＳトランジスタのゲート絶縁膜中のＡｌ／Ｌａ濃度比をｎ型ＭＯＳトランジスタのＡｌ／Ｌａ濃度比より高くするＣＭＯＳトランジスタの製造方法について説明する。ＣＭＯＳトランジスタの構成は、第１の実施形態と同様である。
まず、図１５（ａ）に示すように、先の第１の実施形態と同様にして、ｐ型Ｓｉ領域１０及びｎ型Ｓｉ領域２０の境界表面にシリコン酸化物層からなる素子分離層３１を形成する。続いて、ｐ型Ｓｉ領域１０，ｎ型Ｓｉ領域２０及び素子分離層３１の上に、ゲート絶縁膜としてＡｌ／Ｌａ濃度比＝１のアモルファスのＬａＡｌＯ3 膜５１を約３ｎｍの厚さで堆積し、更にその上にゲート電極としてＴａＣ膜５２を堆積する。
次いで、図１５（ｂ）に示すように、ＲＩＥなどの公知のエッチング技術を用いてＬａＡｌＯ3 膜５１，ＴａＣ膜５２を加工してゲート電極構造を形成する。即ち、ｎ型ＭＯＳトランジスタ領域にゲート絶縁膜１１及びゲート電極１２を形成し、ｐ型ＭＯＳトランジスタ領域にゲート絶縁膜２１’及びゲート電極２２を形成する。その後、第１の実施形態における製造工程と同様にして、ゲート側壁絶縁膜１５，２５、エクステンション層１３，２３及びソース／ドレイン領域１４，２４を形成する。
ここで、ゲート電極１２，２２はＴａＣ膜５２の加工により形成されるために同じ材料となるが、必ずしもこれに限らない。例えば、ｐ型Ｓｉ領域１０及びｎ型Ｓｉ領域２０に異なる金属材料を形成しておくことにより、ゲート電極１２，２２を異なる材料で形成することも可能である。
次いで、図１５（ｃ）に示すように、ＰＥＰによりｐ型ＭＯＳトランジスタのゲート電極面以外の領域をレジストからなるマスク材５３によりマスクする。続いて、ゲート絶縁膜領域に注入されるよう設定した加速電圧加速電圧にて、Ａｌを全面にイオン注入し、ｐＭＯＳトランジスタのゲート絶縁膜２１におけるＡｌ／Ｌａ濃度比を１．５に上げた。その後、例えば酸素雰囲気中のアニール等を施してもよい。
これ以降は、レジストを除去することによって、前記図７に示すのと同様のＣＭＯＳトランジスタが得られることになる。
以上では、ｐ型Ｓｉ領域１０及びｎ型Ｓｉ領域２０上に、Ａｌ／Ｌａ濃度比＝１のアモルファスのＬａＡｌＯ3 膜５１を約３ｎｍの厚さで形成させた後、Ａｌをイオン注入することにより各々のゲート絶縁膜のＡｌ／Ｌａをそれぞれ１及び１．５とする方法を説明した。これとは逆にＬａを選択的にイオン注入することにより同じ最終形態を得ることができる。即ち、ｐ型Ｓｉ領域１０及びｎ型Ｓｉ領域２０上にＡｌ／Ｌａ濃度比＝１．５のアモルファスのＬａＡｌＯ3 膜を形成し、その後、Ｌａをｎ型ＭＯＳトランジスタのゲート絶縁膜１１中のみにイオン注入することによっても、同様の構成を実現することができる。但し、ＬａはＡｌに比して重い（原子量が大きい）ため、イオン注入が難しくなる問題があり、従ってＡｌをイオン注入する方が望ましい。
また、本実施形態では、ゲート絶縁膜１１，２１’及びゲート電極１２，２２の形成後にソース／ドレイン領域１４，２４の形成を行ったが、先の第１の実施形態と同様に、ゲート絶縁膜１１，２１’及びゲート電極１２，２２の形成前にソース／ドレイン領域１４，２４を形成することも可能である。さらに、さらに、ゲート絶縁膜へのＡｌやＬａのイオン注入を、ソース／ドレイン領域１４，２４の形成前に行うことも可能である。
（第４の実施形態）
図１６は、本発明の第４の実施形態に係わるＣＭＯＳトランジスタの製造工程を示す断面図である。
本実施形態では、ｎ型ＭＯＳ、ｐ型ＭＯＳトランジスタにおいて、異なるゲート電極材料を用いた例を説明する。具体的には、第１の実施形態のＣＭＯＳトランジスタ構成におけるｐ型ＭＯＳトランジスタのゲート電極部がＷであることと、ｐ型ＭＯＳトランジスタのゲート絶縁膜であるＬａＡｌＯ3 のＡｌ／Ｌａ比が１．１であること以外は、第１の実施形態のＣＭＯＳトランジスタ構成と同様である。そして第４の実施形態における製造工程は、第１の実施形態の製造工程と、図１１（ｊ）のダミーゲート除去後の工程までは同様である。
ダミーゲート除去後、本実施形態の製造工程では、図１６（ａ）に示すように、ｐ型ＭＯＳトランジスタのゲート埋め込み溝以外の領域上にＳｉからなるマスク材６１を形成する。続いて、マスク材６１上及びｐ型ＭＯＳトランジスタのゲート埋め込み溝内に、ＣＶＤ法やスパッタ法など公知の方法を用いてｐ型ＭＯＳトランジスタ用ゲート絶縁膜としてＡｌ／Ｌａ濃度比＝１．１のアモルファスのＬａＡｌＯ3 膜６２を約３ｎｍの厚さで形成する。その後、ＬａＡｌＯ3 膜６２上に、ｐ型ＭＯＳトランジスタのゲート電極として、シリコンのエネルギーギャップ中央よりも価電子帯寄りの仕事関数を持つＷ膜６３を堆積する。
次いで、Ｓｉからなるマスク材６１を除去することにより、ｐ型ＭＯＳトランジスタ用のゲート絶縁膜２１０及びゲート電極２２０が形成される。続いて、図１６（ｂ）に示すように、図１６（ａ）の工程と同様にして、ｎ型ＭＯＳトランジスタのゲート埋め込み溝以外の領域上にＳｉからなるマスク材７１を形成し、マスク材７１上及びｎ型ＭＯＳトランジスタのゲート埋め込み溝内に、ｎ型ＭＯＳトランジスタ用ゲート絶縁膜としてＡｌ／Ｌａ濃度比＝１のアモルファスのＬａＡｌＯ3 膜７２を約３ｎｍの厚さで形成する。その後、ｎ型ＭＯＳトランジスタのゲート電極として、シリコンのエネルギーギャップ中央よりも伝導帯寄りの仕事関数を持つＴａＣ膜７３を堆積する。
次いで、図１６（ｃ）に示すように、Ｓｉからなるマスク材７１を除去することにより、ｎ型ＭＯＳトランジスタ用のゲート絶縁膜１１０及びゲート電極１２０が形成される。Ｓｉからなるマスク材７１を除去することにより、ｎＭＯＳトランジスタ領域にゲート絶縁膜１１０及びゲート電極１２０が形成される。これにより、Ａｌ／Ｌａ濃度比＝１のアモルファスのＬａＡｌＯ3 膜７２からなるゲート絶縁膜１１０とＴａＣ膜７３からなるゲート電極１２０を有するｎ型ＭＯＳトランジスタと、Ａｌ／Ｌａ濃度比＝１．１のアモルファスのＬａＡｌＯ3 膜６２からなるゲート絶縁膜２１０とＷ膜６３からなるゲート電極２２０を有するｐ型ＭＯＳトランジスタと、から構成されたＣＭＯＳトランジスタが得られる。
本実施形態においては、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタのゲート電極にそれぞれＷ，ＴａＣを用いた例を示したが、ゲート電極材料はこれらの材料に限定されるものではない。ｐ型ＭＯＳトランジスタのゲート電極は半導体のエネルギーギャップ中央以下かつ価電子端以上の仕事関数を有していればよく、例えば、Ｒｅ，Ｒｕ，Ｒｈ，Ｐｄ，Ｉｒ，Ａｕ，Ｍｏ，Ｎｉなどを含んだ材料を用いても良い。また、ｎ型ＭＯＳトランジスタのゲート電極は半導体のエネルギーギャップ中央以上かつ伝導帯端以下の仕事関数を有ししていればよく、例えばＴｉ，Ａｇ，Ｔａ，Ｓｂ，Ｃｒ，Ｃｕ，Ｎｂ，Ｉｎなど含んだ材料を用いても良い。
このように本実施形態によれば、ｎ型ＭＯＳトランジスタにおいては、第１の実施形態と同様に、実効仕事関数はＴａＣ固有の値である４．１ｅＶを示し、ｐ型ＭＯＳトランジスタにおいては、ゲート絶縁膜中のＡｌ／Ｌａ濃度比を１．１としているので、Ｗ固有の値である４．６ｅＶよりも大きい５．２ｅＶを示す。従って、第１の実施形態と同様に、ｎ型ＭＯＳトランジスタ，ｐ型ＭＯＳトランジスタ共に適性なしきい値電圧にて動作させることができる。
（第５の実施形態）
図１７は、本発明の第５の実施形態に係わるＣＭＯＳトランジスタの概略構成を示す斜視図である。
本実施形態は、ｐ型及びｎ型の半導体領域を基板表面から突出させた、いわゆるＦｉｎＦＥＴに適用した例である。
Ｓｉ基板（半導体基板）８０上にＳｉＯ2 等の埋め込み絶縁膜８１が形成され、この絶縁膜８１上に、Ｆｉｎ状のｐ型Ｓｉ層（第１の半導体領域）８２とＦｉｎ状のｎ型Ｓｉ層（第２の半導体領域）８３が平行に形成されている。ｐ型Ｓｉ層８２の上面及び側面の一部には、Ａｌ／Ｌａ＝１の濃度比を持つアモルファスのＬａＡｌＯ3 膜からなるゲート絶縁膜８４が形成されている。ｎ型Ｓｉ層８３の上面及び側面の一部には、Ａｌ／Ｌａ＝１．５の濃度比を持つアモルファスのＬａＡｌＯ3 膜からなるゲート絶縁膜８５が形成されている。そして、各ゲート絶縁膜８４，８５を覆うように、ＴａＣからなる共通のゲート電極８６が形成されている。また、ゲート電極８６の側面には、ゲート側壁絶縁膜８７が形成されている。
なお、図１７では、ｐ型ＭＯＳトランジスタ及びｎ型ＭＯＳトランジスタのゲート電極は共通であるが、夫々別のゲート電極を用いてもかまわない。また、図１７では、便宜上、一つのトランジスタが一つのＦｉｎ状のＳｉ層を有しているが、一つのトランジスタが複数のＦｉｎ状のＳｉ層を有していてもかまわない。
このような構成であっても、ゲート絶縁膜８４，８５中におけるＡｌ／Ｌａ濃度比をｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタで変えることにより、同じゲート電極材料を用いながら、ｎ型ＭＯＳトランジスタ，ｐ型ＭＯＳトランジスタ共に適性なしきい値電圧にて動作させることができ、先の第１の実施形態と同様の効果が得られる。
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタのゲート電極材料は、ＴａＣやＷに限るものではなく、仕様に応じて適宜変更可能である。ｎ型ＭＯＳトランジスタのゲート電極の形成材料は、ｐ型半導体領域を形成する半導体のエネルギーギャップの中央以上で且つ伝導帯端以下の仕事関数を有するものであればよい。ｐ型ＭＯＳトランジスタのゲート電極の形成材料は、ｎ型半導体領域を形成する半導体のエネルギーギャップの中央以下で且つ価電子端以上の仕事関数を有するものであればよい。さらに、ゲート絶縁膜中におけるＡｌ／Ｌａ濃度比は、必ずしも実施形態に示した値に限定されるものではなく、使用するゲート電極材料に応じて適宜変更可能である。
また、実施形態では、ゲート絶縁膜として酸化膜を用いたが、これに限らず窒化膜を用いることも可能である。即ち、本発明はＭＯＳトランジスタに限らずＭＩＳトランジスタに適用することが可能である。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
本発明の原理を説明するためのもので、ＰＬＤ法によって作製した焼結体ターゲットを用いて成膜した膜の断面ＴＥＭ像を示す顕微鏡写真。 図１に示したそれぞれの試料に対して、ＲＢＳ分析により得た元素の深さ方向分布を示す図。 ＰＬＤ法によりｐ型Ｓｉ基板上に成膜したＬａＡｌＯ3 ゲート絶縁膜の組成に依存してフラットバンド電圧がシフトすることを表す、容量−電圧特性を示す図。 ＭＢＥ法によりｐ型Ｓｉ基板上に成膜したＬａＡｌＯ3 ゲート絶縁膜の組成に依存してフラットバンド電圧がシフトすることを表す、容量−電圧特性を示す図。 ゲート絶縁膜の基板界面に形成される固定電荷の様子を示す図。 Ｌａ濃度が高いと基板の引っ張り歪み量が大きくなることを表す、引っ張り歪み量の深さ方向分布を示す図。 第１の実施形態に係わるＣＭＯＳトランジスタの概略構成を示す断面図。 第１の実施形態に係わるＣＭＯＳトランジスタの製造工程を示す断面図。 第１の実施形態に係わるＣＭＯＳトランジスタの製造工程を示す断面図。 第１の実施形態に係わるＣＭＯＳトランジスタの製造工程を示す断面図。 第１の実施形態に係わるＣＭＯＳトランジスタの製造工程を示す断面図。 第１の実施形態に係わるＣＭＯＳトランジスタの製造工程を示す断面図。 第２の実施形態に係わるＣＭＯＳトランジスタの製造工程を示す断面図。 第２の実施形態に係わるＣＭＯＳトランジスタの製造工程を示す断面図。 第３の実施形態に係わるＣＭＯＳトランジスタの製造工程を示す断面図。 第４の実施形態に係わるＣＭＯＳトランジスタの製造工程を示す断面図。 第５の実施形態に係わるＣＭＯＳトランジスタの概略構成を示す斜視図。
符号の説明
１０，８０…ｐ型Ｓｉ領域（第１の半導体領域）
１１，８４，１１０…ゲート絶縁膜（第１のゲート絶縁膜）
１２，１２０…ゲート電極（第１のゲート電極）
１３，２３…エクステンション層
１４，２４…ソース／ドレイン領域
１５，２５，８７…ゲート側壁絶縁膜
１６，２６…ＮｉＳｉ層
２０…ｎ型Ｓｉ領域（第２の半導体領域）
２１，８５，２１０…ゲート絶縁膜（第２のゲート絶縁膜）
２２，２２０…ゲート電極（第２のゲート電極）
３０…Ｓｉ基板（半導体基板）
３１…素子分離層
３２…ＳｉＯ2 膜（ダミーゲート絶縁膜）
３３…多結晶Ｓｉ膜（ダミーゲート電極）
３４…レジスト
３６…相関絶縁膜
３７，４１，４３，５３，６１，７１…マスク材
３８，４２，４４，５１，６２，７２…ＬａＡｌＯ3 膜
４６，５２，７３…ＴａＣ膜
６３…Ｗ膜
８１…埋め込み絶縁膜
８２…Ｆｉｎ状のｐ型Ｓｉ層（第１の半導体領域）
８３…Ｆｉｎ状のｎ型Ｓｉ層（第２の半導体領域）
８６…共通ゲート電極

Claims (10)

  1. 半導体基板と、
    前記半導体基板の表面部に形成された第１の半導体領域と、
    前記半導体基板の表面部に形成された第２の半導体領域と、
    前記第１の半導体領域上に形成された、Ｌａ及びＡｌを含む第１のゲート絶縁膜と、該ゲート絶縁膜上に形成された第１のゲート電極とを有するｎ型ＭＩＳトランジスタと、
    前記第２の半導体領域上に形成された、Ｌａ及びＡｌを含む第２のゲート絶縁膜と、該ゲート絶縁膜上に形成された第２のゲート電極とを有するｐ型ＭＩＳトランジスタと、
    を具備し、
    前記第２のゲート絶縁膜におけるＡｌのＬａに対する原子濃度比Ａｌ／Ｌａが、前記第１のゲート絶縁膜におけるＡｌのＬａに対する原子濃度比Ａｌ／Ｌａよりも大きいことを特徴とする相補型半導体装置。
  2. 前記第１及び第２のゲート絶縁膜の、ＡｌのＬａに対する原子濃度比Ａｌ／Ｌａが共に１以上であることを特徴とする請求項１に記載の相補型半導体装置。
  3. 前記第１の半導体領域のうち、前記第１のゲート絶縁膜との界面から１０ｎｍ以内において、前記基板の表面と平行方向に格子が伸びる歪みが印加され、
    前記第２の半導体領域のうち、前記第２のゲート絶縁膜との界面から１０ｎｍ以内において、前記基板の表面と平行方向に格子が伸びる歪みが印加され、
    前記第１の半導体領域における前記歪みの量の方が前記第２の半導体領域における前記歪みの量よりも大きいことを特徴とする請求項１又は２に記載の相補型半導体装置。
  4. 前記ｎ型ＭＩＳトランジスタ及び前記ｐ型ＭＩＳトランジスタの各ゲート電極が、同一の材料で形成されていることを特徴とする請求項１〜３の何れかに記載の相補型半導体装置。
  5. 前記第２のゲート絶縁膜におけるＡｌ濃度は基板界面側とゲート電極界面側で異なり、基板界面におけるＡｌ濃度の方がゲート電極界面におけるＡｌ濃度よりも高いことを特徴とする請求項１〜４の何れかに記載の相補型半導体装置。
  6. 前記第１のゲート絶縁膜におけるＬａ濃度は基板界面側とゲート電極界面側で異なり、基板界面におけるＬａ濃度の方がゲート電極界面におけるＬａ濃度よりも高いことを特徴とする請求項１〜４の何れかに記載の相補型半導体装置。
  7. 前記第１のゲート電極の形成材料は、前記第１の半導体領域を形成する半導体のエネルギーギャップの中央以上で且つ伝導帯端以下の仕事関数を有し、
    前記第２のゲート電極の形成材料は、前記第２の半導体領域を形成する半導体のエネルギーギャップの中央以下で且つ価電子端以上の仕事関数を有することを特徴とする請求項１に記載の相補型半導体装置。
  8. 前記第１及び第２のゲート絶縁膜の少なくともゲート電極側に、ＨｆＯ2 ，ＨｆＳｉＯ，ＨｆＳｉＯＮ，ＨｆＡｌＯ，ＨｆＬａＯの何れかからなる絶縁層を有することを特徴とする請求項１に記載の相補型半導体装置。
  9. 半導体基板の表面部に、第１の半導体領域と第２の半導体領域を形成する工程と、
    前記第１の半導体領域上に、Ｌａ及びＡｌを含む第１のゲート絶縁膜を形成した後、該ゲート絶縁膜上に第１のゲート電極を形成することにより、ｎ型ＭＩＳトランジスタのゲート部を形成する工程と、
    前記第２の半導体領域上に、Ｌａ及びＡｌを含み、ＡｌのＬａに対する原子濃度比Ａｌ／Ｌａが、前記第１のゲート絶縁膜におけるＡｌのＬａに対する原子濃度比Ａｌ／Ｌａよりも大きい第２のゲート絶縁膜を形成した後、該ゲート絶縁膜上に第２のゲート電極を形成することにより、ｐ型ＭＩＳトランジスタのゲート部を形成する工程と、
    を含むことを特徴とする相補型半導体装置の製造方法。
  10. 半導体基板の表面部に、第１の半導体領域と第２の半導体領域を形成する工程と、
    前記第１の半導体領域上に、Ｌａ及びＡｌを含む第１のゲート絶縁膜を形成し、該第１のゲート絶縁膜上に第１のゲート電極を形成することにより、ｎ型ＭＩＳトランジスタのゲート部を形成し、且つ前記第２の半導体領域に前記第１のゲート絶縁膜と同じ材料の第２のゲート絶縁膜を形成し、該第２のゲート絶縁膜上に第２のゲート電極を形成することにより、ｐ型ＭＩＳトランジスタのゲート部を形成する工程と、
    前記第２のゲート電極を通して前記第２のゲート絶縁膜中にＡｌをイオン注入、又は前記第１のゲート電極を通して前記第１のゲート絶縁膜中にＬａをイオン注入することにより、前記第２のゲート絶縁膜におけるＡｌのＬａに対する原子濃度比Ａｌ／Ｌａを、前記第１のゲート絶縁膜におけるＡｌのＬａに対する原子濃度比Ａｌ／Ｌａよりも大きくする工程と、
    を含むことを特徴とする相補型半導体装置の製造方法。
JP2007287870A 2007-11-05 2007-11-05 相補型半導体装置及びその製造方法 Expired - Fee Related JP5178152B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2007287870A JP5178152B2 (ja) 2007-11-05 2007-11-05 相補型半導体装置及びその製造方法
US12/200,599 US7863695B2 (en) 2007-11-05 2008-08-28 Complementary MISFET semiconductor device having an atomic density ratio aluminum/lanthanum (Al/La) in the gate insulating layer of PMIS is larger than that of the NMIS

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007287870A JP5178152B2 (ja) 2007-11-05 2007-11-05 相補型半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2009117557A true JP2009117557A (ja) 2009-05-28
JP5178152B2 JP5178152B2 (ja) 2013-04-10

Family

ID=40587242

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007287870A Expired - Fee Related JP5178152B2 (ja) 2007-11-05 2007-11-05 相補型半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US7863695B2 (ja)
JP (1) JP5178152B2 (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010129977A (ja) * 2008-12-01 2010-06-10 Rohm Co Ltd 半導体装置の製造方法
WO2010128629A1 (ja) * 2009-05-07 2010-11-11 Jx日鉱日石金属株式会社 酸化物焼結体スパッタリングターゲット、同ターゲットの製造方法、酸化物からなるゲート絶縁膜及び同ゲート絶縁膜の熱処理方法
WO2011001558A1 (ja) * 2009-07-01 2011-01-06 パナソニック株式会社 半導体装置及びその製造方法
WO2011027487A1 (ja) * 2009-09-04 2011-03-10 パナソニック株式会社 半導体装置及びその製造方法
KR20120066599A (ko) * 2010-12-14 2012-06-22 르네사스 일렉트로닉스 가부시키가이샤 반도체 집적 회로 장치
JP2012129291A (ja) * 2010-12-14 2012-07-05 Renesas Electronics Corp 半導体集積回路装置
US8558321B2 (en) 2010-01-13 2013-10-15 Panasonic Corporation Semiconductor device having gate insulating film including high dielectric material
JP2013258424A (ja) * 2013-08-21 2013-12-26 Renesas Electronics Corp 半導体装置
JP2015060867A (ja) * 2013-09-17 2015-03-30 富士通セミコンダクター株式会社 半導体装置及びその製造方法
WO2015060069A1 (ja) * 2013-10-22 2015-04-30 株式会社日立国際電気 微細パターンの形成方法、半導体装置の製造方法、及び基板処理装置並びに記録媒体
WO2015166572A1 (ja) * 2014-05-01 2015-11-05 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
CN105470302A (zh) * 2014-09-29 2016-04-06 台湾积体电路制造股份有限公司 伪栅极结构及其方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8097500B2 (en) * 2008-01-14 2012-01-17 International Business Machines Corporation Method and apparatus for fabricating a high-performance band-edge complementary metal-oxide-semiconductor device
JP5349903B2 (ja) * 2008-02-28 2013-11-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
JP5288907B2 (ja) * 2008-06-27 2013-09-11 株式会社東芝 半導体装置とその製造方法
DE102009021486B4 (de) 2009-05-15 2013-07-04 Globalfoundries Dresden Module One Llc & Co. Kg Verfahren zur Feldeffekttransistor-Herstellung
US8653602B2 (en) * 2010-09-11 2014-02-18 International Business Machines Corporation Transistor having replacement metal gate and process for fabricating the same
KR101738894B1 (ko) 2010-11-04 2017-05-24 삼성전자 주식회사 게이트 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US8546208B2 (en) * 2011-08-19 2013-10-01 International Business Machines Corporation Isolation region fabrication for replacement gate processing
US8719759B1 (en) * 2013-02-27 2014-05-06 Taiwan Semiconductor Manufacturing Co., Ltd. Area optimized series gate layout structure for FINFET array
US20180026055A1 (en) * 2016-07-19 2018-01-25 Applied Materials, Inc. Hybrid high-k dielectric material film stacks comprising zirconium oxide utilized in display devices
US10460995B2 (en) * 2016-11-29 2019-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacture of a FinFET device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004119447A (ja) * 2002-09-24 2004-04-15 National Institute Of Advanced Industrial & Technology 耐水性のあるゲート絶縁膜
JP2004228180A (ja) * 2003-01-21 2004-08-12 Toshiba Corp 相補型電界効果トランジスタ及びその製造方法
JP2005079390A (ja) * 2003-09-01 2005-03-24 Semiconductor Leading Edge Technologies Inc 半導体装置
JP2006222385A (ja) * 2005-02-14 2006-08-24 Toshiba Corp Ｃｍｏｓ半導体装置
JP2008091556A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 半導体装置
JP2008205012A (ja) * 2007-02-16 2008-09-04 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008306051A (ja) * 2007-06-08 2008-12-18 Rohm Co Ltd 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4870079A (en) * 1986-09-08 1989-09-26 Merck & Co., Inc. Derivatives of 5-methyl-10,11-dihydro-5H-dibenzo[a,d]cyclohepten-5,10-imine
US6894338B2 (en) * 2002-01-11 2005-05-17 International Business Machines Corporation Rare earth metal oxide memory element based on charge storage and method for manufacturing same
JP3845616B2 (ja) 2002-12-27 2006-11-15 株式会社東芝 電界効果トランジスタ及びその製造方法
JP4309320B2 (ja) * 2004-09-13 2009-08-05 株式会社東芝 半導体装置及びその製造方法
JP4177803B2 (ja) * 2004-10-21 2008-11-05 株式会社東芝 半導体装置の製造方法
JP5100313B2 (ja) * 2007-10-31 2012-12-19 株式会社東芝 酸化ランタン化合物の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004119447A (ja) * 2002-09-24 2004-04-15 National Institute Of Advanced Industrial & Technology 耐水性のあるゲート絶縁膜
JP2004228180A (ja) * 2003-01-21 2004-08-12 Toshiba Corp 相補型電界効果トランジスタ及びその製造方法
JP2005079390A (ja) * 2003-09-01 2005-03-24 Semiconductor Leading Edge Technologies Inc 半導体装置
JP2006222385A (ja) * 2005-02-14 2006-08-24 Toshiba Corp Ｃｍｏｓ半導体装置
JP2008091556A (ja) * 2006-09-29 2008-04-17 Toshiba Corp 半導体装置
JP2008205012A (ja) * 2007-02-16 2008-09-04 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2008306051A (ja) * 2007-06-08 2008-12-18 Rohm Co Ltd 半導体装置およびその製造方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010129977A (ja) * 2008-12-01 2010-06-10 Rohm Co Ltd 半導体装置の製造方法
JP5234861B2 (ja) * 2009-05-07 2013-07-10 Ｊｘ日鉱日石金属株式会社 酸化物焼結体スパッタリングターゲット及び同ターゲットの製造方法
WO2010128629A1 (ja) * 2009-05-07 2010-11-11 Jx日鉱日石金属株式会社 酸化物焼結体スパッタリングターゲット、同ターゲットの製造方法、酸化物からなるゲート絶縁膜及び同ゲート絶縁膜の熱処理方法
WO2011001558A1 (ja) * 2009-07-01 2011-01-06 パナソニック株式会社 半導体装置及びその製造方法
JP2011014689A (ja) * 2009-07-01 2011-01-20 Panasonic Corp 半導体装置及びその製造方法
WO2011027487A1 (ja) * 2009-09-04 2011-03-10 パナソニック株式会社 半導体装置及びその製造方法
US8558321B2 (en) 2010-01-13 2013-10-15 Panasonic Corporation Semiconductor device having gate insulating film including high dielectric material
JP2012129291A (ja) * 2010-12-14 2012-07-05 Renesas Electronics Corp 半導体集積回路装置
JP2012129292A (ja) * 2010-12-14 2012-07-05 Renesas Electronics Corp 半導体集積回路装置
KR20120066599A (ko) * 2010-12-14 2012-06-22 르네사스 일렉트로닉스 가부시키가이샤 반도체 집적 회로 장치
KR101888687B1 (ko) * 2010-12-14 2018-08-14 르네사스 일렉트로닉스 가부시키가이샤 반도체 집적 회로 장치
JP2013258424A (ja) * 2013-08-21 2013-12-26 Renesas Electronics Corp 半導体装置
JP2015060867A (ja) * 2013-09-17 2015-03-30 富士通セミコンダクター株式会社 半導体装置及びその製造方法
WO2015060069A1 (ja) * 2013-10-22 2015-04-30 株式会社日立国際電気 微細パターンの形成方法、半導体装置の製造方法、及び基板処理装置並びに記録媒体
JPWO2015060069A1 (ja) * 2013-10-22 2017-03-09 株式会社日立国際電気 微細パターンの形成方法、半導体装置の製造方法、及び基板処理装置並びに記録媒体
WO2015166572A1 (ja) * 2014-05-01 2015-11-05 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
US10658469B2 (en) 2014-05-01 2020-05-19 Renesas Electronics Corporation Semiconductor device including a plurality of nitride semiconductor layers
CN105470302A (zh) * 2014-09-29 2016-04-06 台湾积体电路制造股份有限公司 伪栅极结构及其方法

Also Published As

Publication number Publication date
JP5178152B2 (ja) 2013-04-10
US20090114995A1 (en) 2009-05-07
US7863695B2 (en) 2011-01-04

Similar Documents

Publication Publication Date Title
JP5178152B2 (ja) 相補型半導体装置及びその製造方法
US10693009B2 (en) Structure of S/D contact and method of making same
US9209280B2 (en) Methods for doping fin field-effect transistors
US9659962B2 (en) Semiconductor devices and methods of manufacture thereof
US8237197B2 (en) Asymmetric channel MOSFET
CN108470733B (zh) 半导体装置制造方法
US7955909B2 (en) Strained ultra-thin SOI transistor formed by replacement gate
US8395215B2 (en) Germanium field effect transistors and fabrication thereof
US20070235763A1 (en) Substrate band gap engineered multi-gate pMOS devices
JP2009032955A (ja) 半導体装置、およびその製造方法
US10879399B2 (en) Method of manufacturing semiconductor device comprising doped gate spacer
US11387149B2 (en) Semiconductor device and method for forming gate structure thereof
JP2010177240A (ja) 半導体装置及びその製造方法
JP2006100600A (ja) 半導体装置およびその製造方法
JP2010118500A (ja) 半導体装置及びその製造方法
US9704866B2 (en) Integrated circuit having dual material CMOS integration and method to fabricate same
TW201731111A (zh) 鰭式場效電晶體及其製造方法
JP5386271B2 (ja) 半導体装置および半導体装置の製造方法
US8729639B2 (en) Semiconductor device and method for producing the same
EP3945594A1 (en) Semiconductor device and manufacturing method thereof
JPWO2009084376A1 (ja) 半導体装置及びその製造方法
JP2009049093A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101015

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20120529

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20121211

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20121218

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130108

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160118

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees