WO2011027487A1 - 半導体装置及びその製造方法 - Google Patents

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semiconductor device
insulating film
dielectric constant
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中川博
鈴木純
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パナソニック株式会社
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Definitions

  • the technology disclosed in this specification relates to a semiconductor device, and more particularly, to a semiconductor device having a high dielectric constant gate insulating film and a manufacturing method thereof.
  • MOSFETs Metal Oxide Semiconductor Field Effect Transistors
  • NMOS n-channel MOSFET
  • PMOS transistors of type MOSFET
  • the performance of the MOSFET can be expressed by the current driving capability Gm, and is proportional to the mobility ⁇ , the gate width W, and the capacitance (gate capacitance) Cox of the capacitor composed of the gate electrode, the gate insulating film, and the silicon substrate.
  • the speeding up of the MOSFET is reduced by reducing the thickness of the gate insulating film composed of silicon oxide film (SiO 2 ) and silicon oxynitride film (SiON), and the length of the gate electrode composed of polysilicon. This is achieved by reducing the gate length.
  • the tunnel leakage current directly increases and the insulation resistance when the gate voltage is applied significantly deteriorates, so the power consumption of the MOSFET increases, resulting in higher performance. In addition, it is difficult to achieve low power consumption.
  • the dielectric constant of the gate insulating film material is higher than that of the conventional silicon oxide film ( ⁇ : 3.9) and silicon oxynitride film ( ⁇ : 3.9-7).
  • HfO 2 hafnium oxide film
  • ZrO 2 zirconium oxide film
  • Al 2 O 3 alumina
  • silicates and aluminates thereof, rare earth oxides, and the like are attracting attention.
  • the HfO 2 film and the HfSiO film have a relatively high relative dielectric constant, a band gap of 5 eV or more, and a high electron barrier height with respect to the silicon substrate. The most influential.
  • the gate electrode when a conventional polysilicon electrode is used as the gate electrode, the influence of the depletion layer becomes obvious. Therefore, even if the gate insulating film is thinned, the polysilicon electrode has a depletion layer capacitance, so that EOT ( (Equivalent Oxide Thickness) Thinning cannot be performed efficiently.
  • the work function of the polysilicon electrode was controllable by ion implantation of impurities such as boron and phosphorus and activation by heat treatment.
  • the work function can be increased from 4.65 eV to 5.15 eV in a non-doped state, so that NMOS and Control of both threshold voltages of PMOS was possible.
  • the threshold voltage rises due to the lowering of the effective work function of the PMOS due to the influence of Fermi level pinning, and the low voltage operation becomes difficult. Therefore, as a gate electrode material, replacement of a polysilicon electrode with a metal electrode that can ignore the influence of the depletion layer and has little influence of Fermi level pinning is being attempted.
  • metal gate electrode materials nitrides of titanium and tantalum have been studied in consideration of work function values and processing characteristics such as dry etching and wet etching.
  • the metal electrode / High-k It has been studied to control the work function by inserting a cap layer such as La 2 O 3 , Al 2 O 3 and MgO at the gate insulating film interface.
  • a metal electrode / Cap layer / High-k film structure has become prominent (see, for example, Patent Document 1).
  • the metal electrode / Cap layer / High-k film structure is a promising next-generation gate structure.
  • a High-k film an HfSiO film having very good thermal stability ( A TiN / HfSiON structure using a TiN film that can be easily gated as a metal electrode has been studied.
  • an effective work function (eWF) at the band edge is required in both PMOS and NMOS.
  • eWF about 4.2 eV or less
  • PMOS the effective work function
  • eWF about 5.0 eV or more. Therefore, in order to control the effective work function, a metal electrode / Cap layer / High-k film structure has been studied. Specifically, in the PMOS, the effective work function is controlled by inserting an Al 2 O 3 film as a Cap layer at the metal electrode / High-k film interface.
  • a La 2 O 3 film is inserted as a Cap layer at the metal electrode / High-k film interface, or a heat treatment is performed after the La 2 O 3 film is inserted into the High-k film. La atoms are diffused, thereby controlling the effective work function.
  • the relative dielectric constant of the High-k film is relatively low up to about 13, so that further EOT thinning is necessary to improve the transistor performance. Yes. Therefore, as a high-k gate insulating film, an HfO 2 film having a high relative dielectric constant of up to about 25 is being considered instead of the HfSiO film.
  • the effect of the Fermi level pinning and the fixed charge of the HfO 2 film is larger than that of the HfSiO film, so that the effective work function is more difficult to control as compared with the HfSiO film.
  • eWF is saturated at about 4.8 eV, and the eWF is further improved. It is difficult.
  • HfO 2 film oxygen atoms easily permeate through the gate insulating film, so that the HfO 2 film / silicon substrate interface is formed by heat treatment in the film deposition process and diffusion process (impurity activation annealing process).
  • a low dielectric constant layer such as a SiO 2 film is formed, making it difficult to reduce the EOT film thickness.
  • an object of the present invention is to achieve both work function control and EOT thinning in a semiconductor device using a metal electrode / high-k film structure as a gate structure.
  • a semiconductor device includes an n-channel MIS transistor having a first gate electrode formed on a semiconductor substrate via a first gate insulating film,
  • the gate insulating film includes a first high dielectric constant insulating film containing lanthanum and aluminum.
  • the High-k gate insulating film of the n-channel MIS transistor contains lanthanum (La) and aluminum (Al), the La distribution and the Al distribution in the High-k gate insulating film are appropriately set.
  • the effective work function By controlling, it is possible to easily control the effective work function while suppressing an increase in EOT as compared with a conventional semiconductor device.
  • diffusion of La atoms having a large atomic radius to the semiconductor substrate side can be suppressed by Al atoms having a small atomic radius, deterioration in channel mobility can be suppressed. Therefore, it is possible to realize high functionality and low power consumption of the n-channel MIS transistor.
  • the peak position of the lanthanum concentration in the first high dielectric constant insulating film is closer to the first gate electrode than the peak position of the aluminum concentration in the first high dielectric constant insulating film. May be. In this way, the diffusion of La atoms having a large atomic radius to the semiconductor substrate side can be reliably suppressed by Al atoms having a small atomic radius, so that the deterioration of channel mobility can be further suppressed.
  • the first gate insulating film may have an interface layer formed between the first high dielectric constant insulating film and the semiconductor substrate.
  • the first high dielectric constant insulating film may include at least one of hafnium and zirconium.
  • the first high dielectric constant insulating film may contain magnesium instead of lanthanum.
  • the first high dielectric constant insulating film may contain yttrium instead of aluminum.
  • the first gate electrode may have a layer in contact with the first high dielectric constant insulating film and made of titanium nitride or tantalum nitride. In this case, titanium or tantalum may diffuse into the first high dielectric constant insulating film.
  • At least a portion of the semiconductor substrate in contact with the first gate insulating film may be made of silicon, germanium, or silicon germanium. In this case, silicon or germanium may diffuse into the first high dielectric constant insulating film.
  • the semiconductor device further includes a p-channel MIS transistor having a second gate electrode formed on the semiconductor substrate via a second gate insulating film, wherein the second gate insulating film is made of aluminum.
  • a second high dielectric constant insulating film may be included.
  • the High-k gate insulating film of the p-channel MIS transistor contains aluminum (Al)
  • Al aluminum
  • the Al distribution in the High-k gate insulating film is appropriately controlled, so that it can be compared with the conventional semiconductor device.
  • the second high dielectric constant insulating film does not substantially contain lanthanum.
  • the relative dielectric constant of the first gate insulating film may be larger than the relative dielectric constant of the second gate insulating film.
  • the method for manufacturing a semiconductor device includes a step (a) of forming a first gate insulating film on an n-channel MIS transistor forming region in a semiconductor substrate, and a step on the first gate insulating film.
  • a step (b) of forming a first gate electrode wherein the step (a) includes a first high dielectric constant insulating layer, an aluminum-containing layer, a lanthanum-containing layer, and a first gate insulating film as a first gate insulating film.
  • a first high dielectric constant insulating layer, an aluminum-containing layer, a lanthanum-containing layer, and a second high dielectric constant insulating layer are sequentially formed as a gate insulating film of an n-channel MIS transistor. To do. For this reason, by appropriately controlling the La distribution and the Al distribution in the gate insulating film, it is possible to easily control the effective work function while suppressing an increase in EOT as compared with the conventional semiconductor device.
  • the lanthanum-containing layer is sandwiched between the high dielectric constant insulating layers from above and below, lanthanum (La) atoms are easily diffused in the high dielectric constant insulating layer, so that the effective work function can be easily controlled.
  • the second high dielectric constant insulating layer is formed above the aluminum-containing layer and the lanthanum-containing layer, oxygen atoms in the second high dielectric constant insulating layer are transmitted through the gate insulating film toward the substrate. Since this can be prevented, a situation in which a low dielectric constant layer such as a SiO 2 film is formed at the gate insulating film / substrate interface can be avoided, thereby suppressing an increase in EOT.
  • the aluminum-containing layer is formed below the lanthanum-containing layer, diffusion of La atoms having a large atomic radius to the semiconductor substrate side can be suppressed by aluminum (Al) atoms having a small atomic radius. Therefore, deterioration of channel mobility can be suppressed. Therefore, it is possible to realize high functionality and low power consumption of the n-channel MIS transistor.
  • the aluminum-containing layer and the lanthanum-containing layer do not remain in the gate insulating film. That is, a high-k film having aluminum and lanthanum distribution is formed in the film as the gate insulating film of the n-channel MIS transistor.
  • the step (a) includes a step of forming a second gate insulating film on the p-channel MIS transistor formation region in the semiconductor substrate, and the step (b) , Forming a second gate electrode on the second gate insulating film, wherein the step (a) includes forming the first high dielectric constant insulating layer as the second gate insulating film, A step of sequentially forming an aluminum-containing layer and the second high dielectric constant insulating layer may be included.
  • the lanthanum-containing layer is not formed.
  • the Al distribution in the gate insulating film of the n-channel MIS transistor it is possible to easily control the effective work function while suppressing an increase in EOT as compared with the conventional semiconductor device. be able to.
  • the aluminum-containing layer is sandwiched between the high dielectric constant insulating layers from above and below, aluminum (Al) atoms are easily diffused in the high dielectric constant insulating layer, so that the effective work function can be easily controlled.
  • the second high dielectric constant insulating layer is formed on the upper side of the aluminum-containing layer, oxygen atoms in the second high dielectric constant insulating layer can be prevented from passing through the gate insulating film in the substrate direction.
  • the gate insulating film (High-k gate insulating film) contains aluminum. There is no layer left. That is, as a gate insulating film of the p-channel MIS transistor, a high-k film having aluminum distribution is formed in the film.
  • the step (a) may include a step of forming an interface layer on the semiconductor substrate before forming the first high dielectric constant insulating layer.
  • the step (a) may include a step of performing a heat treatment at a temperature of 600 ° C. or higher and 700 ° C. or lower after forming the lanthanum-containing layer.
  • a heat treatment at a temperature of 600 ° C. or higher and 700 ° C. or lower after forming the lanthanum-containing layer.
  • La atoms are more easily diffused in the high dielectric constant insulating layer, so that the effective work function can be more easily controlled.
  • the second high dielectric constant insulating layer may be formed before the lanthanum-containing layer.
  • the step (a) includes a step of performing a heat treatment at a temperature of 700 ° C. or more and 1000 ° C. or less after forming the lanthanum-containing layer, La atoms diffuse more in the high dielectric constant insulating layer. This makes it easier to control the effective work function.
  • the first high dielectric constant insulating layer and the second high dielectric constant insulating layer include a first gas containing hafnium and a first oxidizing agent containing oxygen.
  • the first gas is TDMAHf (tetradimethylaminohafnium), HfCl 4 (hafnium tetrachloride), TEMAHf (tetrakisethylmethylaminohafnium) and Hf (MMP) 4 (tetrakis (1-methoxy-2-methyl). -2-propoxy) hafnium) containing at least one substance selected from the group consisting of H 2 O, O 2 and O 3. May be.
  • both work function control and EOT thinning can be achieved. Electricity can be realized.
  • FIG. 1 is a sectional view of a schematic configuration of a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing each step of a method for forming an NMOS gate structure in the semiconductor device according to the first embodiment of the present invention.
  • FIGS. 3A to 3C are views showing a cross-sectional configuration when the formation position of the La-containing layer in the gate insulating film structure is changed.
  • FIG. 4 is a diagram showing the results of examining the relationship between EOT and eWF for each of the gate insulating film structures shown in FIGS. 3 (a) to 3 (c).
  • FIGS. 5A and 5B are diagrams showing a cross-sectional configuration in the case where the formation position of the Al-containing layer in the gate insulating film structure is changed.
  • FIG. 6 is a diagram showing the results of examining the relationship between EOT and eWF for each of the gate insulating film structures shown in FIGS. 5 (a) and 5 (b).
  • 7A to 7F are cross-sectional views showing respective steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIGS. 8A to 8E are cross-sectional views showing respective steps of the method for manufacturing the semiconductor device according to the first embodiment of the present invention.
  • FIGS. 10A to 10E are cross-sectional views showing respective steps of a semiconductor device manufacturing method according to a modification of the first embodiment of the present invention.
  • FIG. 1 is a cross-sectional view of a schematic configuration of a semiconductor device according to a first embodiment of the present invention, specifically, a semiconductor device including a complementary MOSFET (hereinafter abbreviated as “CMOS”) having an NMOS and a PMOS.
  • CMOS complementary MOSFET
  • an n-type well region 102 and a p-type well region 103 are provided on a semiconductor substrate 101 made of, for example, silicon, germanium, silicon germanium, or the like.
  • a PMOS 105 is provided on the type well region 102
  • an NMOS 106 is provided on the p type well region 103.
  • Each of the n-type well region 102 and the p-type well region 103 is surrounded by an element isolation layer 104 made of, for example, a silicon oxide film, so that the n-type well region 102 and the p-type well region 103 are mutually connected. Electrically separated.
  • the element isolation layer 104 has, for example, an STI (Shallow Trench Isolation) structure.
  • a first metal electrode composed of a metal-containing layer such as a TiN film or a TaN film, for example, via a first gate insulating film 115 made of a High-k material.
  • a film 116 is formed.
  • the first gate insulating film 115 has, for example, a hafnium oxide film (High-k film) containing lanthanum and aluminum.
  • an interface layer (which becomes a part of the first gate insulating film 115) may be formed between the high-k film and the semiconductor substrate 101.
  • the High-k film may contain other High-k materials such as zirconium, for example, instead of or together with hafnium.
  • the High-k film may contain magnesium instead of lanthanum.
  • the High-k film may contain yttrium instead of aluminum.
  • a first polysilicon electrode film 117 made of polysilicon containing an n-type impurity such as phosphorus or arsenic is formed on the first metal electrode film 116. That is, the gate electrode of the NMOS 106 is composed of the first metal electrode film 116 and the first polysilicon electrode film 117.
  • a first sidewall spacer 118 made of, for example, a silicon oxide film or a silicon nitride film is formed on the side surface of the gate electrode of the NMOS 106.
  • an n-type extension layer 114 containing an n-type impurity is formed immediately below the first sidewall spacer 118. Further, in the region located on both sides of the first sidewall spacer 118 when viewed from the first metal electrode film 116 and the first polysilicon electrode film 117 in the p-type well region 103, the n-type extension layer 114. An n-type source / drain region 113 containing an n-type impurity at a higher concentration is formed in contact with the n-type extension layer 114.
  • the surface portion of the n-type source / drain region 113 and the surface portion of the first polysilicon electrode film 117 are, for example, nickel silicide (NiSi) or nickel platinum silicide (NiPtSi).
  • a silicide layer made of may be formed.
  • the n-type source / drain region 113 and the n-type extension layer 114 may be provided in a carbon-doped Si epitaxial layer containing, for example, about 1 atomic% to 3 atomic% of carbon (C).
  • a metal-containing layer such as a TiN film or a TaN film is interposed via a second gate insulating film 109 made of a High-k material.
  • a second metal electrode film 110 composed of is formed.
  • the second gate insulating film 109 has, for example, a hafnium oxide film (High-k film) containing aluminum.
  • the relative dielectric constant of the High-k film constituting the first gate insulating film 115 of the NMOS 106 may be larger than the relative dielectric constant of the High-k film.
  • an interface layer (which becomes a part of the second gate insulating film 109) may be formed between the high-k film and the semiconductor substrate 101.
  • the High-k film may contain other High-k materials such as zirconium, for example, instead of or together with hafnium.
  • the High-k film may contain yttrium instead of aluminum.
  • a second polysilicon electrode film 111 made of polysilicon containing a p-type impurity such as boron is formed on the second metal electrode film 110. That is, the gate electrode of the PMOS 105 is composed of the second metal electrode film 110 and the second polysilicon electrode film 111.
  • a second sidewall spacer 112 made of, for example, a silicon oxide film or a silicon nitride film is formed on the side surface of the gate electrode of the PMOS 105.
  • a p-type extension layer 108 containing a p-type impurity is formed in the n-type well region 102 immediately below the second sidewall spacer 112. Further, in the n-type well region 102, a region located on both sides of the second sidewall spacer 112 when viewed from the second metal electrode film 110 and the second polysilicon electrode film 111 is formed in the p-type extension layer 108. A p-type source / drain region 107 containing a higher concentration of p-type impurities is formed in contact with the p-type extension layer 108.
  • the surface portion of the p-type source / drain region 107 and the surface portion of the second polysilicon electrode film 111 are respectively made of nickel silicide (NiSi) or nickel platinum silicide (NiPtSi), for example.
  • a silicide layer made of may be formed.
  • the p-type source / drain region 107 and the p-type extension layer 108 may be provided with a SiGe epitaxial layer containing, for example, about 10 atomic% to 40 atomic% of germanium (Ge).
  • the semiconductor device including the CMOS having the NMOS and the PMOS is targeted, but instead, the semiconductor device including either the NMOS or the PMOS of the present embodiment is also targeted. Good.
  • an n-channel MIS (Metal Insulator Semiconductor) transistor having substantially the same gate structure may be used instead of the NMOS.
  • a p-channel MIS transistor having substantially the same gate structure may be used instead of the PMOS.
  • a silicon oxide film (for example, a film thickness of 1.5 nm or less (specifically, a film thickness of 0.9 nm) is formed on a semiconductor substrate 101 (p-type well region 103 of the NMOS 106).
  • a gas such as O 2 , N 2 O, or NO at a processing temperature of 700 ° C. to 1000 ° C.
  • the SiO 2 film in the SiO 2 film, it may be a Si-H bonds in addition to the SiO bond.
  • nitriding is performed by nitrogen-containing plasma irradiation, and then high-temperature heat treatment is performed in an oxygen or nitrogen atmosphere in a temperature range of, for example, 800 ° C. to 1100 ° C. for densification of the film. Is desirable.
  • a first HfO 2 film 202 having a film thickness of, for example, about 2 nm or less is formed on the interface layer 201.
  • atomic layer deposition ALD
  • Atomic Layer Deposition Atomic Layer Deposition
  • TDMAHf tetradimethylaminotitanium hafnium
  • HfCl 4 hafnium tetrachloride
  • TEMAHf tetrakis ethylmethylamino hafnium
  • Hf (MMP) 4 tetrakis (1- methoxy-2 -Methyl-2-propoxy) hafnium
  • the oxidizing agent preferably contains at least one substance selected from water (H 2 O), oxygen (O 2 ) and ozone (O 3 ).
  • an Al-containing layer 203 made of, for example, Al oxide (AlOx) or aluminum (Al) and having a thickness of about 1 nm or less is formed on the first HfO 2 film 202.
  • a La-containing layer 204 made of, for example, La oxide (LaOx) or lanthanum (La) and having a thickness of about 2 nm or less is formed on the Al-containing layer 203.
  • a step of diffusing La atoms in the La-containing layer 204 to the substrate side by heat treatment may be performed.
  • the heat treatment temperature is preferably about 600 ° C. to 1000 ° C.
  • a process of removing the excess La-containing layer 204 may be performed by cleaning using, for example, a chemical solution mainly containing HCl.
  • a second HfO 2 film 205 having a thickness of about 2 nm or less is formed on the La-containing layer 204, for example.
  • a method for forming the second HfO 2 film 205 a method similar to the method for forming the first HfO 2 film 202 may be used.
  • a first metal electrode film 116 made of a work function determining metal material, for example, TiN is formed on the second HfO 2 film 205, and then the first metal is formed.
  • a first polysilicon electrode film 117 containing an n-type impurity such as phosphorus or arsenic is formed on the electrode film 116.
  • the material of the first metal electrode film 116 for example, TiAlN, TaN, TaC, or TaCN may be used in addition to TiN. Further, instead of the first polysilicon electrode film 117, another semiconductor film containing an n-type impurity may be formed.
  • a feature of the present embodiment is that a first HfO 2 film 202, an Al-containing layer 203, a La-containing layer 204, and a second HfO 2 film 205 are sequentially formed as a first gate insulating film 115 (see FIG. 1) of the NMOS 106. Is to form. That is, a structure in which the Al-containing layer 203 and the La-containing layer 204 are sandwiched between the first HfO 2 film 202 and the second HfO 2 film 205 is formed. For this reason, Al atoms and La atoms respectively contained in the Al-containing layer 203 and the La-containing layer 204 are diffused into the first HfO 2 film 202 and the second HfO 2 film 205 in the subsequent heat treatment.
  • the Al-containing layer 203 and the La-containing layer 204 do not remain in the first gate insulating film 115 (more precisely, the High-k film portion excluding the interface layer 201). That is, as the first gate insulating film 115 of the NMOS 106, a hafnium-containing High-k film having aluminum and lanthanum distribution (concentration profile) is formed in the film.
  • the peak position of the lanthanum concentration in the first gate insulating film 115 (hafnium-containing High-k film) is It is closer to the gate electrode (first metal electrode film 116) than the peak position of the aluminum concentration.
  • the effective work function is suppressed while suppressing an increase in EOT as compared with the conventional semiconductor device. Control can be easily performed. Specifically, since the La-containing layer is sandwiched between the HfO 2 films 202 and 205 from above and below, La atoms are easily diffused in the HfO 2 films 202 and 205, so that the effective work function can be easily controlled. Further, since the second HfO 2 film 205 is formed above the Al-containing layer 203 and the La-containing layer 204, oxygen atoms in the second HfO 2 film 205 are transmitted through the gate insulating film in the substrate direction.
  • hafnium-containing insulating layer such as an HfSiO film or an HfSiON film may be formed.
  • the present embodiment easily controls the effective work function while suppressing the increase in EOT by adjusting the formation positions of the Al-containing layer and the La-containing layer in the HfO 2 film.
  • the effects of the present embodiment will be described in detail below in comparison with the comparative example.
  • 3 (a) to 3 (c) show cross-sectional structures when the formation position of the La-containing layer in the gate insulating film structure is changed.
  • the structure (first comparative example) shown in FIG. 3A is formed as follows. First, an interface layer 201 having a thickness of 1.5 nm or less (for example, a SiO 2 film having a thickness of 0.9 nm) is formed on the semiconductor substrate 101, and then an HfO 2 film 202 having a thickness of 4 nm or less is formed on the interface layer 201. (For example, an HfO 2 film having a thickness of 2.0 nm) is formed. Thereafter, a La-containing layer 204 having a thickness of 2 nm or less (for example, a La 2 O 3 film having a thickness of 2.0 nm) is formed on the HfO 2 film 202, and then a heat treatment at 600 ° C.
  • an interface layer 201 having a thickness of 1.5 nm or less for example, a SiO 2 film having a thickness of 0.9 nm
  • HfO 2 film 202 having a thickness of 4 nm or less is formed on the interface layer 201.
  • La-containing layer La atoms in 204 are diffused into the HfO 2 film 202.
  • the excessive La-containing layer 204 is removed by cleaning with a chemical solution containing HCl as a main component.
  • the structure shown in FIG. 3B is basically the same structure as the structure shown in FIG. 3A (first comparative example).
  • the structure forming method is different in that the heat treatment temperature after the formation of the La-containing layer 204 is a high temperature heat treatment at 700 ° C. to 1000 ° C., for example, a heat treatment at 800 ° C.
  • an interface layer 201 having a thickness of 1.5 nm or less is formed on the semiconductor substrate 101, and then a first HfO having a thickness of 2 nm or less is formed on the interface layer 201.
  • Two films 202 (for example, a 1.0 nm-thickness HfO 2 film) are formed, and then a La-containing layer 204 (for example, a 0.5 nm-thickness film thickness) having a thickness of 1.0 nm or less is formed on the first HfO 2 film 202. (La 2 O 3 film) is formed, and then a second HfO 2 film 205 (for example, a 1.0 nm-thick HfO 2 film) having a thickness of 2 nm or less is formed on the La-containing layer 204.
  • a La-containing layer 204 for example, a 0.5 nm-thickness film thickness
  • FIG. 4 shows the equivalent silicon oxide film thickness (EOT) and effective work for each of the three gate insulating film structures in which the HfO 2 film and the La-containing layer are stacked as shown in FIGS. It is a figure which shows the result of having investigated the relationship with a function (eWF).
  • EOT silicon oxide film equivalent film thickness
  • FIGS. 5A and 5B show a cross-sectional configuration when the formation position of the Al-containing layer in the gate insulating film structure is changed.
  • the structure (third comparative example) shown in FIG. 5A is formed as follows. First, an interface layer 201 having a thickness of 1.5 nm or less (for example, a SiO 2 film having a thickness of 0.9 nm) is formed on the semiconductor substrate 101, and then an HfO 2 film 202 having a thickness of 4 nm or less is formed on the interface layer 201. (For example, an HfO 2 film having a thickness of 2.0 nm) is formed, and then an Al-containing layer 203 having a thickness of 1 nm or less (for example, two types of Al having a thickness of 0.5 nm and 1.0 nm) is formed on the HfO 2 film 202. 2 O 3 film).
  • an interface layer 201 having a thickness of 1.5 nm or less for example, a SiO 2 film having a thickness of 0.9 nm
  • HfO 2 film 202 having a thickness of 4 nm or less is formed on the interface layer 201.
  • an interface layer 201 having a thickness of 1.5 nm or less (for example, a SiO 2 film having a thickness of 0.9 nm) is formed on the semiconductor substrate 101, and then a first HfO having a thickness of 2 nm or less is formed on the interface layer 201.
  • Two films 202 (for example, a 1.0 nm thick HfO 2 film) are formed, and then an Al-containing layer 203 (for example, a 0.7 nm thick film thickness) having a film thickness of 1.0 nm or less is formed on the first HfO 2 film 202.
  • a second HfO 2 film 205 (for example, a 1.0 nm-thick HfO 2 film) having a thickness of 2 nm or less is formed on the Al-containing layer 203.
  • FIG. 6 shows the results of examining the relationship between EOT and eWF for each of the two gate insulating film structures in which the HfO 2 film and the Al-containing layer shown in FIGS. 5A and 5B are stacked.
  • FIG. 6 When controlling the effective work function with an Al-containing layer as a PMOS, it is desirable to increase the effective work function while suppressing an increase in EOT as compared with a structure without an Al-containing layer.
  • EOT is remarkably increased as compared with a structure without an Al-containing layer (HfO 2 / IL (without AlO) (IL is an interface layer)).
  • eWF 4.85 eV or more can be achieved, and the increase in EOT is about 0.1 nm. Is suppressed. From the above results, it was found that the structure shown in FIG. 5B is optimal as a structure capable of obtaining a high eWF value while suppressing an increase in EOT.
  • the gate insulating film structure capable of efficiently controlling the effective work function while suppressing the increase in EOT in both the NMOS and PMOS in the CMOS is shown in FIGS. 3B and 3C for the NMOS.
  • the structure shown in FIG. 3C is used, and the structure shown in FIG. 5B is preferably used for the PMOS.
  • the increase in EOT caused by the addition of Al is offset by the increase in dielectric constant due to the addition of La.
  • the increase in eWF due to Al addition can be suppressed by increasing the amount of La addition.
  • FIGS. 7A to 7F and FIGS. 8A to 8E show a semiconductor device according to the first embodiment of the present invention, specifically, a semiconductor including a CMOS having an NMOS and a PMOS. It is sectional drawing which shows each process of the manufacturing method of an apparatus.
  • an element isolation layer 104 is formed on, for example, an STI method on a semiconductor substrate 101 made of, for example, silicon, thereby forming an active region (NMOS region) formed on the semiconductor substrate 101.
  • a p-type well region 103) and an active region (n-type well region 102) formed in the semiconductor substrate 101 in the PMOS region are partitioned.
  • Thereafter, on the semiconductor substrate 101 including the NMOS region and the PMOS region for example, from a silicon oxide film (SiO 2 ) or a silicon oxynitride film (SiON) having a film thickness of 1.5 nm or less (specifically, a film thickness of 0.9 nm).
  • An interface layer 201 is formed.
  • the interface layer 201 it is preferable to form the interface layer 201 using a gas such as O 2 , N 2 O, or NO at a processing temperature of 700 ° C. to 1000 ° C. Further, when forming a SiON film, it is desirable to perform nitriding treatment by nitrogen-containing plasma irradiation, and then perform high-temperature heat treatment in an oxygen or nitrogen atmosphere in a temperature range of, for example, 800 ° C. to 1100 ° C. for film densification. .
  • a gas such as O 2 , N 2 O, or NO
  • a first HfO 2 film 202 having a film thickness of about 2 nm or less is formed on the interface layer 201, for example.
  • a method for forming the first HfO 2 film 202 for example, atomic layer deposition (ALD) that enables HfO 2 film formation at the atomic level by alternately supplying a gas containing Hf metal material and an oxidant alternately. ) Method may be used.
  • ALD atomic layer deposition
  • TDMAHf tetradimethylaminotitanium hafnium
  • HfCl 4 hafnium tetrachloride
  • TEMAHf tetrakis ethylmethylamino hafnium
  • Hf (MMP) 4 tetrakis (1- methoxy-2 -Methyl-2-propoxy) hafnium
  • the oxidizing agent preferably contains at least one substance selected from water (H 2 O), oxygen (O 2 ) and ozone (O 3 ).
  • nitrogen atoms may be added to the first HfO 2 film 202 by a process using plasma made of a nitrogen-containing gas.
  • an Al-containing layer 203 made of, for example, Al oxide (AlOx) or aluminum (Al) having a thickness of about 1 nm or less is formed on the first HfO 2 film 202. .
  • a hard mask film 301 made of, for example, a TiN film having a thickness of about 10 nm is formed on the Al-containing layer 203.
  • the hard mask film 301 may be formed by, for example, an ALD method using a TiCl 4 gas and an NH 3 gas or a PVD (Physical Vapor Deposition) method.
  • a resist pattern that covers only the PMOS region is formed by opening the resist in the NMOS region by lithography.
  • the hard mask film 301 in the NMOS region is selectively removed by wet etching using, for example, a chemical solution mainly composed of H 2 O 2. .
  • La-containing layer 204 having a thickness of about 2 nm or less is formed.
  • a heat treatment at about 600 ° C. to 1000 ° C. (preferably about 600 ° C.
  • the La atoms in the La-containing layer 204 and the Al-containing layer 203 Al atoms may be diffused into the first HfO 2 film 202 in the NMOS region and Al atoms in the Al-containing layer 203 may be diffused into the first HfO 2 film 202 in the PMOS region.
  • the excess La-containing layer 204 on the hard mask film 301 in the PMOS region is removed by wet etching using, for example, a chemical solution mainly composed of HCl.
  • the hard mask film 301 in the PMOS region is removed, for example, by wet etching using a chemical solution mainly composed of H 2 O 2 .
  • a second HfO 2 film 205 having a thickness of, for example, about 2 nm or less is formed on the La-containing layer 204 in the NMOS region and the Al-containing layer 203 in the PMOS region.
  • a method for forming the second HfO 2 film 205 a method similar to the method for forming the first HfO 2 film 202 described above may be used.
  • a metal material for the work function determined, for example, to form the metal electrode film 302 having a thickness of about 15nm comprised of TiN.
  • a polysilicon electrode film containing impurities may be formed on the metal electrode film 302.
  • NMOS and PMOS are completed by forming sidewall spacers, extension layers, source / drain regions, and the like.
  • the first HfO 2 film 202, the Al-containing layer 203, the La-containing layer 204, and the second HfO 2 film 205 are sequentially formed as the NMOS gate insulating film.
  • the La-containing layer 204 is sandwiched between the HfO 2 films 202 and 205 from above and below in the NMOS region, lanthanum (La) atoms are easily diffused in the HfO 2 films 202 and 205, so that the effective work function of Control becomes easy.
  • the second HfO 2 film 205 is formed above the Al-containing layer 203 and the La-containing layer 204, oxygen atoms in the second HfO 2 film 205 are transmitted through the gate insulating film in the substrate direction. Since this can be prevented, a situation in which a low dielectric constant layer such as a SiO 2 film is formed at the gate insulating film / substrate interface can be avoided, thereby suppressing an increase in EOT. Furthermore, since the Al-containing layer 203 is formed below the La-containing layer 204, the diffusion of La atoms having a large atomic radius to the semiconductor substrate side can be suppressed by aluminum (Al) atoms having a small atomic radius. Therefore, deterioration of channel mobility can be suppressed. Therefore, higher functionality and lower power consumption of the NMOS can be realized.
  • Al aluminum
  • Al atoms and La atoms contained in the Al-containing layer 203 and the La-containing layer 204 are converted into the first HfO 2 film 202 and the second film by heat treatment during the above-described process or subsequent processes, respectively.
  • the Al-containing layer 203 and the La-containing layer 204 do not remain in the gate insulating film (more precisely, the High-k film portion excluding the interface layer 201) in the final structure of the device. That is, a hafnium-containing high-k film having an aluminum and lanthanum distribution (concentration profile) is formed as an NMOS gate insulating film.
  • the method of this embodiment by appropriately controlling the Al distribution in the PMOS gate insulating film, it is easy to control the effective work function while suppressing an increase in EOT as compared with the conventional semiconductor device. Can be done. Specifically, since the Al-containing layer 203 is sandwiched between the HfO 2 films 202 and 205 from the upper and lower sides in the PMOS region, aluminum (Al) atoms are easily diffused in the HfO 2 films 202 and 205. Control becomes easy. In addition, since the second HfO 2 film 205 is formed on the upper side of the Al-containing layer 203, oxygen atoms in the second HfO 2 film 205 can be prevented from passing through the gate insulating film in the substrate direction. A situation where a low dielectric constant layer such as a SiO 2 film is formed at the gate insulating film / substrate interface can be avoided, thereby suppressing an increase in EOT. Therefore, higher functionality and lower power consumption of the PMOS can be realized.
  • Al atoms contained in the Al-containing layer 203 are diffused into the first HfO 2 film 202 and the second HfO 2 film 205 by heat treatment during the above-described process or subsequent processes.
  • the Al-containing layer 203 does not remain in the gate insulating film (more precisely, the High-k film portion excluding the interface layer 201). That is, a hafnium-containing high-k film having an aluminum distribution (concentration profile) is formed in the film as a PMOS gate insulating film.
  • another high dielectric constant insulating film may be formed instead of the first HfO 2 film 202 and the second HfO 2 film 205.
  • a magnesium-containing layer may be formed instead of the La-containing layer 204.
  • an yttrium-containing layer may be formed instead of the Al-containing layer 203.
  • FIGS. 9A to 9F and FIGS. 10A to 10E show a semiconductor device according to a modification of the first embodiment of the present invention, specifically, a CMOS having NMOS and PMOS. It is sectional drawing which shows each process of the manufacturing method of the provided semiconductor device. 9 (a) to (f) and FIGS. 10 (a) to (e), the first embodiment shown in FIGS. 7 (a) to (f) and FIGS. 8 (a) to (e) The same components are denoted by the same reference numerals, and redundant description is omitted.
  • this modification is as follows. That is, in the first embodiment, after forming the Al-containing layer 203 in the step shown in FIG. 7C, the hard mask film 301 is formed in the step shown in FIG. After forming the La-containing layer 204 in the step shown in FIG. 8C, the second HfO 2 film 205 was formed in the step shown in FIG. On the other hand, in this modification, the second HfO 2 film 205 is formed following the formation of the Al-containing layer 203, and then the hard mask film 301 is formed, and then the La-containing layer 204 is formed.
  • the element isolation layer 104 is formed on the semiconductor substrate 101 as shown in FIG. After dividing the active region (p-type well region 103) formed in the semiconductor substrate 101 in the NMOS region and the active region (n-type well region 102) formed in the semiconductor substrate 101 in the PMOS region, the NMOS region An interface layer 201 is formed on the semiconductor substrate 101 including the PMOS region.
  • a first HfO 2 film 202 is formed on the interface layer 201 as shown in FIG. 9B.
  • an Al-containing layer 203 is formed on the first HfO 2 film 202 as in the step shown in FIG. 7C of the first embodiment.
  • a second HfO 2 film 205 is formed on the Al-containing layer 203.
  • the hard mask film 301 in the NMOS region is selected as shown in FIG. 9F. To remove.
  • a La-containing layer 204 is formed so as to cover the entire surface of the second HfO 2 film 205 in the NMOS region and the entire surface of the hard mask film 301 in the PMOS region.
  • heat treatment at about 700 ° C. to 1000 ° C. is performed, so that La atoms in the La-containing layer 204 and Al atoms in the Al-containing layer 203 are converted into the first HfO in the NMOS region. it may be diffused into the first HfO 2 film 202 and the second HfO 2 film 205 in the PMOS region of the Al atoms in the Al-containing layer 203 causes diffuse into 2 film 202 and the second HfO 2 film 205 .
  • the excessive La-containing layer 204 on the hard mask film 301 in the PMOS region is removed by wet etching using, for example, a chemical solution mainly composed of HCl.
  • the hard mask film 301 in the PMOS region is removed, for example, by wet etching using a chemical solution containing H 2 O 2 as a main component.
  • a metal electrode film 302 is formed on the second HfO 2 film 205. Thereafter, although not shown, a polysilicon electrode film containing impurities may be formed on the metal electrode film 302.
  • gate patterning is performed in each of the NMOS region and the PMOS region using a photolithography technique and an etching technique. Thereafter, although not shown in the figure, NMOS and PMOS are completed by forming sidewall spacers, extension layers, source / drain regions, and the like.
  • the semiconductor device and the manufacturing method thereof according to the present invention are preferably used for various electronic devices using a semiconductor integrated circuit.

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Abstract

　半導体基板（１０１）におけるｎチャネルＭＩＳトランジスタ形成領域の上に、ゲート絶縁膜として、第１の高誘電率絶縁層（２０２）、アルミニウム含有層（２０３）、ランタン含有層（２０４）及び第２の高誘電率絶縁層（２０５）を順次形成する。その後、ゲート電極形成を行う。

Description

半導体装置及びその製造方法
　本明細書で開示される技術は、半導体装置に関し、詳細には、高誘電率ゲート絶縁膜を有する半導体装置及びその製造方法に関する。
　ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）の高速化に伴い、電界一定のスケーリングのためにトランジスタの微細化が進行している。ＭＯＳＦＥＴには、電子の移動によって電流のオン、オフを制御しているｎチャネル型ＭＯＳＦＥＴ（以下「ＮＭＯＳ」と略記する）と、正孔の移動によって電流のオン、オフを制御しているｐチャネル型ＭＯＳＦＥＴ（以下「ＰＭＯＳ」と略記する）の２つのトランジスタがある。ＭＯＳＦＥＴの性能は、電流駆動能力Ｇｍで表すことができ、移動度μと、ゲート幅Ｗと、ゲート電極、ゲート絶縁膜及びシリコン基板からなるキャパシタの静電容量（ゲート容量）Ｃｏｘとに比例する一方、ゲート長Ｌに反比例する。そこで、ＭＯＳＦＥＴの高速化は、シリコン酸化膜（ＳｉＯ2 ）及びシリコン酸窒化膜（ＳｉＯＮ）などで構成されているゲート絶縁膜の薄膜化、及びポリシリコンなどで構成されているゲート電極の長さ（ゲート長）の縮小によって達成されている。
　しかし、ＭＯＳＦＥＴの高性能化を実現するためには以下の様な課題が存在する。
　まず、ゲート絶縁膜の厚さが２ｎｍ以下まで薄膜化した場合、直接トンネルリーク電流が増加してゲート電圧印加時の絶縁耐性が著しく劣化するため、ＭＯＳＦＥＴの消費電力が増加するので、高性能化及び低消費電力化の達成が困難になる。そこで、ゲート容量Ｃｏｘが比誘電率（ε）に比例し、ゲート絶縁膜の厚さ（ｄ）に反比例するという関係（Ｃｏｘ＝ε０・ε・（Ｓ／ｄ）（ε０：真空の比誘電率、Ｓ：ゲート面積））に着目して、ゲート絶縁膜材料として、従来のシリコン酸化膜（ε：３．９）及びシリコン酸窒化膜（ε：３．９～７）よりも比誘電率の大きい高誘電率絶縁膜（Ｈｉｇｈ－ｋ膜）を用いることにより、実効ゲート容量を維持しつつ、物理的膜厚を厚くして直接トンネルリーク電流を抑制することが行われている。Ｈｉｇｈ－ｋ膜の候補としては、ハフニウム酸化膜（ＨｆＯ2 ）、ジルコニウム酸化膜（ＺｒＯ2 ）、アルミナ（Ａｌ2 Ｏ3 ）、それらのシリケート及びアルミネート並びに希土類酸化物等が注目されている。これらの候補のうちＨｆＯ2 膜及びＨｆＳｉＯ膜は、比誘電率が比較的高く、バンドギャップが５ｅＶ以上あり、シリコン基板に対する電子障壁高さが高いことから、次世代の高誘電率ゲート絶縁膜として最も有力である。
　次に、ゲート電極として従来のポリシリコン電極を使用した場合には空乏層の影響が顕在化するため、ゲート絶縁膜を薄膜化しても、ポリシリコン電極の空乏層容量があるために、ＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ　Ｏｘｉｄｅ　Ｔｈｉｃｋｎｅｓｓ）薄膜化を効率的に行うことができない。一方、ポリシリコン電極の仕事関数は、ホウ素やリンなどの不純物をイオン注入して熱処理により活性化することによって制御可能であった。具体的には、ポリシリコン電極／ＳｉＯ2 ゲート絶縁膜構造においてポリシリコンにホウ素をイオン注入することによって、仕事関数をノンドープ状態の４．６５ｅＶから５．１５ｅＶまで増大させることができるので、ＮＭＯＳ及びＰＭＯＳの両方のしきい値電圧の制御が可能であった。しかし、ポリシリコン電極／Ｈｉｇｈ－ｋゲート絶縁膜構造においては、フェルミレベルピニングの影響により、特にＰＭＯＳの実効仕事関数が低下することによって閾値電圧が上昇する結果、低電圧動作が困難になる。そこで、ゲート電極材料として、ポリシリコン電極から、空乏層の影響が無視でき且つフェルミレベルピニングの影響も小さいメタル電極への置換が図られている。メタルゲート電極材料の候補としては、仕事関数値及びドライエッチングやウェットエッチングなどの加工特性等を考慮して、チタンやタンタルの窒化物が検討されている。
　尚、メタルゲート電極を用いた場合、当該メタルゲート電極に含まれる金属固有の仕事関数が支配的になるため、イオン注入による仕事関数の制御は難しい。そこで、ＮＭＯＳ、ＰＭＯＳのそれぞれについて所望の閾値電圧に制御するために、メタル電極／Ｈｉｇｈ－ｋ ゲート絶縁膜界面にＬａ2 Ｏ3 、Ａｌ2 Ｏ3 及びＭｇＯなどのキャップ（Ｃａｐ）層を挿入することにより、仕事関数を制御することが検討されている。このように、次世代のゲート構造としては、メタル電極／Ｃａｐ層／Ｈｉｇｈ－ｋ膜構造が有力となっている（例えば特許文献１参照）。
特開２００７－３２４５９４号公報
　前述のように、次世代のゲート構造として、メタル電極／Ｃａｐ層／Ｈｉｇｈ－ｋ膜構造が有力となっている中、現在、Ｈｉｇｈ－ｋ膜として、熱的安定性が非常に良いＨｆＳｉＯ膜（ＨｆＳｉＯＮ膜を含む：以下同じ）、メタル電極として、ゲート加工が容易なＴｉＮ膜を使用したＴｉＮ／ＨｆＳｉＯＮ構造が検討されている。
　ところで、低電圧動作を実現するためには、ＰＭＯＳ及びＮＭＯＳのいずれにおいてもバンド端の実効仕事関数（ｅＷＦ：ｅｆｆｅｃｔｉｖｅ　ｗｏｒｋ　ｆｕｎｃｔｉｏｎ）が必要であり、例えば、ＮＭＯＳではｅＷＦ＝４．２ｅＶ程度以下、ＰＭＯＳではｅＷＦ＝５．０ｅＶ程度以上を達成することが望ましい。そこで、実効仕事関数を制御するために、メタル電極／Ｃａｐ層／Ｈｉｇｈ－ｋ膜構造が検討されている。具体的には、ＰＭＯＳにおいては、メタル電極／Ｈｉｇｈ－ｋ膜界面にＣａｐ層としてＡｌ2 Ｏ3 膜を挿入することにより、実効仕事関数の制御が行われている。また、ＮＭＯＳにおいては、メタル電極／Ｈｉｇｈ－ｋ膜界面にＣａｐ層としてＬａ2 Ｏ3 膜を挿入したり、又は当該Ｌａ2 Ｏ3 膜の挿入後に熱処理を行うことにより、Ｈｉｇｈ－ｋ膜中にＬａ原子を拡散させ、それによって実効仕事関数の制御が行われている。
　しかし、Ｈｉｇｈ－ｋ膜としてＨｆＳｉＯＮ膜を使用した場合、Ｈｉｇｈ－ｋ膜の比誘電率が１３程度までと比較的低いため、トランジスタ性能を向上させるためには、さらなるＥＯＴ薄膜化が必要となっている。そこで、Ｈｉｇｈ－ｋゲート絶縁膜として、ＨｆＳｉＯ膜の代わりに、比誘電率が２５程度までと高いＨｆＯ2 膜が検討されている。
　ところが、ＨｆＯ2 膜を使用した場合、フェルミレベルピニングやＨｆＯ2 膜の固定電荷の影響がＨｆＳｉＯ膜よりも大きくなるため、ＨｆＳｉＯ膜と比較すると、実効仕事関数の制御がより困難になる。具体的には、ＰＭＯＳ用のゲート構造として、ＨｆＯ2 膜上にＣａｐ層としてＡｌ2 Ｏ3 膜を堆積する従来技術では、ｅＷＦ＝４．８ｅＶ程度で飽和してしまい、それ以上のｅＷＦの向上は困難である。一方、ＮＭＯＳ用のゲート構造として、メタル電極／Ｈｉｇｈ－ｋ膜界面にＬａ2 Ｏ3 膜を挿入した後に熱処理を行う従来技術では、Ｌａ原子がＨｆＯ2 膜中を拡散することが難しいため、従来技術の熱処理（６００℃程度）によってｅＷＦを４．３ｅＶ程度よりも小さくすることは困難である。その他、ＮＭＯＳでは、ゲート絶縁膜とシリコン基板との界面までＬａ原子が拡散すると、チャネル移動度が劣化してしまうという問題がある。
　また、ＨｆＯ2 膜を使用した場合、ゲート絶縁膜中を酸素原子が容易に透過してしまうため、膜堆積工程及び拡散工程（不純物活性化アニール工程）の熱処理によりＨｆＯ2 膜／シリコン基板界面に例えばＳｉＯ2 膜のような低誘電率層が形成されてしまい、ＥＯＴ薄膜化が困難になってしまう。
　前記に鑑み、本発明は、ゲート構造としてメタル電極／Ｈｉｇｈ－ｋ膜構造を用いた半導体装置において、仕事関数の制御とＥＯＴの薄膜化とを両立させることを目的とする。
　前記の目的を達成するために、本発明に係る半導体装置は、半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極を有するｎチャネルＭＩＳトランジスタを備え、前記第１のゲート絶縁膜は、ランタン及びアルミニウムを含む第１の高誘電率絶縁膜を有する。
　本発明に係る半導体装置によると、ｎチャネルＭＩＳトランジスタのＨｉｇｈ－ｋゲート絶縁膜がランタン（Ｌａ）及びアルミニウム（Ａｌ）を含むため、Ｈｉｇｈ－ｋゲート絶縁膜中におけるＬａ分布及びＡｌ分布を適切に制御することにより、従来の半導体装置と比較して、ＥＯＴの増大を抑制しつつ実効仕事関数の制御を容易に行うことができる。また、原子半径の大きいＬａ原子の半導体基板側への拡散を、原子半径の小さいＡｌ原子によって抑制することができるため、チャネル移動度の劣化を抑制することができる。従って、ｎチャネルＭＩＳトランジスタの高機能化及び低消費電力化を実現することができる。
　本発明に係る半導体装置において、前記第１の高誘電率絶縁膜におけるランタン濃度のピーク位置は、前記第１の高誘電率絶縁膜におけるアルミニウム濃度のピーク位置よりも前記第１のゲート電極に近くてもよい。このようにすると、原子半径の大きいＬａ原子の半導体基板側への拡散を、原子半径の小さいＡｌ原子によって確実に抑制することができるため、チャネル移動度の劣化をより一層抑制することができる。
　本発明に係る半導体装置において、前記第１のゲート絶縁膜は、前記第１の高誘電率絶縁膜と前記半導体基板との間に形成された界面層を有していてもよい。
　本発明に係る半導体装置において、前記第１の高誘電率絶縁膜は、ハフニウム及びジルコニウムの少なくとも一方を含んでいてもよい。
　本発明に係る半導体装置において、前記第１の高誘電率絶縁膜は、ランタンに代えてマグネシウムを含んでいてもよい。
　本発明に係る半導体装置において、前記第１の高誘電率絶縁膜は、アルミニウムに代えてイットリウムを含んでいてもよい。
　本発明に係る半導体装置において、前記第１のゲート電極は、前記第１の高誘電率絶縁膜と接し且つ窒化チタン又は窒化タンタルからなる層を有していてもよい。この場合、第１の高誘電率絶縁膜中にチタン又はタンタルが拡散してもよい。
　本発明に係る半導体装置において、前記半導体基板における少なくとも前記第１のゲート絶縁膜と接する部分はシリコン、ゲルマニウム又はシリコンゲルマニウムから構成されていてもよい。この場合、第１の高誘電率絶縁膜中にシリコン又はゲルマニウムが拡散してもよい。
　本発明に係る半導体装置において、前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極を有するｐチャネルＭＩＳトランジスタをさらに備え、前記第２のゲート絶縁膜は、アルミニウムを含む第２の高誘電率絶縁膜を有していてもよい。このようにすると、ｐチャネルＭＩＳトランジスタのＨｉｇｈ－ｋゲート絶縁膜がアルミニウム（Ａｌ）を含むため、Ｈｉｇｈ－ｋゲート絶縁膜中におけるＡｌ分布を適切に制御することにより、従来の半導体装置と比較して、ＥＯＴの増大を抑制しつつ実効仕事関数の制御を容易に行うことができる。従って、ｐチャネルＭＩＳトランジスタの高機能化及び低消費電力化を実現することができる。尚、第２の高誘電率絶縁膜は実質的にランタンを含まない。また、前記第１のゲート絶縁膜の比誘電率は前記第２のゲート絶縁膜の比誘電率よりも大きくてもよい。
　また、本発明に係る半導体装置の製造方法は、半導体基板におけるｎチャネルＭＩＳトランジスタ形成領域の上に第１のゲート絶縁膜を形成する工程（ａ）と、前記第１のゲート絶縁膜の上に第１のゲート電極を形成する工程（ｂ）とを備え、前記工程（ａ）は、前記第１のゲート絶縁膜として、第１の高誘電率絶縁層、アルミニウム含有層、ランタン含有層及び第２の高誘電率絶縁層を順次形成する工程を含む。
　本発明に係る半導体装置の製造方法によると、ｎチャネルＭＩＳトランジスタのゲート絶縁膜として、第１の高誘電率絶縁層、アルミニウム含有層、ランタン含有層及び第２の高誘電率絶縁層を順次形成する。このため、ゲート絶縁膜中におけるＬａ分布及びＡｌ分布を適切に制御することにより、従来の半導体装置と比較して、ＥＯＴの増大を抑制しつつ実効仕事関数の制御を容易に行うことができる。具体的には、ランタン含有層を上下から高誘電率絶縁層によって挟みこむため、ランタン（Ｌａ）原子が高誘電率絶縁層中を拡散しやすくなるので、実効仕事関数の制御が容易になる。また、第２の高誘電率絶縁層がアルミニウム含有層及びランタン含有層の上側に形成されているため、第２の高誘電率絶縁層中の酸素原子がゲート絶縁膜中を基板方向に透過することを防止できるので、ゲート絶縁膜／基板界面に例えばＳｉＯ2 膜のような低誘電率層が形成される事態を回避でき、それにより、ＥＯＴの増大を抑制することができる。さらに、ランタン含有層の下側にアルミニウム含有層を形成しているため、原子半径の大きいＬａ原子の半導体基板側への拡散を、原子半径の小さいアルミニウム（Ａｌ）原子によって抑制することができるため、チャネル移動度の劣化を抑制することができる。従って、ｎチャネルＭＩＳトランジスタの高機能化及び低消費電力化を実現することができる。
　尚、アルミニウム含有層及びランタン含有層にそれぞれ含まれるＡｌ原子及びＬａ原子は、その後の熱処理で上下の高誘電率絶縁層中に拡散する結果、デバイスの最終構造においてはゲート絶縁膜（Ｈｉｇｈ－ｋゲート絶縁膜）中にはアルミニウム含有層及びランタン含有層は残らない。すなわち、ｎチャネルＭＩＳトランジスタのゲート絶縁膜として、膜中にアルミニウム及びランタンの分布を持つＨｉｇｈ－ｋ膜が形成される。
　本発明に係る半導体装置の製造方法において、前記工程（ａ）は、前記半導体基板におけるｐチャネルＭＩＳトランジスタ形成領域の上に第２のゲート絶縁膜を形成する工程を含み、前記工程（ｂ）は、前記第２のゲート絶縁膜の上に第２のゲート電極を形成する工程を含み、前記工程（ａ）は、前記第２のゲート絶縁膜として、前記第１の高誘電率絶縁層、前記アルミニウム含有層及び前記第２の高誘電率絶縁層を順次形成する工程を含んでいてもよい。ここで、ランタン含有層の形成は行わない。このようにすると、ｎチャネルＭＩＳトランジスタのゲート絶縁膜中におけるＡｌ分布を適切に制御することにより、従来の半導体装置と比較して、ＥＯＴの増大を抑制しつつ実効仕事関数の制御を容易に行うことができる。具体的には、アルミニウム含有層を上下から高誘電率絶縁層によって挟みこむため、アルミニウム（Ａｌ）原子が高誘電率絶縁層中を拡散しやすくなるので、実効仕事関数の制御が容易になる。また、第２の高誘電率絶縁層がアルミニウム含有層の上側に形成されているため、第２の高誘電率絶縁層中の酸素原子がゲート絶縁膜中を基板方向に透過することを防止できるので、ゲート絶縁膜／基板界面に例えばＳｉＯ2 膜のような低誘電率層が形成される事態を回避でき、それにより、ＥＯＴの増大を抑制することができる。従って、ｐチャネルＭＩＳトランジスタの高機能化及び低消費電力化を実現することができる。
　尚、アルミニウム含有層に含まれるＡｌ原子は、その後の熱処理で上下の高誘電率絶縁層中に拡散する結果、デバイスの最終構造においてはゲート絶縁膜（Ｈｉｇｈ－ｋゲート絶縁膜）中にアルミニウム含有層は残らない。すなわち、ｐチャネルＭＩＳトランジスタのゲート絶縁膜として、膜中にアルミニウムの分布を持つＨｉｇｈ－ｋ膜が形成される。
　本発明に係る半導体装置の製造方法において、前記工程（ａ）は、前記第１の高誘電率絶縁層を形成する前に、前記半導体基板上に界面層を形成する工程を含んでいてもよい。
　本発明に係る半導体装置の製造方法において、前記工程（ａ）は、前記ランタン含有層を形成した後に、６００℃以上で且つ７００℃以下の温度で熱処理を行う工程を含んでいてもよい。このようにすると、Ｌａ原子が高誘電率絶縁層中をより拡散しやすくなるので、実効仕事関数の制御がより一層容易になる。
　本発明に係る半導体装置の製造方法において、前記工程（ａ）において、前記第２の高誘電率絶縁層を前記ランタン含有層よりも先に形成してもよい。この場合、前記工程（ａ）が、前記ランタン含有層を形成した後に、７００℃以上で且つ１０００℃以下の温度で熱処理を行う工程を含むと、Ｌａ原子が高誘電率絶縁層中をより拡散しやすくなるので、実効仕事関数の制御がより一層容易になる。
　本発明に係る半導体装置の製造方法において、前記第１の高誘電率絶縁層及び前記第２の高誘電率絶縁層は、ハフニウムを含む第１のガスと酸素を含む第１の酸化剤とを用いて形成されてもよい。この場合、前記第１のガスは、ＴＤＭＡＨｆ（テトラジメチルアミノハフニウム）、ＨｆＣｌ4 （四塩化ハフニウム）、ＴＥＭＡＨｆ（テトラキスエチルメチルアミノハフニウム）及びＨｆ（ＭＭＰ）4 （テトラキス（１－メトキシ－２－メチル－２－プロポキシ）ハフニウム）の中から選ばれる少なくとも１種類の物質を含み、前記第１の酸化剤は、Ｈ2 Ｏ、Ｏ2 及びＯ3 の中から選ばれる少なくとも１種類の物質を含んでいてもよい。
　本発明によれば、ゲート構造としてメタル電極／Ｈｉｇｈ－ｋ膜構造を用いた半導体装置において、仕事関数の制御とＥＯＴの薄膜化とを両立させることができるので、トランジスタの高機能化及び低消費電力化を実現することができる。
図１は、本発明の第１の実施形態に係る半導体装置の概略構成の断面図である。 図２は、本発明の第１の実施形態に係る半導体装置のうちＮＭＯＳのゲート構造の形成方法の各工程を示す断面図である。 図３（ａ）～（ｃ）は、ゲート絶縁膜構造におけるＬａ含有層の形成位置を変化させた場合の断面構成を示す図である。 図４は、図３（ａ）～（ｃ）に示すゲート絶縁膜構造のそれぞれについて、ＥＯＴとｅＷＦとの関係を調べた結果を示す図である。 図５（ａ）及び（ｂ）は、ゲート絶縁膜構造におけるＡｌ含有層の形成位置を変化させた場合の断面構成を示す図である。 図６は、図５（ａ）及び（ｂ）に示すゲート絶縁膜構造のそれぞれについて、ＥＯＴとｅＷＦとの関係を調べた結果を示す図である。 図７（ａ）～（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図８（ａ）～（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図９（ａ）～（ｆ）は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図１０（ａ）～（ｅ）は、本発明の第１の実施形態の変形例に係る半導体装置の製造方法の各工程を示す断面図である。
　（第１の実施形態）
　以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
　図１は、本発明の第１の実施形態に係る半導体装置、具体的には、ＮＭＯＳとＰＭＯＳとを有する相補型ＭＯＳＦＥＴ（以下「ＣＭＯＳ」と略記する）を備えた半導体装置の概略構成の断面図である。
　図１に示すように、本実施形態の半導体装置においては、例えばシリコン、ゲルマニウム又はシリコンゲルマニウム等からなる半導体基板１０１の上部にｎ型ウェル領域１０２及びｐ型ウェル領域１０３が設けられており、ｎ型ウェル領域１０２上にはＰＭＯＳ１０５が設けられており、ｐ型ウェル領域１０３上にはＮＭＯＳ１０６が設けられている。ｎ型ウェル領域１０２及びｐ型ウェル領域１０３はそれぞれ、例えばシリコン酸化膜等から構成された素子分離層１０４に囲まれており、これにより、ｎ型ウェル領域１０２とｐ型ウェル領域１０３とは互いに電気的に分離されている。素子分離層１０４は、例えばＳＴＩ（Ｓｈａｌｌｏｗ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）構造を有している。
　ＮＭＯＳ１０６が設けられるｐ型ウェル領域１０３上には、Ｈｉｇｈ－ｋ材料からなる第１のゲート絶縁膜１１５を介して、例えばＴｉＮ膜又はＴａＮ膜等の金属含有層から構成された第１のメタル電極膜１１６が形成されている。本実施形態では、第１のゲート絶縁膜１１５は、例えば、ランタン及びアルミニウムを含有するハフニウム酸化膜（Ｈｉｇｈ－ｋ膜）を有している。ここで、当該Ｈｉｇｈ－ｋ膜と半導体基板１０１との間に界面層（第１のゲート絶縁膜１１５の一部となる）が形成されていてもよい。また、当該Ｈｉｇｈ－ｋ膜は、ハフニウムに代えて、又はハフニウムと共に、例えばジルコニウム等の他のＨｉｇｈ－ｋ材料を含んでいてもよい。また、当該Ｈｉｇｈ－ｋ膜は、ランタンに代えてマグネシウムを含んでいてもよい。また、当該Ｈｉｇｈ－ｋ膜は、アルミニウムに代えてイットリウムを含んでいてもよい。
　また、図１に示すように、第１のメタル電極膜１１６上には、例えばリンやヒ素などのｎ型不純物を含むポリシリコンからなる第１のポリシリコン電極膜１１７が形成されている。すなわち、ＮＭＯＳ１０６のゲート電極は、第１のメタル電極膜１１６と第１のポリシリコン電極膜１１７とから構成されている。ここで、このＮＭＯＳ１０６のゲート電極の側面上には、例えばシリコン酸化膜やシリコン窒化膜等から構成された第１のサイドウォールスペーサ１１８が形成されている。
　また、ｐ型ウェル領域１０３のうち第１のサイドウォールスペーサ１１８の直下部分には、ｎ型不純物を含むｎ型エクステンション層１１４が形成されている。さらに、ｐ型ウェル領域１０３のうち第１のメタル電極膜１１６及び第１のポリシリコン電極膜１１７から見て第１のサイドウォールスペーサ１１８の両側方に位置する領域には、ｎ型エクステンション層１１４よりも高濃度のｎ型不純物を含むｎ型ソース・ドレイン領域１１３がｎ型エクステンション層１１４に接するように形成されている。
　尚、図示は省略しているが、ｎ型ソース・ドレイン領域１１３の表面部及び第１のポリシリコン電極膜１１７の表面部にはそれぞれ、例えばニッケルシリサイド（ＮｉＳｉ）又はニッケル白金シリサイド（ＮｉＰｔＳｉ）などから構成されたシリサイド層が形成されていてもよい。また、ｎ型ソース・ドレイン領域１１３及びｎ型エクステンション層１１４は、例えば炭素（Ｃ）を１atomic％～３atomic％程度含んだカーボンドープＳｉエピタキシャル層に設けられていてもよい。
　一方、図１に示すように、ＰＭＯＳ１０５が設けられるｎ型ウェル領域１０２上には、Ｈｉｇｈ－ｋ材料からなる第２のゲート絶縁膜１０９を介して、例えばＴｉＮ膜又はＴａＮ膜等の金属含有層から構成された第２のメタル電極膜１１０が形成されている。本実施形態では、第２のゲート絶縁膜１０９は、例えば、アルミニウムを含有するハフニウム酸化膜（Ｈｉｇｈ－ｋ膜）を有している。ここで、当該Ｈｉｇｈ－ｋ膜の比誘電率と比較して、ＮＭＯＳ１０６の第１のゲート絶縁膜１１５を構成するＨｉｇｈ－ｋ膜の比誘電率の方が大きくてもよい。また、当該Ｈｉｇｈ－ｋ膜と半導体基板１０１との間に界面層（第２のゲート絶縁膜１０９の一部となる）が形成されていてもよい。また、当該Ｈｉｇｈ－ｋ膜は、ハフニウムに代えて、又はハフニウムと共に、例えばジルコニウム等の他のＨｉｇｈ－ｋ材料を含んでいてもよい。また、当該Ｈｉｇｈ－ｋ膜は、アルミニウムに代えてイットリウムを含んでいてもよい。
　また、第２のメタル電極膜１１０上には、例えばボロンなどのｐ型不純物を含むポリシリコンからなる第２のポリシリコン電極膜１１１が形成されている。すなわち、ＰＭＯＳ１０５のゲート電極は、第２のメタル電極膜１１０と第２のポリシリコン電極膜１１１とから構成されている。ここで、このＰＭＯＳ１０５のゲート電極の側面上には、例えばシリコン酸化膜やシリコン窒化膜等から構成された第２のサイドウォールスペーサ１１２が形成されている。
　また、ｎ型ウェル領域１０２のうち第２のサイドウォールスペーサ１１２の直下部分には、ｐ型不純物を含むｐ型エクステンション層１０８が形成されている。さらに、ｎ型ウェル領域１０２のうち第２のメタル電極膜１１０及び第２のポリシリコン電極膜１１１から見て第２のサイドウォールスペーサ１１２の両側方に位置する領域には、ｐ型エクステンション層１０８よりも高濃度のｐ型不純物を含むｐ型ソース・ドレイン領域１０７がｐ型エクステンション層１０８に接するように形成されている。
　尚、図示は省略しているが、ｐ型ソース・ドレイン領域１０７の表面部及び第２のポリシリコン電極膜１１１の表面部にはそれぞれ、例えばニッケルシリサイド（ＮｉＳｉ）又はニッケル白金シリサイド（ＮｉＰｔＳｉ）などから構成されたシリサイド層が形成されていてもよい。また、ｐ型ソース・ドレイン領域１０７及びｐ型エクステンション層１０８は、例えばゲルマニウム（Ｇｅ）を１０atomic％～４０atomic％程度含んだＳｉＧｅエピタキシャル層が設けられていてもよい。
　また、本実施形態において、ＮＭＯＳとＰＭＯＳとを有するＣＭＯＳを備えた半導体装置を対象としたが、これに代えて、本実施形態のＮＭＯＳ又はＰＭＯＳのいずれか一方を備えた半導体装置を対象としてもよい。また、ＮＭＯＳに代えて、実質的に同じゲート構造を持つｎチャネルＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを対象としてもよい。また、ＰＭＯＳに代えて、実質的に同じゲート構造を持つｐチャネルＭＩＳトランジスタを対象としてもよい。
　以下、図１に示す本実施形態の半導体装置のうちＮＭＯＳ１０６のゲート構造の形成方法について、図２（ａ）～（ｆ）を参照しながら説明する。
　まず、図２（ａ）に示すように、半導体基板１０１（ＮＭＯＳ１０６のｐ型ウェル領域１０３）上に、例えば膜厚１．５ｎｍ以下（具体的には膜厚０．９ｎｍ）のシリコン酸化膜（ＳｉＯ2 ）又はシリコン酸窒化膜（ＳｉＯＮ）からなる界面層２０１を形成する。この時、界面層２０１の形成を、例えばＯ2 、Ｎ2 Ｏ又はＮＯ等のガスを用いて処理温度７００℃～１０００℃の範囲で行うことが好ましい。また、ＳｉＯ2 膜を形成する場合には、ＳｉＯ2 膜中に、Ｓｉ－Ｏ結合の他にＳｉ－Ｈ結合があってもよい。また、ＳｉＯＮ膜を形成する際には、窒素含有プラズマ照射により窒化処理を行い、その後、膜緻密化のために例えば８００℃～１１００℃の温度範囲において酸素又は窒素雰囲気中で高温熱処理を行うことが望ましい。
　次に、図２（ｂ）に示すように、界面層２０１上に、例えば膜厚２ｎｍ程度以下の第１のＨｆＯ2 膜２０２を形成する。第１のＨｆＯ2 膜２０２の成膜方法としては、例えば、Ｈｆ金属材料含有ガスと酸化剤とを交互に繰り返し供給することによって原子レベルでのＨｆＯ2 成膜を可能とする原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法を用いてもよい。この時、前記Ｈｆ金属材料含有ガスとしては、ＴＤＭＡＨｆ（テトラジメチルアミノハフニウム）、ＨｆＣｌ4 （四塩化ハフニウム）、ＴＥＭＡＨｆ（テトラキスエチルメチルアミノハフニウム）及びＨｆ（ＭＭＰ）4 （テトラキス（１－メトキシ－２－メチル－２－プロポキシ）ハフニウム）の中から選ばれる少なくとも１種類の物質を含むことが好ましい。また、前記酸化剤としては、水（Ｈ2 Ｏ）、酸素（Ｏ2 ）及びオゾン（Ｏ3 ）の中から選ばれる少なくとも１種類の物質を含むことが好ましい。
　次に、図２（ｃ）に示すように、第１のＨｆＯ2 膜２０２上に、例えばＡｌ酸化物（ＡｌＯｘ）又はアルミニウム（Ａｌ）からなる膜厚１ｎｍ程度以下のＡｌ含有層２０３を形成する。続いて、図２（ｄ）に示すように、Ａｌ含有層２０３上に、例えばＬａ酸化物（ＬａＯｘ）又はランタン（Ｌａ）からなる膜厚２ｎｍ程度以下のＬａ含有層２０４を形成する。本実施形態では、Ｌａ含有層２０４の形成後に、熱処理によってＬａ含有層２０４中のＬａ原子を基板側へ拡散させる工程を行ってもよい。この場合、熱処理温度は６００℃～１０００℃程度までの温度であることが好ましい。また、熱処理によってＬａ原子を拡散させた後に、例えばＨＣｌを主成分とする化学溶液を用いた洗浄により、余剰なＬａ含有層２０４を除去する工程を行ってもよい。
　次に、図２（ｅ）に示すように、Ｌａ含有層２０４上に、例えば膜厚２ｎｍ程度以下の第２のＨｆＯ2 膜２０５を形成する。第２のＨｆＯ2 膜２０５の成膜方法としては、第１のＨｆＯ2 膜２０２の成膜方法と同様の方法を用いてもよい。その後、図２（ｆ）に示すように、第２のＨｆＯ2 膜２０５上に、仕事関数決定用の金属材料、例えばＴｉＮからなる第１のメタル電極膜１１６を形成した後、第１のメタル電極膜１１６上に、例えばリンやヒ素などのｎ型不純物を含む第１のポリシリコン電極膜１１７を形成する。ここで、第１のメタル電極膜１１６の材料として、ＴｉＮの他に、例えばＴｉＡｌＮ、ＴａＮ、ＴａＣ又はＴａＣＮ等を用いてもよい。また、第１のポリシリコン電極膜１１７に代えて、ｎ型不純物を含む他の半導体膜を形成してもよい。
　本実施形態の特徴は、ＮＭＯＳ１０６の第１のゲート絶縁膜１１５（図１参照）として、第１のＨｆＯ2 膜２０２、Ａｌ含有層２０３、Ｌａ含有層２０４及び第２のＨｆＯ2 膜２０５を順次形成することである。すなわち、Ａｌ含有層２０３及びＬａ含有層２０４が第１のＨｆＯ2 膜２０２及び第２のＨｆＯ2 膜２０５によって挟まれた構造を形成する。このため、Ａｌ含有層２０３及びＬａ含有層２０４にそれぞれ含まれるＡｌ原子及びＬａ原子は、その後の熱処理で第１のＨｆＯ2 膜２０２及び第２のＨｆＯ2 膜２０５中に拡散する結果、デバイスの最終構造においては第１のゲート絶縁膜１１５（正確には界面層２０１を除くＨｉｇｈ－ｋ膜部分）中にＡｌ含有層２０３及びＬａ含有層２０４は残らない。すなわち、ＮＭＯＳ１０６の第１のゲート絶縁膜１１５として、膜中にアルミニウム及びランタンの分布（濃度プロファイル）を持つハフニウム含有Ｈｉｇｈ－ｋ膜が形成される。ここで、本実施形態のように、Ａｌ含有層２０３上にＬａ含有層２０４を形成した場合、第１のゲート絶縁膜１１５（ハフニウム含有Ｈｉｇｈ－ｋ膜）中において、ランタン濃度のピーク位置は、アルミニウム濃度のピーク位置よりもゲート電極（第１のメタル電極膜１１６）に近くなる。
　本実施形態によると、ＮＭＯＳ１０６の第１のゲート絶縁膜１１５中におけるＬａ分布及びＡｌ分布を適切に制御することにより、従来の半導体装置と比較して、ＥＯＴの増大を抑制しつつ実効仕事関数の制御を容易に行うことができる。具体的には、Ｌａ含有層を上下からＨｆＯ2 膜２０２及び２０５によって挟みこむため、Ｌａ原子がＨｆＯ2 膜２０２及び２０５中を拡散しやすくなるので、実効仕事関数の制御が容易になる。また、第２のＨｆＯ2 膜２０５がＡｌ含有層２０３及びＬａ含有層２０４の上側に形成されているため、第２のＨｆＯ2 膜２０５中の酸素原子がゲート絶縁膜中を基板方向に透過することを防止できるので、ゲート絶縁膜／基板界面に例えばＳｉＯ2 膜のような低誘電率層が形成される事態を回避でき、それにより、ＥＯＴの増大を抑制することができる。さらに、Ｌａ含有層２０４の下側にＡｌ含有層２０３を形成しているため、原子半径の大きいＬａ原子の基板側への拡散を、原子半径の小さいＡｌ原子によって抑制することができるため、チャネル移動度の劣化を抑制することができる。従って、ＮＭＯＳ１０６の高機能化及び低消費電力化を実現することができる。
　尚、本実施形態において、第１のＨｆＯ2 膜２０２及び第２のＨｆＯ2 膜２０５に代えて、他のハフニウム含有絶縁層、例えばＨｆＳｉＯ膜又はＨｆＳｉＯＮ膜等を形成してもよい。
　以上に説明したように、本実施形態は、ＨｆＯ2 膜中でのＡｌ含有層及びＬａ含有層の形成位置を調節することにより、ＥＯＴの増大を抑制しつつ実効仕事関数の制御を容易に行うものであるが、以下、比較例と対比しながら、本実施形態の効果について詳細に説明する。
　図３（ａ）～（ｃ）は、ゲート絶縁膜構造におけるＬａ含有層の形成位置を変化させた場合の断面構成を示している。
　まず、図３（ａ）に示す構造（第１比較例）は、以下のようにして形成される。まず、半導体基板１０１上に、膜厚１．５ｎｍ以下の界面層２０１（例えば膜厚０．９ｎｍのＳｉＯ2 膜）を形成した後、界面層２０１上に、膜厚４ｎｍ以下のＨｆＯ2 膜２０２（例えば膜厚２．０ｎｍのＨｆＯ2 膜）を形成する。その後、ＨｆＯ2 膜２０２上に、膜厚２ｎｍ以下のＬａ含有層２０４（例えば膜厚２．０ｎｍのＬａ2 Ｏ3 膜）を形成した後、６００℃～７００℃の熱処理を行ってＬａ含有層２０４中のＬａ原子をＨｆＯ2 膜２０２中に拡散させる。尚、Ｌａ原子の拡散後には、余剰なＬａ含有層２０４を、ＨＣｌを主成分とする化学溶液を用いた洗浄により除去する。
　次に、図３（ｂ）に示す構造（第２比較例）は、基本的に図３（ａ）に示す構造（第１比較例）と同様の構造であるが、図３（ｂ）に示す構造の形成方法において、Ｌａ含有層２０４の形成後の熱処理温度が７００℃～１０００℃の高温熱処理、例えば８００℃の熱処理である点が異なっている。
　次に、図３（ｃ）に示す構造（本実施形態のＮＭＯＳ１０６のゲート絶縁膜構造と対応（但し、各比較例との対比のため、Ａｌ含有層は形成していない））は、以下のようにして形成される。まず、半導体基板１０１上に、膜厚１．５ｎｍ以下の界面層２０１（例えば膜厚０．９ｎｍのＳｉＯ2 膜）を形成した後、界面層２０１上に、膜厚２ｎｍ以下の第１のＨｆＯ2 膜２０２（例えば膜厚１．０ｎｍのＨｆＯ2 膜）を形成し、その後、第１のＨｆＯ2 膜２０２上に、膜厚１．０ｎｍ以下のＬａ含有層２０４（例えば膜厚０．５ｎｍのＬａ2 Ｏ3 膜）を形成した後、Ｌａ含有層２０４上に、膜厚２ｎｍ以下の第２のＨｆＯ2 膜２０５（例えば膜厚１．０ｎｍのＨｆＯ2 膜）を形成する。
　図４は、図３（ａ）～（ｃ）に示す、ＨｆＯ2 膜とＬａ含有層とが積層された３つのゲート絶縁膜構造のそれぞれについて、シリコン酸化膜換算膜厚（ＥＯＴ）と実効仕事関数（ｅＷＦ）との関係を調べた結果を示す図である。ＮＭＯＳとしてＬａ含有層により実効仕事関数を制御する場合、Ｌａ含有層のない構造と比較してＥＯＴの増加を抑制しつつ、実効仕事関数を低くすることが望ましい。ここで、ＥＯＴ（シリコン酸化膜換算膜厚）とは、ゲート絶縁膜の材料がシリコン酸化物であると仮定して、ゲート容量から逆算して得られる絶縁膜の膜厚のことである。
　図４に示すように、図３（ａ）に示す構造によると、Ｌａ含有層なしの構造（ＨｆＯ2 ／ＩＬ（ＬａＯなし）（但しＩＬは界面層））と比べて、ＥＯＴの増加は無いものの、ｅＷＦは４．６ｅＶ程度から４．３ｅＶ程度までしか低くなっていない。すなわち、ｅＷＦ変調は４．３ｅＶが限界であることが分かる。それに対して、図３（ｂ）に示す構造によると、ＥＯＴがやや増加しているものの、ｅＷＦ変調によって４．０ｅＶを達成できている。また、図３（ｃ）に示す構造によると、ＥＯＴの増加なく、ｅＷＦ変調によって４．１ｅＶを達成できている。以上の結果から、図３（ｂ）及び（ｃ）に示す構造、特に、図３（ｃ）に示す構造を用いることによって、ＥＯＴの増加なくｅＷＦを効率的に制御できることが分かった。
　図５（ａ）及び（ｂ）は、ゲート絶縁膜構造におけるＡｌ含有層の形成位置を変化させた場合の断面構成を示している。
　まず、図５（ａ）に示す構造（第３比較例）は、以下のようにして形成される。まず、半導体基板１０１上に、膜厚１．５ｎｍ以下の界面層２０１（例えば膜厚０．９ｎｍのＳｉＯ2 膜）を形成した後、界面層２０１上に、膜厚４ｎｍ以下のＨｆＯ2 膜２０２（例えば膜厚２．０ｎｍのＨｆＯ2 膜）を形成し、その後、ＨｆＯ2 膜２０２上に、膜厚１ｎｍ以下のＡｌ含有層２０３（例えば膜厚０．５ｎｍ及び１．０ｎｍの２種類のＡｌ2 Ｏ3 膜）を形成する。
　次に、図５（ｂ）に示す構造（本実施形態のＰＭＯＳ１０５のゲート絶縁膜構造と対応）は、以下のようにして形成される。まず、半導体基板１０１上に、膜厚１．５ｎｍ以下の界面層２０１（例えば膜厚０．９ｎｍのＳｉＯ2 膜）を形成した後、界面層２０１上に、膜厚２ｎｍ以下の第１のＨｆＯ2 膜２０２（例えば膜厚１．０ｎｍのＨｆＯ2 膜）を形成し、その後、第１のＨｆＯ2 膜２０２上に、膜厚１．０ｎｍ以下のＡｌ含有層２０３（例えば膜厚０．７ｎｍのＡｌ2 Ｏ3 膜）を形成した後、Ａｌ含有層２０３上に、膜厚２ｎｍ以下の第２のＨｆＯ2 膜２０５（例えば膜厚１．０ｎｍのＨｆＯ2 膜）を形成する。
　図６は、図５（ａ）及び（ｂ）に示す、ＨｆＯ2 膜とＡｌ含有層とが積層された２つのゲート絶縁膜構造のそれぞれについて、ＥＯＴとｅＷＦとの関係を調べた結果を示す図である。ＰＭＯＳとしてＡｌ含有層により実効仕事関数を制御する場合、Ａｌ含有層のない構造と比較してＥＯＴの増加を抑制しつつ、実効仕事関数を高くすることが望ましい。
　図６に示すように、図５（ａ）に示す構造によると、Ａｌ含有層の膜厚を増加させるに従ってｅＷＦが増加するものの、Ａｌ含有層の膜厚が１．０ｎｍ程度になると、ｅＷＦ＝４．８ｅＶ程度で飽和傾向になることが分かる（図６中の実線参照。尚、左側の●がＡｌ含有層の膜厚が０．５ｎｍの場合に対応し、右側の●がＡｌ含有層の膜厚が１．０ｎｍ程度の場合に対応する）。また、Ａｌ含有層の膜厚を増加させるに従って、Ａｌ含有層なしの構造（ＨｆＯ2 ／ＩＬ（ＡｌＯなし）（但しＩＬは界面層））と比べて、ＥＯＴが著しく増加してしまう。それに対して、Ａｌ含有層をＨｆＯ2 膜の中間に挿入した、図５（ｂ）に示す構造によると、ｅＷＦ＝４．８５ｅＶ以上を達成できていると共に、ＥＯＴの増加量も０．１ｎｍ程度に抑えられている。以上の結果から、ＥＯＴの増大を抑制しつつ、高ｅＷＦ値を得ることができる構造としては、図５（ｂ）に示す構造が最適であることが分かった。
　以上に説明したように、ＣＭＯＳにおいてＮＭＯＳ及びＰＭＯＳのいずれについてもＥＯＴ増加を抑制しつつ実効仕事関数を効率的に制御できるゲート絶縁膜構造としては、ＮＭＯＳについては図３（ｂ）及び（ｃ）に示す構造、特に、図３（ｃ）に示す構造を用い、ＰＭＯＳについては図５（ｂ）に示す構造を用いることが望ましい。また、ＮＭＯＳのゲート絶縁膜構造においては、Ｌａ原子の拡散を抑制するためにＡｌ含有層をさらに挿入することが望ましい。この場合、Ａｌ添加に起因するＥＯＴの増大については、Ｌａ添加による誘電率の増大によって相殺される。また、Ａｌ添加に起因するｅＷＦの増大については、Ｌａ添加量を増やすことによって抑制可能である。
　以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
　図７（ａ）～（ｆ）及び図８（ａ）～（ｅ）は、本発明の第１の実施形態に係る半導体装置、具体的には、ＮＭＯＳとＰＭＯＳとを有するＣＭＯＳを備えた半導体装置の製造方法の各工程を示す断面図である。
　まず、図７（ａ）に示すように、例えばシリコン等からなる半導体基板１０１上に、例えばＳＴＩ法により素子分離層１０４を形成し、それにより、ＮＭＯＳ領域の半導体基板１０１に形成した活性領域（ｐ型ウェル領域１０３）と、ＰＭＯＳ領域の半導体基板１０１に形成した活性領域（ｎ型ウェル領域１０２）とを区画する。その後、ＮＭＯＳ領域及びＰＭＯＳ領域を含む半導体基板１０１上に、例えば膜厚１．５ｎｍ以下（具体的には膜厚０．９ｎｍ）のシリコン酸化膜（ＳｉＯ2 ）又はシリコン酸窒化膜（ＳｉＯＮ）からなる界面層２０１を形成する。この時、界面層２０１の形成を、例えばＯ2 、Ｎ2 Ｏ又はＮＯ等のガスを用いて処理温度７００℃～１０００℃の範囲で行うことが好ましい。また、ＳｉＯＮ膜を形成する場合、窒素含有プラズマ照射により窒化処理を行い、その後、膜緻密化のために例えば８００℃～１１００℃の温度範囲において酸素又は窒素雰囲気中で高温熱処理を行うことが望ましい。
　次に、図７（ｂ）に示すように、界面層２０１上に、例えば膜厚２ｎｍ程度以下の第１のＨｆＯ2 膜２０２を形成する。第１のＨｆＯ2 膜２０２の成膜方法としては、例えば、Ｈｆ金属材料含有ガスと酸化剤とを交互に繰り返し供給することによって原子レベルでのＨｆＯ2 成膜を可能とする原子層堆積（ＡＬＤ）法を用いてもよい。この時、前記Ｈｆ金属材料含有ガスとしては、ＴＤＭＡＨｆ（テトラジメチルアミノハフニウム）、ＨｆＣｌ4 （四塩化ハフニウム）、ＴＥＭＡＨｆ（テトラキスエチルメチルアミノハフニウム）及びＨｆ（ＭＭＰ）4 （テトラキス（１－メトキシ－２－メチル－２－プロポキシ）ハフニウム）の中から選ばれる少なくとも１種類の物質を含むことが好ましい。また、前記酸化剤としては、水（Ｈ2 Ｏ）、酸素（Ｏ2 ）及びオゾン（Ｏ3 ）の中から選ばれる少なくとも１種類の物質を含むことが好ましい。さらに、例えば窒素含有ガスからなるプラズマを用いた処理によって、第１のＨｆＯ2 膜２０２中に窒素原子を添加してもよい。
　次に、図７（ｃ）に示すように、第１のＨｆＯ2 膜２０２上に、例えば膜厚１ｎｍ程度以下のＡｌ酸化物（ＡｌＯｘ）又はアルミニウム（Ａｌ）からなるＡｌ含有層２０３を形成する。
　次に、図７（ｄ）に示すように、Ａｌ含有層２０３上に、例えば膜厚１０ｎｍ程度のＴｉＮ膜からなるハードマスク膜３０１を形成する。ここで、ハードマスク膜３０１を、例えばＴｉＣｌ4 ガスとＮＨ3 ガスとを用いたＡＬＤ法又はＰＶＤ（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成してもよい。
　次に、図示は省略しているが、ハードマスク膜３０１の全面を覆うようにレジストを塗布した後、リソグラフィーによりＮＭＯＳ領域のレジストを開口することにより、ＰＭＯＳ領域のみを覆うレジストパターンを形成する。その後、当該レジストパターンをマスクとして、図７（ｅ）に示すように、例えばＨ2 Ｏ2 を主成分とする薬液を用いたウェットエッチングによって、ＮＭＯＳ領域のハードマスク膜３０１を選択的に除去する。
　次に、図７（ｆ）に示すように、ＮＭＯＳ領域のＡｌ含有層２０３の全面及びＰＭＯＳ領域のハードマスク膜３０１の全面を覆うように、例えばＬａ酸化物（ＬａＯｘ）又はランタン（Ｌａ）からなる膜厚２ｎｍ程度以下のＬａ含有層２０４を形成する。ここで、Ｌａ含有層２０４の形成後に、例えば６００℃～１０００℃程度（好ましくは６００℃～７００℃程度）の熱処理を行うことによって、Ｌａ含有層２０４中のＬａ原子及びＡｌ含有層２０３中のＡｌ原子をＮＭＯＳ領域の第１のＨｆＯ2 膜２０２中に拡散させると共にＡｌ含有層２０３中のＡｌ原子をＰＭＯＳ領域の第１のＨｆＯ2 膜２０２中に拡散させてもよい。
　次に、図８（ａ）に示すように、例えばＨＣｌを主成分とする薬液を用いたウェットエッチングにより、ＰＭＯＳ領域のハードマスク膜３０１上の余剰なＬａ含有層２０４を除去する。
　次に、図８（ｂ）に示すように、例えばＨ2 Ｏ2 を主成分とする薬液を用いたウェットエッチングにより、ＰＭＯＳ領域のハードマスク膜３０１を除去する。
　次に、図８（ｃ）に示すように、ＮＭＯＳ領域のＬａ含有層２０４上及びＰＭＯＳ領域のＡｌ含有層２０３上に、例えば膜厚２ｎｍ程度以下の第２のＨｆＯ2 膜２０５を形成する。第２のＨｆＯ2 膜２０５の成膜方法としては、前述の第１のＨｆＯ2 膜２０２の成膜方法と同様の方法を用いてもよい。
　次に、図８（ｄ）に示すように、第２のＨｆＯ2 膜２０５上に、仕事関数決定用の金属材料、例えばＴｉＮからなる膜厚１５ｎｍ程度のメタル電極膜３０２を形成する。その後、図示は省略しているが、メタル電極膜３０２上に、不純物を含むポリシリコン電極膜を形成してもよい。
　次に、図８（ｅ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ＮＭＯＳ領域及びＰＭＯＳ領域のそれぞれにおいてゲートパターニングを行う。その後、図示は省略しているが、サイドウォールスペーサ、エクステンション層、ソース・ドレイン領域等の形成を行うことにより、ＮＭＯＳ及びＰＭＯＳを完成させる。
　以上に説明した本実施形態の方法によると、ＮＭＯＳのゲート絶縁膜として、第１のＨｆＯ2 膜２０２、Ａｌ含有層２０３、Ｌａ含有層２０４及び第２のＨｆＯ2 膜２０５を順次形成する。このため、ゲート絶縁膜中におけるＬａ分布及びＡｌ分布を適切に制御することにより、従来の半導体装置と比較して、ＥＯＴの増大を抑制しつつ実効仕事関数の制御を容易に行うことができる。具体的には、ＮＭＯＳ領域においてＬａ含有層２０４を上下からＨｆＯ2 膜２０２及び２０５によって挟みこむため、ランタン（Ｌａ）原子がＨｆＯ2 膜２０２及び２０５中を拡散しやすくなるので、実効仕事関数の制御が容易になる。また、第２のＨｆＯ2 膜２０５がＡｌ含有層２０３及びＬａ含有層２０４の上側に形成されているため、第２のＨｆＯ2 膜２０５中の酸素原子がゲート絶縁膜中を基板方向に透過することを防止できるので、ゲート絶縁膜／基板界面に例えばＳｉＯ2 膜のような低誘電率層が形成される事態を回避でき、それにより、ＥＯＴの増大を抑制することができる。さらに、Ｌａ含有層２０４の下側にＡｌ含有層２０３を形成しているため、原子半径の大きいＬａ原子の半導体基板側への拡散を、原子半径の小さいアルミニウム（Ａｌ）原子によって抑制することができるため、チャネル移動度の劣化を抑制することができる。従って、ＮＭＯＳの高機能化及び低消費電力化を実現することができる。
　尚、ＮＭＯＳ領域においては、Ａｌ含有層２０３及びＬａ含有層２０４にそれぞれ含まれるＡｌ原子及びＬａ原子は、前述の工程中又はその後の工程中の熱処理により、第１のＨｆＯ2 膜２０２及び第２のＨｆＯ2 膜２０５中に拡散する結果、デバイスの最終構造においてはゲート絶縁膜（正確には界面層２０１を除くＨｉｇｈ－ｋ膜部分）中にＡｌ含有層２０３及びＬａ含有層２０４は残らない。すなわち、ＮＭＯＳのゲート絶縁膜として、膜中にアルミニウム及びランタンの分布（濃度プロファイル）を持つハフニウム含有Ｈｉｇｈ－ｋ膜が形成される。
　また、本実施形態の方法によると、ＰＭＯＳのゲート絶縁膜中におけるＡｌ分布を適切に制御することにより、従来の半導体装置と比較して、ＥＯＴの増大を抑制しつつ実効仕事関数の制御を容易に行うことができる。具体的には、ＰＭＯＳ領域においてＡｌ含有層２０３を上下からＨｆＯ2 膜２０２及び２０５によって挟みこむため、アルミニウム（Ａｌ）原子がＨｆＯ2 膜２０２及び２０５中を拡散しやすくなるので、実効仕事関数の制御が容易になる。また、第２のＨｆＯ2 膜２０５がＡｌ含有層２０３の上側に形成されているため、第２のＨｆＯ2 膜２０５中の酸素原子がゲート絶縁膜中を基板方向に透過することを防止できるので、ゲート絶縁膜／基板界面に例えばＳｉＯ2 膜のような低誘電率層が形成される事態を回避でき、それにより、ＥＯＴの増大を抑制することができる。従って、ＰＭＯＳの高機能化及び低消費電力化を実現することができる。
　尚、ＰＭＯＳ領域においては、Ａｌ含有層２０３に含まれるＡｌ原子は、前述の工程中又はその後の工程中の熱処理により、第１のＨｆＯ2 膜２０２及び第２のＨｆＯ2 膜２０５中に拡散する結果、デバイスの最終構造においてはゲート絶縁膜（正確には界面層２０１を除くＨｉｇｈ－ｋ膜部分）中にＡｌ含有層２０３は残らない。すなわち、ＰＭＯＳのゲート絶縁膜として、膜中にアルミニウムの分布（濃度プロファイル）を持つハフニウム含有Ｈｉｇｈ－ｋ膜が形成される。
　また、本実施形態の方法において、第１のＨｆＯ2 膜２０２及び第２のＨｆＯ2 膜２０５に代えて、他の高誘電率絶縁膜を形成してもよい。
　また、本実施形態の方法において、Ｌａ含有層２０４に代えて、マグネシウム含有層を形成してもよい。
　また、本実施形態の方法において、Ａｌ含有層２０３に代えて、イットリウム含有層を形成してもよい。
　（第１の実施形態の変形例）
　以下、本発明の第１の実施形態の変形例に係る半導体装置及びその製造方法について、図面を参照しながら説明する。
　図９（ａ）～（ｆ）及び図１０（ａ）～（ｅ）は、本発明の第１の実施形態の変形例に係る半導体装置、具体的には、ＮＭＯＳとＰＭＯＳとを有するＣＭＯＳを備えた半導体装置の製造方法の各工程を示す断面図である。尚、図９（ａ）～（ｆ）及び図１０（ａ）～（ｅ）において、図７（ａ）～（ｆ）及び図８（ａ）～（ｅ）に示す第１の実施形態と同じ構成要素には同じ符号を付すことにより、重複する説明を省略する。
　本変形例が第１の実施形態と異なっている点は次の通りである。すなわち、第１の実施形態では、図７（ｃ）に示す工程でＡｌ含有層２０３を形成した後、図７（ｄ）に示す工程でハードマスク膜３０１を形成し、その後、図７（ｆ）に示す工程でＬａ含有層２０４を形成した後、図８（ｃ）に示す工程で第２のＨｆＯ2 膜２０５を形成した。それに対して、本変形例においては、Ａｌ含有層２０３の形成に続いて第２のＨｆＯ2 膜２０５を形成し、その後、ハードマスク膜３０１を形成した後、Ｌａ含有層２０４を形成する。
　具体的には、本変形例においては、まず、第１の実施形態の図７（ａ）に示す工程と同様に、図９（ａ）に示すように、半導体基板１０１上に素子分離層１０４を形成し、ＮＭＯＳ領域の半導体基板１０１に形成した活性領域（ｐ型ウェル領域１０３）と、ＰＭＯＳ領域の半導体基板１０１に形成した活性領域（ｎ型ウェル領域１０２）とを区画した後、ＮＭＯＳ領域及びＰＭＯＳ領域を含む半導体基板１０１上に界面層２０１を形成する。
　次に、第１の実施形態の図７（ｂ）に示す工程と同様に、図９（ｂ）に示すように、界面層２０１上に第１のＨｆＯ2 膜２０２を形成する。
　次に、第１の実施形態の図７（ｃ）に示す工程と同様に、図９（ｃ）に示すように、第１のＨｆＯ2 膜２０２上にＡｌ含有層２０３を形成する。
　次に、図９（ｄ）に示すように、Ａｌ含有層２０３上に第２のＨｆＯ2 膜２０５を形成する。
　次に、図９（ｅ）に示すように、第２のＨｆＯ2 膜２０５上にハードマスク膜３０１を形成した後、図９（ｆ）に示すように、ＮＭＯＳ領域のハードマスク膜３０１を選択的に除去する。
　次に、図１０（ａ）に示すように、ＮＭＯＳ領域の第２のＨｆＯ2 膜２０５の全面及びＰＭＯＳ領域のハードマスク膜３０１の全面を覆うように、Ｌａ含有層２０４を形成する。ここで、Ｌａ含有層２０４の形成後に、例えば７００℃～１０００℃程度の熱処理を行うことによって、Ｌａ含有層２０４中のＬａ原子及びＡｌ含有層２０３中のＡｌ原子をＮＭＯＳ領域の第１のＨｆＯ2 膜２０２及び第２のＨｆＯ2 膜２０５中に拡散させると共にＡｌ含有層２０３中のＡｌ原子をＰＭＯＳ領域の第１のＨｆＯ2 膜２０２及び第２のＨｆＯ2 膜２０５中に拡散させてもよい。
　次に、図１０（ｂ）に示すように、例えばＨＣｌを主成分とする薬液を用いたウェットエッチングにより、ＰＭＯＳ領域のハードマスク膜３０１上の余剰なＬａ含有層２０４を除去する。
　次に、図１０（ｃ）に示すように、例えばＨ2 Ｏ2 を主成分とする薬液を用いたウェットエッチングにより、ＰＭＯＳ領域のハードマスク膜３０１を除去する。
　次に、図１０（ｄ）に示すように、第２のＨｆＯ2 膜２０５上にメタル電極膜３０２を形成する。その後、図示は省略しているが、メタル電極膜３０２上に、不純物を含むポリシリコン電極膜を形成してもよい。
　次に、図１０（ｅ）に示すように、フォトリソグラフィー技術及びエッチング技術を用いて、ＮＭＯＳ領域及びＰＭＯＳ領域のそれぞれにおいてゲートパターニングを行う。その後、図示は省略しているが、サイドウォールスペーサ、エクステンション層、ソース・ドレイン領域等の形成を行うことにより、ＮＭＯＳ及びＰＭＯＳを完成させる。
　以上に説明した本変形例の方法によると、第１の実施形態と同様の効果を得ることができる。
　本発明に係る半導体装置及びその製造方法は、半導体集積回路を用いる種々の電子機器に好ましく用いられる。
　１０１　　半導体基板
　１０２　　ｎ型ウェル領域
　１０３　　ｐ型ウェル領域
　１０４　　素子分離層
　１０５　　ＰＭＯＳ
　１０６　　ＮＭＯＳ
　１０７　　ｐ型ソース・ドレイン領域
　１０８　　ｐ型エクステンション層
　１０９　　第２のゲート絶縁膜
　１１０　　第２のメタル電極膜
　１１１　　第２のポリシリコン電極膜
　１１２　　第２のサイドウォールスペーサ
　１１３　　ｎ型ソース・ドレイン領域
　１１４　　ｎ型エクステンション層
　１１５　　第１のゲート絶縁膜
　１１６　　第１のメタル電極膜
　１１７　　第１のポリシリコン電極膜
　１１８　　第１のサイドウォールスペーサ
　２０１　　界面層
　２０２　　第１のＨｆＯ2 膜
　２０３　　Ａｌ含有層
　２０４　　Ｌａ含有層
　２０５　　第２のＨｆＯ2 膜
　３０１　　ハードマスク膜
　３０２　　メタル電極膜

Claims (18)

  1. 　半導体基板上に第１のゲート絶縁膜を介して形成された第１のゲート電極を有するｎチャネルＭＩＳトランジスタを備え、
    　前記第１のゲート絶縁膜は、ランタン及びアルミニウムを含む第１の高誘電率絶縁膜を有することを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記第１の高誘電率絶縁膜におけるランタン濃度のピーク位置は、前記第１の高誘電率絶縁膜におけるアルミニウム濃度のピーク位置よりも前記第１のゲート電極に近いことを特徴とする半導体装置。
  3. 　請求項１に記載の半導体装置において、
    　前記第１のゲート絶縁膜は、前記第１の高誘電率絶縁膜と前記半導体基板との間に形成された界面層を有することを特徴とする半導体装置。
  4. 　請求項１に記載の半導体装置において、
    　前記第１の高誘電率絶縁膜は、ハフニウム及びジルコニウムの少なくとも一方を含むことを特徴とする半導体装置。
  5. 　請求項１に記載の半導体装置において、
    　前記第１の高誘電率絶縁膜は、ランタンに代えてマグネシウムを含むことを特徴とする半導体装置。
  6. 　請求項１に記載の半導体装置において、
    　前記第１の高誘電率絶縁膜は、アルミニウムに代えてイットリウムを含むことを特徴とする半導体装置。
  7. 　請求項１に記載の半導体装置において、
    　前記第１のゲート電極は、前記第１の高誘電率絶縁膜と接し且つ窒化チタン又は窒化タンタルからなる層を有することを特徴とする半導体装置。
  8. 　請求項１に記載の半導体装置において、
    　前記半導体基板における少なくとも前記第１のゲート絶縁膜と接する部分はシリコン、ゲルマニウム又はシリコンゲルマニウムからなることを特徴とする半導体装置。
  9. 　請求項１～８のいずれか１項に記載の半導体装置において、
    　前記半導体基板上に第２のゲート絶縁膜を介して形成された第２のゲート電極を有するｐチャネルＭＩＳトランジスタをさらに備え、
    　前記第２のゲート絶縁膜は、アルミニウムを含む第２の高誘電率絶縁膜を有することを特徴とする半導体装置。
  10. 　請求項９に記載の半導体装置において、
    　前記第１のゲート絶縁膜の比誘電率は前記第２のゲート絶縁膜の比誘電率よりも大きいことを特徴とする半導体装置。
  11. 　半導体基板におけるｎチャネルＭＩＳトランジスタ形成領域の上に第１のゲート絶縁膜を形成する工程（ａ）と、
    　前記第１のゲート絶縁膜の上に第１のゲート電極を形成する工程（ｂ）とを備え、
    　前記工程（ａ）は、前記第１のゲート絶縁膜として、第１の高誘電率絶縁層、アルミニウム含有層、ランタン含有層及び第２の高誘電率絶縁層を順次形成する工程を含むことを特徴とする半導体装置の製造方法。
  12. 　請求項１１に記載の半導体装置の製造方法において、
    　前記工程（ａ）は、前記半導体基板におけるｐチャネルＭＩＳトランジスタ形成領域の上に第２のゲート絶縁膜を形成する工程を含み、
    　前記工程（ｂ）は、前記第２のゲート絶縁膜の上に第２のゲート電極を形成する工程を含み、
    　前記工程（ａ）は、前記第２のゲート絶縁膜として、前記第１の高誘電率絶縁層、前記アルミニウム含有層及び前記第２の高誘電率絶縁層を順次形成する工程を含むことを特徴とする半導体装置の製造方法。
  13. 　請求項１１に記載の半導体装置の製造方法において、
    　前記工程（ａ）は、前記第１の高誘電率絶縁層を形成する前に、前記半導体基板上に界面層を形成する工程を含むことを特徴とする半導体装置の製造方法。
  14. 　請求項１１に記載の半導体装置の製造方法において、
    　前記工程（ａ）は、前記ランタン含有層を形成した後に、６００℃以上で且つ７００℃以下の温度で熱処理を行う工程を含むことを特徴とする半導体装置の製造方法。
  15. 　請求項１１に記載の半導体装置の製造方法において、
    　前記工程（ａ）において、前記第２の高誘電率絶縁層を前記ランタン含有層よりも先に形成することを特徴とする半導体装置の製造方法。
  16. 　請求項１５に記載の半導体装置の製造方法において、
    　前記工程（ａ）は、前記ランタン含有層を形成した後に、７００℃以上で且つ１０００℃以下の温度で熱処理を行う工程を含むことを特徴とする半導体装置の製造方法。
  17. 　請求項１１～１６のいずれか１項に記載の半導体装置の製造方法において、
    　前記第１の高誘電率絶縁層及び前記第２の高誘電率絶縁層は、ハフニウムを含む第１のガスと酸素を含む第１の酸化剤とを用いて形成されることを特徴とする半導体装置の製造方法。
  18. 　請求項１７に記載の半導体装置の製造方法において、
    　前記第１のガスは、ＴＤＭＡＨｆ（テトラジメチルアミノハフニウム）、ＨｆＣｌ4 （四塩化ハフニウム）、ＴＥＭＡＨｆ（テトラキスエチルメチルアミノハフニウム）及びＨｆ（ＭＭＰ）4 （テトラキス（１－メトキシ－２－メチル－２－プロポキシ）ハフニウム）の中から選ばれる少なくとも１種類の物質を含み、
    　前記第１の酸化剤は、Ｈ2 Ｏ、Ｏ2 及びＯ3 の中から選ばれる少なくとも１種類の物質を含むことを特徴とする半導体装置の製造方法。
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