CN105374875B - 包括嵌入式鳍隔离区的多栅极器件结构及其形成方法 - Google Patents

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Abstract

本发明提供了结构和用于在多栅极器件结构内实现高压器件的方法。该结构包括衬底和嵌入式鳍隔离区，衬底具有从衬底延伸的鳍。在一些实例中，嵌入式鳍隔离区包括STI区。在一些实施例中，嵌入式鳍隔离区将鳍的第一部分与鳍的第二部分分隔开。同样，在一些实例中，鳍的第一部分包括沟道区。在各个实施例中，源极区形成在鳍的第一部分中，漏极区形成在鳍的第二部分中，并且有源栅极形成在沟道区上方。在一些实例中，有源栅极设置为邻近源极区。此外，多个伪栅极可以形成在鳍上方以向源极和漏极区形成提供均匀的生长环境和生长轮廓。本发明涉及包括嵌入式鳍隔离区的多栅极器件结构及其形成方法。

Description

包括嵌入式鳍隔离区的多栅极器件结构及其形成方法
技术领域
本发明涉及包括嵌入式鳍隔离区的多栅极器件结构及其形成方法。
背景技术
电子产业对能够同时支持更多量的日益复杂和精细功能的更小且更快的电子器件经历了不断增长的需求。因此，在半导体产业，对制造低成本、高性能和低功耗集成电路(IC)具有持续的趋势。到目前为止，这些目标在很大程度上已经通过按比例缩小半导体IC尺寸(例如，最小部件尺寸)，和从而提高生产效率和降低相关成本实现。然而，这样的缩放也向半导体制造工艺引入了增加的复杂性。因此,实现半导体IC和器件的持续发展需要半导体制造工艺和技术中的类似发展。
最近，已经引入多栅极器件以致力于通过增加栅极-沟道耦合来改进栅极控制、减小断态电流，并减小短沟道效应(SCE)。已引入的一种这样的多栅极器件为鳍式场效应晶体管(FinFET)。FinFET由鳍式结构来获得它的名字，鳍式结构从衬底延伸，鳍式结构形成在衬底上，并且衬底用于形成FET沟道。FinFET与传统的互补金属氧化物半导体(CMOS)工艺兼容，并且它们的三维结构允许它们积极缩放的同时维持栅极控制和减轻SCE。此外，高压器件被广泛应用于基于CMOS的技术中。例如，使用传统的CMOS处理制造的横向扩散金属氧化物半导体(LDMOS)器件已成为用于射频(RF)功率应用(例如，蜂窝基础设施功率放大器应用)中的引人注目的功率器件。然而，多栅极器件结构的复杂性及其相关的制造工艺已提出了对实施高压器件的新挑战。总之，尚未证明现有的半导体制造技术在所有方面都完全令人满意。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种半导体器件，包括：衬底，包括从所述衬底延伸的鳍；嵌入式鳍隔离区，将所述鳍的第一部分与所述鳍的第二部分分隔开，其中，所述鳍的第一部分包括沟道区；源极区和漏极区，所述源极区形成在所述鳍的第一部分中，所述漏极区形成在所述鳍的第二部分中；以及有源栅极，形成在所述沟道区上方；其中，所述有源栅极设置为邻近所述源极区的第一侧。
在上述半导体器件中，所述嵌入式鳍隔离区包括浅沟槽隔离(STI)区。
在上述半导体器件中，所述STI区具有大于所述鳍的厚度的穿透深度。
在上述半导体器件中，所述STI区延伸至所述衬底内。
在上述半导体器件中，还包括邻近所述沟道区和所述嵌入式鳍隔离区并且位于所述沟道区和所述嵌入式鳍隔离区之间的第一延伸区。
在上述半导体器件中，还包括邻近所述嵌入式鳍隔离区和所述漏极区并且位于所述嵌入式鳍隔离区和所述漏极区之间的第二延伸区。
在上述半导体器件中，还包括设置在所述鳍上方的多个伪栅极。
在上述半导体器件中，所述多个伪栅极的一对伪栅极设置为邻近所述漏极区并且位于所述漏极区的两侧上。
在上述半导体器件中，所述多个伪栅极的伪栅极设置为邻近所述源极区的第二侧。
在上述半导体器件中，所述源极区和所述漏极区包括至少一个外延生长的半导体材料层。
在上述半导体器件中，所述鳍包括选自由N沟道漂移区、P沟道漂移区、掺杂的沉降区和降低的表面场层组成的组中的至少一个。
根据本发明的另一方面，还提供了一种高压半导体器件，包括：衬底，包括从所述衬底延伸的多个鳍；嵌入式鳍隔离区，跨越所述多个鳍，并且将所述多个鳍的每个鳍的第一部分与所述多个鳍的每个鳍的第二部分分隔开，其中，所述多个鳍的至少一个鳍的第一部分包括沟道区；源极区和漏极区，所述源极区形成在所述至少一个鳍的第一部分中，所述漏极区形成在所述至少一个鳍的第二部分中；以及有源栅极，形成在所述至少一个鳍的所述沟道区上方；其中，所述有源栅极设置为邻近所述源极区。
在上述高压半导体器件中，所述嵌入式鳍隔离区包括浅沟槽隔离(STI)区，并且其中，所述STI区延伸至所述衬底内。
在上述高压半导体器件中，所述源极区和所述漏极区之间的导电路径横穿所述STI区下方的所述衬底的至少一部分。
在上述高压半导体器件中，还包括位于所述至少一个鳍内的第一延伸区，所述第一延伸区邻近所述沟道区和所述嵌入式鳍隔离区并且位于所述沟道区和所述嵌入式鳍隔离区之间。
在上述高压半导体器件中，还包括位于所述至少一个鳍内的第二延伸区，所述第二延伸区邻近所述嵌入式鳍隔离区和所述漏极区并且位于所述嵌入式鳍隔离区和所述漏极区之间。
在上述高压半导体器件中，还包括设置在所述至少一个鳍上方的多个伪栅极。
在上述高压半导体器件中，所述至少一个鳍包括选自由N沟道漂移区、P沟道漂移区、掺杂的沉降区和降低的表面场层组成的组中的至少一个。
根据本发明的又一方面，还提供了一种制造半导体器件的方法，包括：提供衬底，所述衬底包括从所述衬底延伸的鳍；形成将所述鳍的第一部分与所述鳍的第二部分分隔开的嵌入式鳍隔离区，其中，所述嵌入式鳍隔离区延伸至所述衬底内；在所述鳍的第一部分中形成源极区，并且在所述鳍的第二部分中形成漏极区；以及在所述鳍的第一部分的沟道区上方形成有源栅极，其中，所述有源栅极设置为邻近所述源极区的第一侧。
在上述方法中，还包括：在所述鳍上方形成多个伪栅极。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的一个或多个方面的高压器件的实施例的截面图；
图2是根据本发明的一个或多个方面的制造高压器件的方法的流程图；
图3A/3B、图4A/4B和图5至图12示出了对应于图2的方法的一个或多个步骤的高压器件的实施例的立体图和截面图；
图3A示出了根据一些实施例的在形成多个鳍和隔离区之后的高压器件的立体图；
图3B示出了根据一些实施例的沿着基本类似于剖面AA’的截面图提供的图3A的高压器件的截面图；
图4A示出了根据一些实施例的在形成嵌入式鳍隔离区之后的高压器件的立体图；
图4B示出了根据一些实施例的沿着基本类似于剖面AA’的截面图提供的图4A的高压器件的截面图；
图5示出了根据一些实施例的在形成栅极堆叠件之后的高压器件的截面图；
图6示出了根据一些实施例的在形成漏极凹槽和源极凹槽之后的高压器件的截面图；
图7示出了根据一些实施例的在形成漏极部件和源极部件之后的高压器件的截面图；
图8示出了根据一些实施例的在形成接触蚀刻停止层和介电层之后的高压器件的截面图；
图9示出了根据一些实施例的在去除一个或多个伪栅极堆叠部件之后的高压器件的截面图；
图10示出了根据一些实施例的在形成高K/金属栅极堆叠件之后的高压器件的截面图；
图11示出了根据一些实施例的在图10的器件的CMP工艺之后的高压器件的截面图；
图12示出了根据一些实施例的在形成接触金属层之后的高压器件的截面图；
图13示意性地示出了根据本发明的一个或多个方面的位于包括嵌入式鳍隔离区的高压器件中的源极区和漏极区之间的电阻路径；以及
图14示意性地示出了根据本发明的一个或多个方面的位于包括嵌入式鳍隔离区和多个伪栅极的高压器件中的源极区和漏极区之间的电阻路径。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
也应当注意的是，本发明以多栅极晶体管或鳍式多栅极晶体管(本文中称为FinFET器件)的形式表现了实施例。这种器件可以包括p型金属氧化物半导体FinFET器件或N型金属氧化物半导体FinFET器件。FinFET器件可以是双栅极器件、三栅极器件、体(bulk)器件、绝缘体上硅(SOI)器件、和/或其他配置。本领域普通技术人员可以认识到可以受益于本发明的各方面的半导体器件的其他实施例。例如，如本文中描述的一些实施例也可以应用于全环栅(GAA)器件、欧米加栅极(Ω-栅极)器件或Pi栅极(π栅极)器件。
图1示出的是高压(HV)器件100。高压器件100示出了传统的、平面的横向扩散金属氧化物半导体(LDMOS)器件的实例，平面的横向扩散金属氧化物半导体(LDMOS)在本文中简要描述以用于提供具体环境和在下文中清楚地论述的目的。如上所述，例如，这种HV器件作为用于射频(RF)功率应用(例如，蜂窝基础设施功率放大器应用)中的功率器件而受到关注。使用传统的CMOS处理技术在衬底102(例如，硅衬底)上制造HV器件100。在一些实例中，使用诸如分子束外延(MBE)、金属有机化学汽相沉积(MOCVD)、或其他合适的生长工艺的外延生长工艺在衬底102上方形成外延(epi)层104。例如，外延层104可以进一步包括一个或多个掺杂区，诸如高掺杂的源极和漏极区、高压掺杂区和/或掺杂的沉降区。例如，可以通过热扩散、离子注入、或其他合适的技术形成一个或多个掺杂区。为了说明的目的，高压器件100包括源极106、漏极108、栅极堆叠件110和间隔件118，其中，间隔件118形成在栅极堆叠件110的两侧上。举例来说，栅极堆叠件110可以包括界面氧化物层112、高K介电层114和金属层116。在一些实例中，在形成源极106和漏极108之后，在HV器件100上方形成接触蚀刻停止层(CESL)120和第一层间介电(例如，ILD0)层124。第二层间介电(例如，ILD1)层126形成在高压器件100上方，并且在介电层124、126内可以形成接触开口，然后进行接触金属沉积以形成源极接触件、漏极接触件和栅极接触件122。
HV器件100的特定部件是较大的漏极延伸区111。举例来说，漏极延伸区111可以包括位于器件沟道(例如，在栅极堆叠件110下方)和漏极108之间的低掺杂浓度漂移区。这样的低掺杂浓度漂移区被配置为提供高器件击穿电压并且保护免受热载流子注入(HCI)的影响。尽管LDMOS器件在标准的基于CMOS的工艺中广泛实现，但是合适的LDMOS工艺还需要在多栅极器件结构内实现。在先进的多栅极结构内实现平面、高压器件的至少一个挑战是完全不同的器件环境(即，器件结构或构架)，这可以导致处理期间的不期望的负载效应。例如，诸如漏极延伸区111的大漏极延伸区可以将显著的工艺挑战呈现在先进的、缩放的多栅极器件处理环境(例如，FinFET处理环境)中。在多栅极器件中可用的较大的驱动电流以及增强的栅极-沟道耦合，以及在薄、多栅极器件(例如，FinFET器件)中存在的电场分布也可以在高压器件中提出挑战，并且在一些实例中可以导致过早的器件击穿或其他可靠性退化效应(例如，HCI)。此外，非均匀的外延层生长(例如，源极106和漏极108的)可导致非均匀性和/或器件性能或器件可靠性中的退化。
本发明的实施例提供了优于现有技术的优势，但是应当理解，其他实施例可以提供不同的优势，并不是所有的优势都必须在本文中论述，并且没有特定优势是所有实施例都需要的。例如，本文中论述的实施例包括结构和用于在多栅极器件结构(例如，FinFET器件结构)内实现高压器件(例如，LDMOS器件)的方法。在一些实施例中，在FinFET沟道(例如，在FinFET栅极堆叠件下方)和漏极之间形成浅沟槽隔离(STI)部件，以增加漏极扩展电阻(extension resistance)并且也确保任何高压区都保持远离有源器件栅极。在一些实施例中，除了有源栅极之外，形成一个或多个伪栅极以向源极和漏极区提供均匀的外延生长轮廓。如本文中所使用的，术语“生长轮廓”可以包括掺杂轮廓以及物理轮廓(即，生长的源极/漏极外延区的形状)。如本文中所使用的，诸如伪栅极或伪栅极堆叠件的“伪”结构应当理解为是指用于模拟另一结构的物理性能(例如，诸如模拟沟道、栅极、和/或其他结构的物理尺寸)的结构，并且其在最终制造的器件中是电路不实用的(即，其不是电路电流路径的一部分)。例如，如本文中描述的“伪栅极”应当理解为是指电气非功能栅极(electrically non-functionalgate)。在一些实例中，伪栅极的使用提供了均匀的外延生长轮廓而不管任何特定的器件布局。本领域普通技术人员将认识到如本文中描述的方法和器件的其他益处和优势，并且所描述的实施例不意味着限制超出所附权利要求中特别限定的。
现在参考图2，图2示出了制造包括位于鳍结构内的LDMOS器件的高压器件的方法200。在一些实施例中，方法200可以用于制造半导体器件300(例如，包括HV器件)，以下参考图3A/3B、图4A/4B、图5至图14对其进行描述。可以确定的是，以上参考HV器件100论述的一个或多个方面也可以应用于方法200并且可以应用于半导体器件300。此外，图3A/3B、图4A/4B、图5至图14提供了根据图2的方法200的一个或多个步骤制造的示例性半导体器件300的立体图和/或截面图。
应当理解，方法200和/或半导体器件300的部分可以通过公知的互补金属氧化物半导体(CMOS)技术工艺流程制造，并且因此本文中仅简要描述一些工艺。此外，半导体器件300可以包括各种其他器件和部件，诸如额外的晶体管、双极结型晶体管、电阻器、电容器、二极管、熔丝等，但是对其简化以更好地理解本发明的发明概念。此外，在一些实施例中，半导体器件300包括多个半导体器件(例如，晶体管)，这些半导体器件可以互连。
器件300可以是在集成电路的处理期间制造的中间器件或其部分，中间器件可以包括静态随机存取存储器(SRAM)和/或其他逻辑电路、无源组件(诸如电阻器、电容器和电感器)和有源组件(诸如P沟道场效应晶体管(PFET)、N沟道FET(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元和/或它们的组合)。
现在参考方法200，方法200开始于框202，其中，提供包括鳍和隔离区的衬底。参考图3A的实例，示出的是包括半导体衬底302、从衬底302延伸的多个鳍元件304和隔离区306的半导体器件300。图3B提供了沿着基本类似于图3A的剖面AA’的单独的鳍的截面图。衬底302可以是半导体衬底，诸如硅衬底。在一些实施例中，衬底302可以包括各种层，包括在半导体衬底上形成的导电或绝缘层。在一些实例中，取决于本领域已知的设计需求，衬底302可以包括各种掺杂结构。在一些实施例中，衬底302还可以包括其他半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)、或金刚石。可选地，在一些实施例中，衬底302可以包括化合物半导体和/或合金半导体。此外，在一些实施例中，衬底302可以包括外延层(epi-层)，衬底302可以是应变的以用于性能增强，衬底302可以包括绝缘体上硅(SOI)结构，和/或衬底302可以具有其他合适的增强部件。
鳍元件304，类似于衬底302，可以包括硅或其他元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、和/或GaInAsP；或它们的组合。可以使用包括光刻和蚀刻工艺的合适的工艺制造鳍元件304。光刻工艺可以包括在衬底上面(例如，在硅层上)形成光刻胶层(抗蚀剂)、曝光光刻胶成一图案、实施曝光后烘烤工艺以及显影光刻胶以形成包括光刻胶的掩蔽元件。在一些实施例中，可以使用电子束(e-束)光刻工艺实施图案化光刻胶以形成掩蔽元件。然后掩蔽元件可以用于保护衬底302的区域，同时通过蚀刻工艺在硅层内形成凹槽，从而留下延伸的鳍元件304。可以使用干蚀刻(例如，化学氧化物去除)、湿蚀刻和/或其他合适的工艺来蚀刻凹槽。也可以使用用于在衬底302上形成鳍元件304的方法的多个其他实施例。
隔离区306可包括浅沟槽隔离(STI)部件。可选地，场氧化物、LOCOS部件、和/或其他合适的隔离部件可以实现在衬底302上和/或内。隔离区306可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合、和/或本领域已知的其他合适的材料组成。在实施例中，隔离区306是STI部件并且通过在衬底302中蚀刻沟槽而形成。然后，可以用隔离材料填充沟槽、然后通过化学机械抛光(CMP)工艺来平坦化器件300的顶面。然而，其他实施例也是可能的。在一些实施例中，该隔离区306可以包括多层结构，例如，具有一个或多个衬垫层。
在一些实施例中，在形成鳍元件304之前，可以在衬底302上方形成第一介电层，以及可以在第一介电层上方形成第二介电层。举例来说，第一介电层可以包括衬垫氧化物层(例如，SiO2)，其可以用作邻近的层之间的缓冲层。在一些实施例中，第一介电层包括热生长的氧化物、CVD沉积的氧化物、和/或ALD沉积的氧化物。在一些实施例中，第二介电层包括衬垫氮化物层(例如，Si3N4)并且第二介电层可以通过CVD或其他合适的技术沉积。
在一些实施例中，在形成鳍元件304和形成隔离区306之后，可以实施阱注入，例如使用离子注入工艺和采用合适的N型或P型掺杂剂。因此，阱注入可以用于在鳍元件304内形成N阱或P阱。在一些实施例中，N型掺杂剂包括磷、砷、锑、或其他N型供体材料。在一些实施例中，P型掺杂剂包括硼、铝、镓、铟、或其他的P型受体材料。在一些实施例中，这样的N型或P型掺杂剂可以用于形成高掺杂的源极/漏极区；高压掺杂区，其可以称为N沟道漂移区(NHV)或P沟道漂移(PHV)区；掺杂的沉降区；降低的表面场(RESURF)层；和/或其他掺杂的延伸区和/或阱区。在一些实施例中，可以使用类似的N型或P型掺杂剂以通过例如鳍元件304实施抗穿通(APT)离子注入，以减少亚阈值源极至漏极泄漏以及漏极感应势垒降低(DIBL)。在一些实施例中，也可以实施其他离子注入工艺，诸如阈值电压(Vt)调整注入、光晕注入或其他合适的注入。在离子注入工艺之后，半导体器件300可经受高温退火，例如，大于约800℃的温度，以消除缺陷和活化掺杂剂(即，将掺杂剂置入取代位点内)。在一些实例中，可以通过一个或多个离子注入工艺、通过热扩散、通过掺杂的外延生长或通过其他合适的技术形成以上描述的掺杂区。因此，方法200的框202提供具有多个鳍并且插入介电隔离部件的衬底。
方法200然后进行至框204，其中，形成嵌入式鳍隔离区。参考图4A的实例，示出的是包括嵌入式鳍隔离区402的半导体器件300。在一些实施例中，嵌入式鳍隔离区402包括STI隔离区。可选地，在一些实施例中，可以使用场氧化物、LOCOS部件、和/或其他合适的隔离部件实现嵌入式鳍隔离区402。如图所示，嵌入式鳍隔离区402定向为基本垂直于多个鳍元件304。图4B提供了基本类似于图4A的剖面AA’的、沿着单独的鳍并且包括嵌入式鳍隔离区402的截面图。在一些实施例中，通过图案化(例如，通过光刻工艺)和蚀刻(例如，使用湿或干蚀刻)工艺以形成基本垂直于多个鳍元件304的沟槽来形成嵌入式鳍隔离区402。此后，例如，可以使用类似于用于隔离区306并且包括氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k电介质、它们的组合、和/或其他本领域已知合适的材料的介电材料来填充沟槽。然后，可以实施CMP工艺以平坦化器件300的顶面。本领域技术人员将认识到，在不背离本发明的范围的情况下，其他实施例也是可能的。例如，在一些实施例中，嵌入式鳍隔离区402可以包括多层结构，例如，具有一个或多个衬垫层。
如图4B所示，嵌入式鳍隔离区402在衬底302内延伸至穿透深度“D”。在实施例中，穿透深度“D”提供为将鳍元件304的第一侧404与鳍元件304的第二侧406有效地隔离/分离的深度。此外，考虑到N阱或P阱和/或其他掺杂区形成在鳍元件304内，如上所述，嵌入式鳍隔离区402也可以将位于鳍元件304的第一侧404内的这样的N阱/P阱和/或其他掺杂区与位于鳍元件304的第二侧406内的那些区域有效地隔离。在一些实施例中，嵌入式鳍隔离区402的穿透深度“D”大于鳍元件304的高度“H”，从而嵌入式鳍隔离区402延伸到衬底302内，如上所述。在一些实施例中，嵌入式鳍隔离区402的穿透深度“D”基本上等于鳍元件304的高度“H”。在一些实例中，嵌入式鳍隔离区402的穿透深度“D”小于鳍元件304的高度“H”。如上所述，以及在下文中参考图7、图13和图14更详细论述的，嵌入式鳍隔离区402设置在FinFET沟道(例如，在FinFET栅极堆叠件下方)和漏极之间，以增加漏极扩展电阻并且也确保任何高压区保持远离有源器件的栅极。
在一些实施例中，围绕鳍元件304的隔离区306凹进为横向暴露鳍元件304的上部。在一些实施例中，对于每个隔离区306和嵌入式鳍隔离区402，可以使用相同的介电材料。因此，在一些实施例中，凹进隔离区306也可以蚀刻嵌入式鳍隔离区402。这样的凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。例如，在一些实施例中，凹进工艺可以包括使用反应气体或反应气体组合物(诸如HF+NH3)的无等离子体干工艺，或使用反应气体组合物(诸如NF3+NH3)和/或其他合适的反应气体的等离子体工艺。在一些实施例中，使用气体化学蚀刻系统(来自日本东京，东京电子有限公司)实施无等离子体干凹进工艺。在一些实例中，使用系统(来自Applied Materials,Inc.,SantaClara,CA)实施等离子体干凹进工艺。在其他实例中，凹进工艺可以包括使用HF(例如,HF在水中的重量百分比为49％)和去离子(DI)H2O的稀释的混合物实施的湿蚀刻，其中，HF:H2O的比率为约1:50或约1:100。在一些实施例中，控制凹进深度(例如，通过控制蚀刻时间)，从而导致鳍元件304的暴露上部的期望的高度“H”。
现在参考图2，方法200进行至框206，其中，形成栅极堆叠件和设置在栅极堆叠件的侧壁上的侧壁间隔件。在一些实施例中，栅极堆叠件是伪栅极堆叠件。在方法200的一些实例中，栅极堆叠件可以是金属栅极结构。参考图5的实例，在器件300上形成有源栅极502和侧壁间隔件504。此外，在一些实施例中，在器件300上也形成一个或多个伪栅极506并且包括侧壁间隔件508。如上所示，并且参考下文的图14更详细论述，一个或多个伪栅极506向源极和漏极区提供均匀的外延生长轮廓。可以从方法200省略伪栅极506的形成，并且为了更清楚地论述，在图6至图13中没有示出伪栅极506。
虽然本文中通过示例性后栅极工艺的方式描述了实施例，但是应当理解，本发明的实施例不限制于这种工艺。在一些实施例中，本发明的各个方面可以应用于先栅极工艺。在一些实例中，先栅极工艺包括在源极/漏极形成或源极/漏极掺杂剂活化之前，形成栅极堆叠件。仅仅通过实例的方式，先栅极工艺可以包括栅极电介质和多晶硅或金属栅极沉积，接下来进行栅极堆叠件蚀刻工艺以限定栅极的临界尺寸(CD)。在先栅极工艺的一些实施例中，在形成栅极堆叠件之后，可以实施源极/漏极形成，源极/漏极形成包括掺杂源极/漏极区，并且，在一些实例中，退火以活化源极/漏极掺杂剂。
在使用后栅极工艺的一个实施例中，有源栅极502包括伪栅极堆叠件，该伪栅极堆叠件将在半导体器件300的后续处理阶段由最终的栅极堆叠件取代。具体地，有源栅极502的伪栅极堆叠件可以在后续处理阶段由高K介电层(HK)和金属栅电极(MG)取代。类似地，在包括伪栅极506的实施例中，伪栅极506可以包括将在后续处理阶段由高K介电层和金属栅电极取代的伪栅极堆叠件。在示出的实施例中，有源栅极502形成在衬底302上方并且至少部分地设置在鳍元件304上方。在一个实施例中，有源栅极502包括介电层510和电极层512。类似地，在采用伪栅极506的实施例中，每个伪栅极506可以包括介电层514和电极层516。此外，在一些实施例中，用于介电层510的材料可以与用于介电层514的材料相同。同样，在一些实施例中，用于电极层512的材料可以与用于电极层516的材料相同。在一些实施例中，通过诸如层沉积、图案化、蚀刻、以及其他合适的处理步骤的多个工艺步骤形成有源栅极502和伪栅极506。在一些实例中，层沉积工艺包括CVD(包括低压CVD和等离子体增强CVD)、PVD、ALD、热氧化、e-束蒸发、或其他合适的沉积技术、或它们的组合。在一些实施例中，图案化工艺包括光刻工艺(例如，光刻或e-束光刻)，光刻工艺可以进一步包括光刻胶涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如、旋转干燥和/或硬烘烤)、其他合适的光刻技术、和/或它们的组合。在一些实施例中，蚀刻工艺包括干蚀刻(例如，RIE或ICP蚀刻)、湿蚀刻、和/或其他蚀刻方法。在包括伪栅极506的一些实例中，每个有源栅极502和伪栅极506的介电层510、514可以同时形成，每个有源栅极502和伪栅极506的电极层512、516可以同时形成，并且每个有源栅极502和伪栅极506的侧壁间隔件504、508可以同时形成。
在一些实施例中，有源栅极502和伪栅极506的介电层510、514包括氧化硅。可选地或额外地，介电层510、514可以包括氮化硅、高K介电材料或其他合适的材料。在一些实施例中，有源栅极502和伪栅极506的电极层512、516可以包括多晶体硅(多晶硅)。在一些实施例中，硬掩模(例如，包括诸如氮化硅、氮氧化硅或碳化硅的介电材料)也可以形成在有源栅极502或伪栅极506上方。
仍参考图5，侧壁间隔件504、508可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、或它们的组合。在一些实施例中，侧壁间隔件504、508包括多个层，诸如主间隔件壁、衬垫层等。举例来说，可以通过在有源栅极502和/或伪栅极506上方沉积介电材料并且各向异性地回蚀刻该介电材料来形成侧壁间隔件504、508。在一些实施例中，回蚀刻工艺(例如，用于形成间隔件)可以包括多步蚀刻工艺以提高蚀刻选择性并且提供过蚀刻控制。在一些实施例中，在形成侧壁间隔件504、508之前，可以实施离子注入工艺以在半导体器件300内形成轻掺杂漏极(LDD)部件。在一些实例中，这种LDD部件可以在形成侧壁间隔件504、508之前由原位掺杂形成。在又一些其他的实例中，可以在形成侧壁间隔件504、508之后实施离子注入工艺以形成LDD部件。在一些实施例中，在形成侧壁间隔件504、508之前或之后，可以使用原位掺杂和/或离子注入以形成高掺杂的源极/漏极区、N-沟道漂移(NHV)或P-沟道漂移(PHV)区、掺杂的沉降区、降低的表面场(RESURF)层和/或其他掺杂的延伸区和/或阱区。在一些实施例中，在一个或多个注入工艺之后，半导体器件300可以经受高热预算工艺(退火)以消除缺陷和活化掺杂剂(即，将掺杂剂置于取代位点内)。
再次参考方法200，方法200进行至框208，其中，在源极/漏极区中形成源极/漏极部件。参考图6的实例，可以首先在漏极区602和源极区604中分别形成漏极凹槽606和源极凹槽608。在一些实施例中，可以使用标准图案化(例如，通过光刻工艺)和蚀刻(例如，使用湿或干蚀刻)工艺形成漏极和源极凹槽。在一些实例中，并参考图7的实例，分别在每个漏极和源极区602、604的漏极和源极凹槽606、608中形成漏极部件702和源极部件704。可选地，在一些实例中，可以分别在漏极和源极区602、604中形成漏极和源极部件702、704，而不需要在形成漏极和源极部件702、704之前形成漏极和源极凹槽606、608。举例来说，可以在鳍元件304中、上和/或周围形成漏极和源极部件702、704。可以通过在漏极和源极区602、604中外延生长一个或多个半导体材料层来形成漏极和源极部件702、704。在各个实施例中，在漏极和源极区602、604中生长的半导体材料层可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。在一些实施例中，在外延生长工艺期间可以原位掺杂漏极和源极部件702、704。例如，在一些实施例中，外延生长的SiGe漏极和源极部件702、704可以掺杂有硼。在其他实例中，外延生长的Si外延漏极和源极部件702、704可以掺杂有碳以形成Si：C源极/漏极部件，可以掺杂有磷以形成Si：P源极/漏极部件，或者可以掺杂有碳和磷以形成SiCP源极/漏极部件。在一些实施例中，不原位掺杂漏极和源极部件702、704，并且相反，实施注入工艺以掺杂漏极和源极部件702、704。在一些实施例中，用于掺杂漏极和源极部件702、704的掺杂剂量大于用于掺杂LDD部件、NHV区、PHV区、RESURF层或其他掺杂的延伸区的掺杂剂量。
图7进一步示出了类似于图1的HV器件100的漏极延伸区111的大漏极延伸区711。在一些实施例中，漏极延伸区711包括位于器件沟道(例如，在有源栅极502下方)和漏极部件702之间的低掺杂浓度漂移区。低掺杂浓度漂移区(例如，NHV/PHV区、RESURF层和/或其他掺杂的外延区)被配置为提供高器件击穿电压和保护以免受热载流子注入(HCI)的影响。如上文所描述的，在鳍式结构中实现高压器件的至少一个挑战是鳍式器件中可用的更大的驱动电流、增强的栅极-沟道耦合、和存在于薄、多栅极器件(例如，FinFET器件)中的电场分布。这样的影响在一些实例中可以导致过早的器件击穿或其他可靠性退化效应(例如，HCI)。为了减小这种影响的可能性，嵌入式鳍隔离区402增加漏极扩展电阻，其在下文中参考图13和图14更详细地描述并且还确保任何高压区保持远离有源栅极502。
在一些实例中，在形成源极/漏极部件(框208)之后，方法200继续进行框210，其中，在衬底302上形成蚀刻停止层和介电层。参考图8的实例，在衬底302上方形成接触蚀刻停止层(CESL)802和层间介电(ILD)层804。在一些实例中，CESL 802包括氮化硅层、碳氮化硅层、氮氧化硅层、和/或本领域已知的其他材料。可以通过等离子体增强化学汽相沉积(PECVD)工艺和/或其他合适的沉积或氧化工艺形成CESL802。在一些实施例中，ILD层804包括诸如原硅酸四乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG))的材料和/或其他合适的介电材料。可以通过次大气压CVD(SACVD)工艺、可流动CVD工艺或其他合适的沉积技术来沉积ILD层804。在一些实施例中，在形成ILD层804之后，该半导体器件300可以经受高热预算工艺以退火ILD层804。
在一些实施例中，CESL 802和ILD层804的形成包括平坦化工艺(例如，CMP工艺)以暴露有源栅极502的顶面，并且平坦化工艺可以包括暴露伪栅极堆叠件(例如，在后栅极工艺中)的顶面。举例来说，CMP工艺可以用于去除位于有源栅极502上面的CESL 802和ILD层804的部分，同时也平坦化半导体器件300的顶面。在包括硬掩模的实施例中，CMP工艺也可以去除覆盖有源栅极502的硬掩模。
在实施例中，方法200然后进行至框212，其中，从衬底去除有源栅极502(例如，伪栅极堆叠部件)的部件。从有源栅极502去除伪栅极堆叠部件(例如，介电层和/或电极层)生成沟槽，并且可以随后在该沟槽中形成最终的栅极堆叠件(例如，包括高K介电层和金属栅电极)。伪栅极堆叠部件的去除可以包括选择性蚀刻工艺，选择性蚀刻工艺包括选择性湿蚀刻或选择性干蚀刻。参考图8和图9的实例，有源栅极502包括伪栅极堆叠部件，伪栅极堆叠部件可以包括介电层510和电极层512，从衬底302去除介电层510和电极层512，从而生成沟槽902。如下文中将进一步详细描述的，沟槽902可以限定其中可以形成最终的栅极结构的区域。
方法200然后继续进行框214，其中，形成高K/金属栅极堆叠件。例如，可以在由有源栅极502的伪栅极堆叠部件的去除限定的沟槽902(图9)中形成高K/金属栅极堆叠件。参考图10的实例，在器件300上形成高K/金属栅极堆叠件1002。高K/金属栅极堆叠件1002包括形成在器件300的沟道区上方的界面层1004，其中，沟道区设置在沿着与图3A和图4A的剖面AA’限定的平面基本平行的平面的有源栅极502下面的鳍元件304内。高K/金属栅极堆叠件1002进一步包括形成在界面层1004上方的高K栅极介电层1006、以及形成在高K栅极介电层1006上方的金属层1008。如本文中使用和描述的，高K栅极电介质包括具有高介电常数的介电材料，例如，介电常数大于热氧化硅的介电常数(～3.9)。在高K/金属栅极堆叠件1002内使用的金属层1008可以包括金属、金属合金或金属硅化物。此外，高K/金属栅极堆叠件1002的形成包括沉积以形成不同的栅极材料和实施一个或多个CMP工艺以去除过量的栅极材料，从而使该半导体器件300的顶面平坦化。例如，参考图11的实例，实施CMP工艺以去除金属层1008的多余材料，以平坦化器件300的顶面，并完成栅极堆叠件1002的形成。
界面层1004可以包括介电材料，诸如氧化硅(SiO2)、HfSiO或氮氧化硅(SiON)。界面层1004可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)、和/或其他合适的方法形成。高K/金属栅极堆叠件1002的介电层1006可以包括高K介电层，诸如氧化铪(HfO2)。可选地，高K/金属栅极堆叠件1002的介电层1006可以包括其他的高K电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、它们的组合或其他合适的材料。可以由ALD、物理汽相沉积(PVD)、CVD、氧化和/或其他合适的方法形成高K栅极介电层。
高K/金属栅极堆叠件1002的金属层1008可以包括单层或可选地多层结构，诸如具有选择的功函数以增强器件性能的金属层(功函金属层)、衬垫层、润湿层、粘合层、金属合金或金属硅化物的各种组合。举例来说，高K/金属栅极堆叠件1002的金属层1008可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或它们的组合。在一些实施例中，金属层1008可以包括用于N型器件300的第一金属材料和用于P型器件300的第二金属材料。由此，器件300可以包括双功函金属栅极结构。例如，第一金属材料(例如，用于N型器件)可以包括具有与衬底导带的功函数基本对准的功函数的金属、或者具有至少与鳍304的沟道区的导带的功函数基本对准的功函数的金属。同样地，例如，第二金属材料(例如，用于P型器件)可以包括具有与衬底价带的功函数基本对准的功函数的金属、或者具有至少与鳍304的沟道区的价带的功函数基本对准的功函数的金属。因此，金属层1008可以提供用于器件300的栅电极，器件300包括N型和P型器件300。在一些实施例中，金属层1008可以可选地包括多晶硅层。高K/金属栅极堆叠件1002的金属层1008可以由ALD、PVD、CVD、e-束蒸发或其他合适的工艺形成。此外，高K/金属栅极堆叠件1002的金属层1008可以分别形成以用于N-FET和P-FET晶体管，N-FET和P-FET晶体管可以使用不同的金属层。
方法200然后继续进行至框216，其中，在衬底302上方形成层间介电(ILD)层。参考图12的实例，在衬底302上方形成ILD层1202。在一些实施例中，ILD层1202包括氧化硅、氮氧化硅、低K介电材料或其他合适的介电材料。在一些实施例中，ILD层1202可以包括单层或多层。举例来说，ILD层1202可以由包括CVD、ALD、旋涂技术(例如，用于沉积旋涂玻璃)的多种合适的技术中的任意一种形成。在一些实施例中，在形成ILD层之后，可以实施CMP工艺以从ILD层1202去除多余的材料并且平坦化半导体器件300的顶面。
仍然参考方法200的框216，形成用于器件300的接触开口。再次参考图12的实例，在介电层804、1202中形成源极接触开口、漏极接触开口和栅极接触开口以提供至漏极和源极部件702、704的通道，以及至有源栅极502的金属层1008的通道。举例来说，可以通过光刻图案化和蚀刻(例如，湿或干蚀刻)工艺的合适的组合形成这样的接触开口。在一些实施例中，源极/漏极接触开口可以与栅极接触开口分别地图案化和蚀刻。在一些实施例中，源极/漏极接触开口可以与栅极接触开口同时地图案化和蚀刻。方法200然后进行至框218，其中，在以上参考框216描述的源极接触开口、漏极接触开口和栅极接触开口内形成源极接触金属、漏极接触金属和栅极接触金属。再次参考图12的实例，例如，通过ALD、PVD、CVD、e-束蒸发、或其他合适的工艺形成源极/漏极接触金属1204和栅极接触金属1206。在一些实施例中，源极/漏极接触金属1204可以与栅极接触金属1206分别地形成。在一些实施例中，源极/漏极接触金属1204可以与栅极接触金属1206同时形成。因此，源极/漏极接触金属1204可以直接连接至漏极和源极部件702、704。同样地，栅极接触金属1206可以直接连接至有源栅极502的金属层1008。在一些实施例中，可以在漏极和源极部件702、704与源极/漏极接触金属1204之间形成中间层(例如，肖特基势垒高度层)，从而使得源极/漏极接触金属1204通过中间层连接至漏极和源极部件702、704。
半导体器件300可以经受进一步处理以形成本领域已知的各个部件和各个区。例如，随后的处理可以在衬底302上形成各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，各种接触件/通孔/线和多层互连部件配置为连接各个部件以形成可包括一个或多个FinFET器件的功能电路。在进一步的实例中，多层互连件可以包括垂直互连件，诸如通孔或接触件，和水平互连件，诸如金属线。各种互连部件可以使用包括铜、钨、和/或硅化物的各种导电材料。在一个实例中，使用镶嵌或双镶嵌工艺以形成铜相关的多层互连结构。此外，可以在方法200之前、期间和之后实施额外的工艺步骤，并且根据方法200的各个实施例，可以取代或消除以上描述的一些工艺步骤。
现在参考图13，示出了根据方法200的一个或多个步骤制造的半导体器件300。在实施例中，示出的半导体器件300包括漏极部件702、源极部件704、和有源栅极502，它们一起形成晶体管(例如，诸如LDMOS晶体管的高压和/或功率晶体管)。具体地，图13的实例示出了位于漏极部件702和源极部件704之间的电阻路径1302。嵌入式鳍隔离区402，而不是漏极和源极部件702、704之间的直接的低电阻路径(例如，通过鳍元件304)，用于增大漏极延伸区711的电阻。例如，从漏极部件702流动至源极部件704的电流在嵌入式鳍隔离区402下方流过并且进入衬底302(即，半导体体区)内，和然后回流至鳍元件304内，并且通过器件300的沟道区(例如，在有源栅极502下方)，以及进入到源极部件704内。因此，在一些实施例中，漏极和源极部件702、704之间的总电阻可以表述为第一鳍电阻(R鳍1)、体电阻(R体)、第二鳍电阻(R鳍2)和沟道电阻(R沟道)的总和。在各个实施例中，上述的一个或多个掺杂区(例如，NHV/PHV区、RESURF层和/或其他掺杂的延伸区)可以配置为调整一个或多个鳍电阻(R鳍1和/或R鳍2)以及沟道电阻(R沟道)。在一些实施例中，可以改变嵌入式鳍隔离区402的位置(例如，更接近漏极部件702或更接近有源栅极502)以调整如图13所示的一个或多个电阻(例如，R鳍1和/或R鳍2)。在一些实施例中，R体可以大于R鳍1、R鳍2和R沟道。在一些实例中，R鳍1可以基本上等于R鳍2。虽然已经给出了用于调整漏极和源极部件702、704之间的总电阻的方法的一些实例以及给出了R体、R鳍1、R鳍2和R沟道之间的相对值的一些实例，本领域普通技术人员将认识到，在不背离本发明的范围的情况下，可以采用多种其他相对电阻值和用于调整每个组件电阻(即，R体、R鳍1、R鳍2和R沟道)的其他方法。如上所述，通过嵌入式鳍隔离区402提供的漏极延伸区711的增加的电阻用于降低半导体器件300中的过早的器件击穿或其他可靠性退化效应(例如，HCI)的可能性，这将显示出增强的驱动电流(典型的FinFET器件，除了其他效应)。
现在参考图14，示出了根据方法200的一个或多个步骤制造的并且包括多个伪栅极的半导体器件300。具体地，图14的实例示出了包括如上参考图5论述的多个伪栅极506的器件300。虽然在图6至图12中没有示出以用于简化论述的目的，包括伪栅极506的实施例也可以包括以基本类似于用于形成有源栅极502的工艺的方式处理伪栅极506。例如，在一些实施例中，处理伪栅极506也可以包括去除伪栅极堆叠部件(例如，图5所示的介电层514和电极层516)，然后随后以类似于以上参考图9至图11描述的方式形成高K/金属栅极堆叠件。因此，用于伪栅极506的高K/金属栅极堆叠件可以同样包括界面层1404、高K栅极介电层1406、和金属层1408。此外，在器件300包括伪栅极506的实施例中，每个有源栅极502和伪栅极506的界面层1004、1404可以同时形成，每个有源栅极502和伪栅极506的高K栅极介电层1006、1406可以同时形成，并且每个有源栅极502和伪栅极506的金属层1008、1408可以同时形成。此外，用于伪栅极506的界面层1404、高K栅极介电层1406、和金属层1408中的每个的材料可以与以上列举的用于有源栅极502的界面层1004、高K栅极介电层1006、和金属层1008的材料相同。
在各个实施例中，除了有源栅极之外，形成伪栅极506以向漏极部件702和源极部件704提供均匀的外延生长轮廓。如本文中所描述的，外延生长轮廓可以包括漏极和源极部件702、704的掺杂轮廓和/或物理轮廓(即，形状)。在一些实例中，伪栅极506提供实施器件300的处理的更均匀的环境。这种均匀的处理环境在诸如FinFET器件结构的多栅极器件结构中是特别重要的，其中，复杂的器件结构(例如，相比于平面CMOS器件)和高度缩放的几何尺寸可以使得多栅极器件更易于受到环境非均匀性和工艺负载效应的影响。因此，在各个实施例中，伪栅极506可以导致更可靠和可重复的工艺。
例如，伪栅极506可以提供更均匀的蚀刻速率(例如，当形成漏极和源极凹槽606、608时)，可以减少和/或防止CMP引起的凹陷效应，和整体可以提供更均匀的生长环境以用于漏极和源极部件702、704的优化外延生长。图14的实例还示出了与图13的实例相类似的漏极和源极部件702、704之间的电阻路径1302，其中嵌入式鳍隔离区402用于增加漏极延伸区711的电阻，从而降低半导体器件300中的过早的器件击穿或其他可靠性退化效应的可能性。例如，通过伪栅极506，使得漏极和源极部件702、704的优化的外延生长轮廓成为可能，也改进了漏极电阻(R漏极)和源极电阻(R源极)，通过使得漏极电阻(R漏极)和源极电阻(R源极)更均匀和更可重复。虽然，本文中已经描述了使用伪栅极506的几个益处，但是本领域普通技术人员在不背离本发明的范围的情况下可以意识到使用伪栅极506的其他益处和优势。
本发明描述的各个实施例提供了优于现有技术的若干优势，但是应当理解，并不是所有的优势都必须在本文中论述，并且没有特定优势是所有实施例都需要的，并且其他实施例可以提供不同的优势。在各个实施例中，本文中论述的实施例包括结构和用于在多栅极器件结构(例如，FinFET器件结构)内实现高压器件(例如，LDMOS器件)的方法。在一些实施例中，在FinFET沟道(例如，在FinFET栅极堆叠件下方)和漏极之间形成嵌入式鳍隔离区，以增加漏极扩展电阻并且也确保任何高压区都保持远离有源器件栅极。在一些实施例中，嵌入式鳍隔离区包括浅沟槽隔离(STI)部件。在一些实例中，嵌入式鳍隔离区的使用用于降低诸如本文中描述的半导体器件的高压器件中的过早的器件击穿或其他可靠性退化效应(例如，HCI)的可能性。在一些实例中，除了有源栅极之外，形成多个伪栅极以向源极区和漏极区提供均匀的生长环境，并由此提供均匀的外延生长轮廓。在一些实例中，无论任何特定的器件布局，伪栅极的使用均提供均匀的外延生长轮廓。
因此，本发明的一个实施例描述了一种半导体结构，该半导体结构包括衬底和嵌入式鳍隔离区，衬底具有从衬底延伸的鳍。在一些实例中，嵌入式鳍隔离区包括STI区。在一些实施例中，嵌入式鳍隔离区将鳍的第一部分与鳍的第二部分分隔开。同样，在一些实例中，鳍的第一部分包括沟道区。在各个实施例中，源极区形成在鳍的第一部分中，漏极区形成在鳍的第二部分中，并且有源栅极形成在沟道区上方。在一些实例中，有源栅极设置为邻近源极区的第一侧。
在另一些实施例中，论述了一种高压半导体器件，其包括衬底，衬底具有从衬底延伸的多个鳍。在一些实例中，嵌入式鳍隔离区跨越多个鳍，并且将多个鳍的每个鳍的第一部分与多个鳍的每个鳍的第二部分分隔开。在一些实例中，多个鳍的至少一个鳍的第一部分包括沟道区。此外，源极区形成在至少一个鳍的第一部分中，并且漏极区形成在至少一个鳍的第二部分中。设置为邻近源极区的有源栅极也形成在至少一个鳍的沟道区上方。
在又一些实施例中，论述了一种制造半导体器件的方法，其中，提供衬底，衬底包括从衬底延伸的鳍。在各个实施例中，该方法包括形成将鳍的第一部分与鳍的第二部分分隔开的嵌入式鳍隔离区。在一些实例中，嵌入式鳍隔离区延伸至衬底内。然后可以在鳍的第一部分中形成源极区，并且可以在鳍的第二部分中形成漏极区。在一些实施例中，该方法还包括在鳍的第一部分的沟道区上方形成有源栅极。在一些情况下，有源栅极设置为邻近源极区的第一侧。此外，该方法还可以包括在鳍上方形成多个伪栅极。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (17)

1.一种半导体器件，包括：
衬底，包括从所述衬底延伸的鳍；
嵌入式鳍隔离区，将所述鳍的第一部分与所述鳍的第二部分分隔开，其中，所述鳍的第一部分包括沟道区；
源极区和漏极区，所述源极区形成在所述鳍的第一部分中，所述漏极区形成在所述鳍的第二部分中；以及
有源栅极，形成在所述沟道区上方；
多个伪栅极，设置在所述鳍上方，所述多个伪栅极的一对伪栅极设置为邻近所述漏极区并且位于所述漏极区的两侧上；其中，所述有源栅极设置为邻近所述源极区的第一侧，所述嵌入式鳍隔离区包括浅沟槽隔离(STI)区。
2.根据权利要求1所述的半导体器件，其中，所述浅沟槽隔离区具有大于所述鳍的厚度的穿透深度。
3.根据权利要求2所述的半导体器件，其中，所述浅沟槽隔离区延伸至所述衬底内。
4.根据权利要求1所述的半导体器件，还包括邻近所述沟道区和所述嵌入式鳍隔离区并且位于所述沟道区和所述嵌入式鳍隔离区之间的第一延伸区。
5.根据权利要求4所述的半导体器件，还包括邻近所述嵌入式鳍隔离区和所述漏极区并且位于所述嵌入式鳍隔离区和所述漏极区之间的第二延伸区。
6.根据权利要求1所述的半导体器件，其中，所述多个伪栅极的伪栅极设置为邻近所述源极区的第二侧。
7.根据权利要求6所述的半导体器件，其中，所述源极区和所述漏极区包括至少一个外延生长的半导体材料层。
8.根据权利要求1所述的半导体器件，其中，所述鳍包括选自由N沟道漂移区、P沟道漂移区、掺杂的沉降区和降低的表面场层组成的组中的至少一个。
9.一种高压半导体器件，包括：
衬底，包括从所述衬底延伸的多个鳍；
嵌入式鳍隔离区，跨越所述多个鳍，并且将所述多个鳍的每个鳍的第一部分与所述多个鳍的每个鳍的第二部分分隔开，其中，所述多个鳍的至少一个鳍的第一部分包括沟道区；
源极区和漏极区，所述源极区形成在所述至少一个鳍的第一部分中，所述漏极区形成在所述至少一个鳍的第二部分中；以及
有源栅极，形成在所述至少一个鳍的所述沟道区上方；
其中，所述有源栅极设置为邻近所述源极区。
10.根据权利要求9所述的高压半导体器件，其中，所述嵌入式鳍隔离区包括浅沟槽隔离(STI)区，并且其中，所述浅沟槽隔离区延伸至所述衬底内。
11.根据权利要求10所述的高压半导体器件，其中，所述源极区和所述漏极区之间的导电路径横穿所述浅沟槽隔离区下方的所述衬底的至少一部分。
12.根据权利要求9所述的高压半导体器件，还包括位于所述至少一个鳍内的第一延伸区，所述第一延伸区邻近所述沟道区和所述嵌入式鳍隔离区并且位于所述沟道区和所述嵌入式鳍隔离区之间。
13.根据权利要求12所述的高压半导体器件，其中，还包括位于所述至少一个鳍内的第二延伸区，所述第二延伸区邻近所述嵌入式鳍隔离区和所述漏极区并且位于所述嵌入式鳍隔离区和所述漏极区之间。
14.根据权利要求9所述的高压半导体器件，还包括设置在所述至少一个鳍上方的多个伪栅极。
15.根据权利要求9所述的高压半导体器件，其中，所述至少一个鳍包括选自由N沟道漂移区、P沟道漂移区、掺杂的沉降区和降低的表面场层组成的组中的至少一个。
16.一种制造半导体器件的方法，包括：
提供衬底，所述衬底包括从所述衬底延伸的鳍；
形成将所述鳍的第一部分与所述鳍的第二部分分隔开的嵌入式鳍隔离区，其中，所述嵌入式鳍隔离区延伸至所述衬底内；
在所述鳍的第一部分中形成源极区，并且在所述鳍的第二部分中形成漏极区；以及
在所述鳍的第一部分的沟道区上方形成有源栅极，其中，所述有源栅极设置为邻近所述源极区的第一侧。
17.根据权利要求16所述的方法，还包括：在所述鳍上方形成多个伪栅极。
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