CN105977144B - FinFET沟道的形成方法及其结构 - Google Patents

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Abstract

一种用于制造具有基本未掺杂的沟道区域的半导体器件的方法，包括：实施至衬底内的离子注入；在衬底上方沉积第一外延层；以及在第一外延层上方沉积第二外延层。在各个实例中，形成从衬底延伸的多个鳍。多个鳍中的每个都包括离子注入的衬底的部分、第一外延层的部分和第二外延层的部分。在一些实施例中，多个鳍中的每个的第二外延层的部分包括未掺杂的沟道区域。在各个实施例中，氧化多个鳍中的每个的第一外延层的部分。本发明实施例涉及FinFET沟道的形成方法及其结构。

Description

FinFET沟道的形成方法及其结构
技术领域
本发明实施例涉及FinFET沟道的形成方法及其结构。
背景技术
电子工业经历了对更小和更快的电子器件的不断增长的需求，更小和更快的电子器件能够同时支持日益复杂和精致的更多的功能。因此，半导体工业中的持续的趋势是，制造低成本、高性能、低功耗的集成电路(IC)。到目前为止，已经通过规模缩小半导体IC尺寸(如，最小部件尺寸)在很大程度上实现了这些目标，从而提高了生产效率并且降低了相关成本。然而，这种规模缩小也产生了半导体制造工艺的增加的复杂程度。因此，实现半导体IC和器件的持续的进步需要半导体制造工艺和技术中的类似的进步。
最近，引入多栅极器件以通过增加栅极-沟道耦合、减小截止电流和降低短沟道效应(SCE)致力于提高栅极控制。已经引入的一种这样的多栅极器件是鳍式场效应晶体管(FinFET)。FinFET的名字来源于鳍状结构，鳍状结构从衬底(其上形成该鳍状结构)延伸，并且鳍状结构用于形成FET沟道。FinFET与传统的互补金属氧化物半导体(CMOS)工艺兼容并且它们的三维结构允许它们在保持栅极控制和缓解SCE的同时积极地按比例缩小。在传统工艺中，穿过FinFET鳍元件实施抗穿通(APT)离子注入，以防止FinFET源极/漏极耗尽区域的穿通。然而，掺杂剂(例如，用于APT注入的掺杂剂)的穿过FinFET器件的鳍的离子注入直接导致缺陷的形成和在FinFET沟道区域中引入杂质。这种沟道缺陷和杂质会导致流经FinFET沟道的载流子的散射，从而使沟道迁移率退化并且对器件性能有不利的影响。穿过FinFET鳍的掺杂剂注入也可能导致非均匀的掺杂轮廓，除了其他问题之外的这些问题可以导致FinFET器件参数的变化。因此，还没有证明现有技术在所有方面都完全满足要求。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个实施例，提供了一种制造半导体器件的方法，包括：实施至衬底内的离子注入；在实施所述离子注入之后，在所述衬底上方沉积第一外延层，并且在所述第一外延层上方沉积第二外延层；形成从所述衬底延伸的多个鳍，其中，所述多个鳍中的每个都包括离子注入的衬底的部分、所述第一外延层的部分和所述第二外延层的部分，并且其中，所述多个鳍中的每个的所述第二外延层的部分都包括未掺杂的沟道区域；以及氧化所述多个鳍中的每个的所述第一外延层的部分。
根据本发明的另一实施例，还提供了一种方法，包括：提供包括第一区域和第二区域的衬底，其中，所述第一区域包括零层对准标记；将光掩模与所述零层对准标记对准并且图案化衬底注入区域；实施至图案化的所述衬底注入区域内的离子注入，从而形成离子注入的衬底区域；在实施所述离子注入之后，在所述衬底上方沉积第一外延层，并且在所述第一外延层上方沉积第二外延层；在所述第二区域中形成从所述衬底延伸的多个鳍，其中，所述多个鳍中的每个都包括所述离子注入的衬底区域的部分、所述离子注入的衬底区域的部分上方的第一外延层区域和所述第一外延层区域上方的未掺杂的第二外延层区域；以及氧化所述多个鳍中的每个的第一外延层部分。
根据本发明的又一实施例，还提供了一种半导体器件，包括：衬底，包括对准区域和器件区域；多个鳍元件，形成在所述器件区域中，其中，所述多个鳍元件中的每个都包括掺杂的层、位于所述掺杂的层上方的介电层和位于所述介电层上方的未掺杂的层；以及栅极堆叠件，形成在所述未掺杂的层上方；其中，所述掺杂的层包括抗穿通掺杂区域；并且其中，所述未掺杂的层包括沟道区域。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增大或减小。
图1是根据本发明的一个或多个方面的制造FinFET器件或其部分的方法的流程图；
图2是根据图1的方法的各方面的器件200的实施例的截面图，图3是根据图1的方法的各方面的器件200的实施例的顶视图，以及图4A、图4B和图5至图15是根据图1的方法的各方面的器件200的实施例的等轴视图；
图16和图17是根据一些实施例的在退火工艺之前和之后的沿着与图15的剖面AA’基本平行的平面截取的器件200的截面图；
图18是根据本发明的一个或多个方面的制造零层对准标记的方法的流程图；
图19至图25是根据图18的方法1800的各方面的器件200的实施例的截面图；以及
图26和图27是根据一些实施例的用于衬底的两个不同区域的器件200的截面图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语，以描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括使用或操作过程中的器件的不同的方位。装置可以以其他方式定向(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应的解释。
应当注意，本发明以多栅极晶体管或鳍型多栅极晶体管(在本文中称为FinFET器件)的形式来呈现实施例。这种器件可以包括P型金属氧化物半导体FinFET器件或N型金属氧化物半导体FinFET器件。FinFET器件可以是双栅极器件、三栅极器件、块状器件、绝缘体上硅(SOI)器件和/或其他的配置。受益于本发明的各方面，本领域普通技术人员可以认识到半导体器件的其他实例。例如，本文中描述的一些实施例也可以应用于全环栅(GAA)器件、欧米茄栅极(Ω栅极)器件或Pi栅极(Π栅极)器件。
图1中所示的是半导体制造方法100，该方法包括制造具有设置在衬底上的不含掺杂剂的沟道的鳍。如本文中所使用的，术语“不含掺杂剂的”材料用于描述具有在从约0cm-3至约1x1017cm-3非本征掺杂剂浓度的材料(例如，半导体材料)。在一些实例中，如本文中所使用的，术语“未掺杂的”可以与具有类似含义的“不含掺杂剂的”互换使用。另外，在一些实施例中，如本文中使用的，术语“未掺杂的”和“不含掺杂剂的”可以指并非故意掺杂(例如，通过离子注入工艺、扩散工艺或其他的掺杂工艺)的衬底区域、鳍区域或其他的区域。如下文所讨论的，器件沟道中掺杂剂的存在可能会导致有源器件沟道中的载流子散射，这基本使器件的性能退化。如下文中所述，诸如FinFET器件的具有基本不含掺杂剂的外延生长的未掺杂的沟道区域的器件可以导致显著提高的器件性能(例如，增加的器件导通电流)。如本文中所使用的，“掺杂剂”或“非本征掺杂剂”用于描述为了改变半导体的电性能的目的而引入半导体晶格的杂质(例如，B、P、As等)。例如，N型杂质可以引入半导体，以形成N型材料，并且P型杂质可以引入半导体，以形成P型材料。应该理解，方法100包括具有互补金属氧化物半导体(CMOS)技术工艺流程的特征的步骤，并且因此，本文中仅简要描述。可以在方法100之前、之后和/或期间实施附加的步骤。
图2是根据图1的方法100的各个阶段的半导体器件200的实施例的截面图，图3是根据图1的方法100的各个阶段的半导体器件200的实施例的顶视图，和图4A、图4B和图5至图15是根据图1的方法100的各个阶段的半导体器件200的实施例的等轴视图。应该理解，可以通过互补金属氧化物半导体(CMOS)技术工艺流程来制造半导体器件200的部分，并且因此本文中仅简要描述一些工艺。此外，半导体器件200可以包括各种其他的器件和部件，诸如其他类型的器件，诸如附加的晶体管、双极结型晶体管、电阻器、电容器、电感器、二极管、熔丝、静态随机存取存储器(SRAM)和/或其他逻辑电路等但是，对其进行简化以更好地理解本发发明的发明构思。在一些实施例中，半导体器件200包括可以互连的多个半导体器件(例如，晶体管)，包括PFET、NFET等。而且，应该注意，包括参考图2至图15给出的任何描述的方法100的工艺步骤仅是示例性的并且不旨在限制所附权利要求明确列举的内容之外的内容。
方法100开始于框102，其中提供衬底。参考图2，在框102的实例中，提供衬底202。在一些实施例中，衬底202可以是半导体衬底，诸如硅衬底。衬底202可以包括各种层，包括形成在半导体衬底上的导电或绝缘层。取决于本领域已知的设计要求，衬底202可以包括各种掺杂配置。衬底202还可以包括其他的半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。可选地，衬底202可以包括化合物半导体和/或合金半导体。此外，衬底202可以可选地包括外延层(epi层)，衬底202可以被应变以增强性能，该衬底202可以包括绝缘体上硅(SOI)结构和/或具有其他合适的增强部件。
然后，方法100进行至框104，其中形成零层对准标记。参考图2和图3，示出了框104的实例。具体地，图2的实例示出了在器件200的衬底202内形成的零层对准标记204。如图2所示，对准标记204可以包括在衬底202内形成的多个沟槽206。在各个实例中，多个沟槽206中的每个沟槽都填充有介电材料(例如，氧化硅)。下文参考图18至图25给出可以用于形成对准标记204的示例性工艺流程的附加的细节。图3的实例示出了多个对准标记204，该对准标记可以形成在半导体晶圆302的顶面304内。在各个实施例中，晶圆302相当于如上所述的衬底202。在一些实施例中，一个或多个光掩模(用于器件200的随后的处理中)可以与零层对准标记204对准。在一些实例中，通过使随后的光掩模与衬底202内形成的相同的对准标记204对准，可以减小配准误差和覆盖误差。在各个实例中，如下文中所述，用于在衬底202中实施APT注入的图案(例如，通过光掩模限定的图案)的对准可以与对准标记204对准。
然后，方法100进行至框106，其中实施APT注入。参考图4A和图4B，示出了框106的实例。在一些实施例中，实施第一光刻(光刻)步骤，以图案化P型APT区域404，并且实施第二光刻步骤，以图案化N型APT区域402。例如，在一些实施例中，实施第一光刻步骤可以包括：在衬底202上方形成光刻胶层(光刻胶)；将光刻胶曝光成一图案(例如，P型APT注入掩模)；实施曝光后烘烤工艺；以及显影光刻胶，以形成图案化的光刻胶层406。如图4A所示，在形成图案化的光刻胶层406之后，在衬底202的P型APT区域404内实施离子注入工艺410，同时N型APT区域402仍被光刻胶层406掩蔽。举例来说，通过离子注入工艺410注入P型APT区域404的P型掺杂剂可以包括硼、铝、镓、铟或其他的P型受体材料。例如，在离子注入工艺410之后，可以通过溶剂、光刻胶剥离、灰化或其他合适的技术来去除光刻胶层406。之后，在一些实施例中，可以实施第二光刻步骤，其中第二光刻步骤可以包括：在衬底202上方形成光刻胶层；将光刻胶曝光成一图案(例如，N型APT注入掩模)；实施曝光后烘烤工艺；以及显影光刻胶，以形成图案化的光刻胶层408。如图4B所示，在形成图案化的光刻胶层408之后，在衬底202的N型APT区域402内实施离子注入工艺412，同时P型APT区域404仍被光刻胶层408掩蔽。举例来说，通过离子注入工艺412注入N型APT区域402的N型掺杂剂可以包括砷、磷、锑或其他的N型供体材料。例如，在离子注入工艺412之后，可以通过溶剂、光刻胶剥离、灰化或其他合适的技术来去除光刻胶层408。应该理解，可以以任何顺序来实施第一光刻步骤和第二光刻步骤，例如，可以在P型APT区域404之前，对N型APT区域402进行注入。附加地，例如，在各个实施例中，APT注入可以具有介于约1x1018cm-3和1x1019cm-3之间的高掺杂剂浓度。如下文中所述，由于随后在APT注入的衬底上方形成的介电层的存在，该介电层用作掺杂剂扩散阻挡层，所以可以使用这种高APT掺杂剂浓度。
通过在形成FinFET鳍结构之前实施APT注入工艺410、412，可以避免FinFET鳍损坏和器件退化。例如，在现有的半导体工艺流程中，如下文中所述，穿过FinFET鳍元件实施离子注入工艺(例如，APT离子注入工艺)，这会导致对鳍元件的损坏，包括对FinFET沟道区域的损坏，这会导致载流子散射，从而使器件性能退化。尽管可以尝试使用高温退火来消除这种缺陷(以及掺杂剂活化)，但是不能去除由离子注入引入的所有缺陷，因此衬底(或鳍元件)可能无法完全恢复至离子注入前的状态。另外，穿过FinFET鳍元件的掺杂剂注入会导致非均匀的掺杂轮廓，非均匀的掺杂轮廓包括分布在FinFET沟道区域内的掺杂剂。如本领域所已知的，由于电离的杂质散射，所以器件沟道中的增加的掺杂浓度可能导致降低的器件迁移率。
本发明的实施例提供了优于现有技术的优势，但是应该理解，其他的实施例可以提供不同的优势，本文中没有必要讨论所有的优势，并且没有要求所有的实施例都具有特定的优势。例如，本文中讨论的实施例包括用于避免由于离子注入工艺(诸如APT离子注入工艺)而可能产生的半导体器件的退化(包括缺陷的形成和沟道杂质的引入)的方法和结构。在一些实施例中，如上所述，在形成下文中所述的FinFET鳍元件之前，对N型APT区域402和/或P型APT区域404进行注入。因此，避免了APT离子注入引起的退化。如上所述，可以通过一个或多个零层对准标记204来将N型和/或P型APT注入与衬底202对准。在一些实施例中，如下文中所述，在APT注入的衬底上方形成外延生长的未掺杂的沟道层。而且，在各个实施例中，通过氧化物层将外延生长的未掺杂的沟道层与APT注入的衬底分离，该氧化物层用作APT掺杂剂的阻挡层。因为该有利的氧化物阻挡层，所以APT注入可以具有高掺杂剂浓度(如，介于约1x1018cm-3和1x1019cm-3之间)。在一些实施例中，因为外延生长的未掺杂的沟道层基本不含掺杂剂，所以缓解了载流子沟道散射，并且提高了器件迁移率和驱动电流。在各个实施例中，未掺杂的沟道层(以及有源器件沟道)的掺杂剂浓度约小于1x1017cm-3。如下文中所述，本文中描述的方法和结构可以应用于NFET或PFET器件。此外，虽然本文中的讨论主要涉及FinFET器件，但是持有本发明的本领域普通技术人员将会意识到，在不背离本发明的范围的情况下，本文中描述的方法和结构可以等效地应用于其他类型的器件。
然后，再次参考图1，方法100进行至框108，其中生长一个或多个外延层。参考图5，在框108的实例中，在APT注入的衬底202上方形成外延层502，并且在外延层502上方形成外延层504。在一些实施例中，外延层502具有在约2nm至约10nm的范围内的厚度。在一些实施例中，外延层504具有在约30nm至约60nm的范围内的厚度。举例来说，可以通过分子束外延(MBE)工艺、金属有机化学汽相沉积(MOCVD)工艺和/或其他合适的外延生长工艺来实施层502、504的外延生长。在一些实施例中，外延生长层502、504包括与衬底202相同的材料。在一些实施例中，外延生长层502、504包括与衬底202不同的材料。在至少一些实例中，外延层502包括外延生长的硅锗(SiGe)层，并且外延层504包括外延生长的硅(Si)层。可选地，在一些实施例中，外延层502或外延层504可以包括：诸如锗的其他材料；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP或它们的组合。在各个实施例中，外延层502、504基本不含掺杂剂(即，具有在从约0cm-3至约1x1017cm-3的非本征掺杂剂浓度)，其中，例如，在外延生长工艺期间不实施故意掺杂。如下文更详细的描述，外延生长的未掺杂的外延层504可以用作FinFET器件的沟道区域。因此，对于包括本文中所述的基本不含掺杂剂的外延生长的未掺杂的外延层504的FinFET器件而言，基本减少了穿过FinFET沟道的载流子散射。
在各个实施例中，外延层502具有第一氧化速率，并且外延层504具有第二氧化速率，第二氧化速率小于第一氧化速率。例如，在外延层502包括SiGe而外延层504包括Si的实施例中，外延层504的Si氧化速率小于外延层502的SiGe氧化速率。如下文所讨论的，在随后的氧化工艺期间(在形成FinFET鳍元件之后)，鳍元件的包括外延层502的部分可以完全被氧化，而鳍元件的只有包括外延层504的侧壁可以被氧化。例如，在一些实施例中，包括外延层502的鳍元件的完全被氧化的部分用作先前注入至衬底202内的APT掺杂剂的扩散阻挡层，从而使APT掺杂剂不会扩散至随后形成的FinFET沟道内。而且，在一些实施例中，如下文中所讨论的，鳍元件的包括外延层504的侧壁氧化用于微调形成FinFET沟道的鳍元件的形状。
仍如图5中的实例所示，可以在外延层504上方形成介电层506。在一些实施例中，介电层506包括衬垫氮化物层(例如，Si3N4)，可以通过CVD或其他合适的技术来沉积该衬垫氮化物层。在一些实例中，介电层506包括衬垫氧化物层(例如，SiO2)和形成在衬垫氧化层上方的衬垫氮化物层。在一些实施例中，衬垫氧化物层可以包括热生长的氧化物、CVD沉积的氧化物和/或ALD沉积的氧化物。举例来说，衬垫氧化物层(如果存在的话)可以具有介于约5nm和约40nm之间的厚度。在一些实施例中，衬垫氮化物层(例如，Si3N4)可以具有介于约20nm和约160nm之间的厚度。
然后，方法100进行至框110，其中形成用于随后形成FinFET的鳍元件。参考图6，在框110的实例中，形成从衬底202延伸的多个鳍元件602。在各个实施例中，每个鳍元件602都包括：由衬底202形成的衬底部分202A；由外延层502形成的第一外延层部分502A；由外延层504形成的第二外延层部分504A；以及由介电层506形成的介电层部分506A。
与衬底202类似，鳍602可以包括：硅或其他的元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP和/或GaInAsP；或它们的组合。可以使用包括光刻和蚀刻工艺的合适的工艺来制造鳍602。光刻工艺可以包括：在衬底202上方(例如，在图5的介电层506上方)形成光刻胶层；将光刻胶曝光成一图案；实施曝光后烘烤工艺；以及显影光刻胶，以形成包括光刻胶的掩蔽元件。在一些实施例中，可以使用电子束(e束)光刻工艺来实施图案化光刻胶，以形成掩蔽元件。然后，当在未被保护的区域中，蚀刻工艺穿过介电层506、穿过外延层502、504并且蚀刻至衬底202中形成沟槽604时，然后掩蔽元件可以用于保护衬底202的区域以及该区域上面的层，从而留下多个延伸的鳍602。可以使用干蚀刻(例如，反应离子蚀刻)、湿蚀刻和/或其他合适的工艺来蚀刻沟槽604。也可以使用方法的许多其他的实施例来在衬底上形成鳍。如下文更详细的描述，并且在一些实施例中，第二外延层部分504A将用作FinFET器件沟道。而且，因为第二外延层部分504A未掺杂，并且在如下文中讨论的整个制造期间保持未掺杂，所以FinFET沟道区域基本保持为不含掺杂剂。因此，根据本发明的实施例，缓解了FinFET载流子沟道散射，并且提高了器件迁移率和驱动电流。
应该注意，如虚线605所示，鳍元件602的形成可以导致第二外延层部分504A逐渐变细，并且因此，随后的FinFET沟道区域逐渐变细。在各个实施例中，对于最佳器件性能来说，这样的鳍元件逐渐变细并不是所期望的。因此，如下文中所述，本发明的实施例包括用于创建第二外延层部分504A的更加垂直的侧壁的工艺。
然后，方法100进行至框112，其中实施氧化工艺。参考图6和图7，在框112的实例中，将器件200暴露于氧化工艺，氧化工艺完全地氧化多个鳍元件602中的每个鳍元件的第一外延层部分502A，从而导致氧化层502B。如图7所示，氧化工艺还氧化第二外延层部分504A的侧壁504SW。如虚线705所示，当侧壁504SW被氧化后，减少了第二外延层部分504A的逐渐变细的情况(即，第二外延层部分504A具有更加垂直的侧壁)。如上所述，在一些实施例中，第一外延层部分502A包括具有第一氧化速率的材料，并且第二外延层部分504A包括具有第二氧化速率的材料，第二氧化速率小于第一氧化速率。举例来说，在第一外延层部分502A包括SiGe，而第二外延层部分504A包括Si的实施例中，更快的SiGe氧化速率(即，相比于Si)确保SiGe层(即，第一外延层部分502A)完全被氧化，而仅Si层(即，第二外延层部分504A)的侧壁部分被氧化。以这种方式，每个鳍元件602的完全被氧化的层502B用作先前注入至衬底202中的APT掺杂剂的扩散阻挡层，并且APT掺杂剂可以存在于直接位于氧化层502B下方的衬底部分202A中。因此，在各个实施例中，氧化层502B用于防止衬底部分202A内的APT掺杂剂扩散至第二外延层部分504A内，该第二外延层部分用作随后形成的FinFET器件的沟道区域。附加地，通过仅氧化第二外延层部分504A的侧壁504SW，第二外延层部分504A的轮廓可以调整为具有更加垂直的轮廓，从而提高FinFET器件性能。
在一些实例中，可以通过将器件200暴露于湿氧化工艺、干氧化工艺或它们的组合来实施氧化工艺。在至少一些实施例中，将器件200暴露于湿氧化工艺，该湿氧化工艺在约1ATM的压力下，在约400℃至约600℃的温度范围内，并且在从约0.5小时至约2小时的持续时间段内使用水蒸汽或蒸汽作为氧化剂。应该注意，本文中提供的氧化工艺条件仅是示例性的，并且不旨在以任何方式限制本发明。本领域普通技术人员应该理解，可以选择氧化工艺条件，以将鳍形状(如，第二外延层部分504A的形状)调整至给定的器件设计、工艺技术或其他的工艺条件所期望的多个轮廓中的任意轮廓。而且，应该理解，只要第二外延层部分504A的氧化速率小于第一外延层部分502A的氧化速率，就可以选择上述多种材料中的任何材料以用于第一和第二外延层部分502A、504A中的每个。
然后，方法100进行至框114，其中实施氧化物蚀刻工艺。参考图7和8，在框114的实例中，器件200可以暴露于蚀刻工艺，该蚀刻工艺用于从多个鳍元件602中的每个鳍元件的第二外延层部分504A的侧壁504SW中去除氧化物层。如图8所示，蚀刻工艺还可以去除氧化层502B的部分，从而导致氧化层502C。在一些实施例中，蚀刻工艺包括形成氧化层502C的弯曲轮廓的各向同性的湿蚀刻工艺。在一些实例中，用于各向同性的蚀刻工艺的蚀刻剂可以包括氢氟酸(HF)(例如，H2O中的HF的质量比为49％)和去离子(DI)H2O的稀释的混合物，其中HF：H2O的比率为约：1:50、约1:100或其他合适的比率。可选地，在一些实施例中，蚀刻工艺可包括干蚀刻工艺或干/湿蚀刻工艺的组合。
然后，方法100进行至框116，其中形成隔离区域。参考图8和图9，在框116的实例中，形成多个隔离区域902。在一些实施例中，多个隔离区域902可以包括多个浅沟槽隔离(STI)部件。举例来说，在一些实施例中，在衬底202上方沉积电介质，用电介质填充沟槽604，以及形成隔离区域902。在一些实施例中，用于形成隔离区域902的电介质包括SiO2、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或本领域已知的其他合适的材料。可以通过CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其他合适的工艺来沉积用于形成隔离区域902的电介质。在一些实施例中，对用于形成隔离区域902的电介质进行退火，以提高电介质的质量。在一些实施例中，可以在衬底上和/或内实施场氧化物、LOCOS部件和/或其他合适的隔离部件。然而，其他的实施例也是可能的。例如，在一些实施例中，隔离区域902可以包括多层结构(例如，具有一个或多个衬垫层)。例如，在沉积用于形成隔离区域902的电介质之后，通过CMP工艺减薄并且平坦化沉积的电介质。参考图9，其中示出的是处于中间处理阶段的器件200，其中已经实施了CMP工艺来去除过量的介电材料(用于形成隔离区域902)以及平坦化器件200的顶面。在一些实施例中，隔离区域902被配置为隔离鳍有源区域(例如，第二外延层部分504A)。
参考图8和图9，并且在一些实施例中，用于平坦化隔离区域902的介电材料的CMP工艺也可以用于从多个鳍元件602中的每个去除介电层部分506A。在一些实施例中，介电层部分506A的去除包括去除衬垫氮化物层。在一些实施例中，介电层部分506A的去除包括去除衬垫氮化物层和衬垫氧化物层。可以通过使用合适的蚀刻工艺(例如，干蚀刻或湿蚀刻)来可选地实施包括衬垫氮化物和/或衬垫氧化物的介电层部分506A的去除。无论是通过使用CMP工艺还是蚀刻工艺，一旦从每个鳍元件602的顶部去除介电层部分506A，则暴露下面的每个鳍元件602的第二外延层部分504A。
然后，方法100进行至框118，其中凹进隔离区域。参考图10的实例，在框118的实施例中，凹进鳍元件602周围的隔离区域902，以横向地暴露鳍元件602的上部602A。在一些实施例中，凹进工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。例如，凹进工艺可以包括使用反应气体或反应气体组合(诸如HF+NH3、NF3+NH3和/或其他合适的反应气体)的干、无等离子体工艺。在一些实施例中，使用气体化学蚀刻系统(可购自日本东京的东京电子有限公司)来实施干、无等离子体工艺。在一些实施例中，使用系统(可购自加拿大圣克拉拉的应用材料公司)实施干、无等离子体工艺。在一些实例中，凹进工艺可以包括使用HF(例如，H2O中的HF的质量比为49％)和去离子(DI)H2O的稀释的混合物实施的湿蚀刻，其中HF：H2O的比率为约：1:50、约1:100或其他合适的比率。在一些实施例中，控制凹进深度(例如，通过控制蚀刻时间)，从而导致暴露的上部602A的期望的高度‘H’。
然后，方法100进行至框120，其中形成栅极堆叠件。参考图11的实例，在框120的实施例中，形成栅极堆叠件1102和设置在栅极堆叠件1102的侧壁上的侧壁间隔件1104。在实施例中，栅极堆叠件1102是伪栅极堆叠件。在方法100的其他实施例中，栅极堆叠件1102可以是高k/金属栅极堆叠件。虽然下文参考替换栅极工艺来描述方法100，但是本领域技术人员将很容易地意识到，本文中公开的方法和结构可以等效地应用于先栅极工艺。在一些实例中，先栅极工艺包括在源极/漏极形成或源极/漏极掺杂剂活化之前形成栅极堆叠件。仅通过实例的方式，先栅极工艺可以包括栅极电介质和金属栅极沉积，之后通过栅极堆叠件蚀刻工艺来限定栅极临界尺寸(CD)。在先栅极工艺的一些实施例中，形成栅极堆叠件之后可以形成源极/漏极，在一些实例中，形成源极/漏极包括：掺杂源极/漏极区域，以及退火以用于源极/漏极掺杂剂活化。
在使用后栅极工艺的一个实施例中，栅极堆叠件1102是伪栅极堆叠件并且将在器件200的随后的处理阶段被最终的栅极堆叠件替换。具体地，栅极堆叠件1102可以在之后的处理阶段被高k介电层(HK)和金属栅电极(MG)替换。在一些实施例中，栅极堆叠件形成在衬底202上方并且至少部分地设置在鳍元件602上方。在一个实施例中，栅极堆叠件1102包括介电层1106、电极层1108和硬掩模1110。在一些实施例中，通过各种工艺步骤(诸如层沉积、图案化、蚀刻以及其他合适的处理步骤)来形成栅极堆叠件1102。在一些实例中，层沉积工艺包括CVD(包括低压CVD和等离子体增强的CVD)、PVD、ALD、热氧化、电子束蒸发、其他合适的沉积技术或它们的组合。在一些实施例中，图案化工艺包括光刻工艺(例如，光刻或电子束光刻)，光刻工艺还可以包括光刻胶涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘烤、光刻胶显影、冲洗、干燥(例如，旋转干燥和/或硬烘)、其他合适的光刻技术和/或它们的组合。在一些实施例中，蚀刻工艺可以包括干蚀刻(例如，RIE蚀刻)、湿蚀刻和/或其他的蚀刻方法。
在一些实施例中，栅极堆叠件1102的介电层1106包括氧化硅。可选地或附加地，栅极堆叠件1102的介电层1106可以包括氮化硅、高K介电材料或其他合适的材料。在一些实施例中，栅极堆叠件1102的电极层1108可以包括多晶体硅(多晶硅)。在一些实施例中，栅极堆叠件1102的硬掩模1110包括合适的介电材料，诸如氮化硅、氮氧化硅或碳化硅。
在各个实施例中，侧壁间隔件1104设置在栅极堆叠件1102的侧壁上。侧壁间隔件1104可以包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅或它们的组合。在一些实施例中，侧壁间隔件1104包括多层，诸如主间隔壁、衬垫层等。举例来说，通过在栅极堆叠件1102上方沉积介电材料以及各向异性地回蚀刻该介电材料来形成侧壁间隔件1104。在一些实施例中，回蚀刻工艺(例如，用于形成间隔件)可以包含多步蚀刻工艺，以提高蚀刻选择性并且提供过蚀刻控制。在一些实施例中，在形成侧壁间隔件1104之前，可以实施离子注入工艺，以在半导体器件200内形成轻掺杂漏极(LDD)部件。在其他的实施例中，在形成侧壁间隔件1104之前，可以通过外延生长原位掺杂的层来形成这种LDD部件。在一些实施例中，等离子体掺杂(PLAD)工艺可以用于形成LDD部件。在又一其他的实施例中，在形成侧壁间隔件1104之后，可以实施离子注入工艺，以形成LDD部件。在一些实施例中，在形成LDD部件之后，半导体器件200可以经受高热预算工艺(退火)，以去除缺陷和活化掺杂剂(即，将掺杂剂放置于替代位点中)。应该注意，根据各个实施例，在衬底区202A内先前注入和设置的APT掺杂剂的任何潜在的扩散(例如，由于高热预算处理)将受到阻挡以避免通过完全被氧化的层502C(现在与隔离区域902合并)扩散至FinFET沟道区域(即，第二外延层部分504A)中。
然后，方法100进行至框122，其中蚀刻鳍元件。参考图11和图12的实例，在框122的实施例中，可以蚀刻鳍元件602的位于栅极堆叠件1102的任一侧上的部分。鳍元件602的蚀刻部分可以包括鳍元件602的位于栅极堆叠件1102的任一侧上的源极/漏极区域1202、1204内的部分。在一些实施例中，可以使用干蚀刻工艺、湿蚀刻工艺和/或它们的组合来实施鳍元件602的部分的蚀刻。附加地，在一些实施例中，也蚀刻位于鳍元件602的蚀刻部分下方的氧化物区域的部分，该部分可以包括氧化物层502C或氧化物层502C和隔离区域902的部分。在一些实施例中，蚀刻位于鳍元件602的蚀刻部分下方的氧化物区域暴露了下面的衬底区域202A。在各个实施例中，可以使用干蚀刻工艺、湿蚀刻工艺和/或它们的组合来实施鳍元件602的蚀刻部分下方的氧化物区域的蚀刻。应该注意，在本文公开的实施例中，氧化物层502C(或氧化物层502C和隔离区域902的部分)仍存在于栅极堆叠件1102下方，以用于阻挡APT掺杂剂从衬底区域202A内扩散至器件沟道区域(即，由栅极堆叠件1102覆盖的第二外延层部分504A)内。
然后，方法100进行至框124，其中形成源极/漏极部件。参考图12和图13的实例，在框124的实施例中，在源极/漏极区域1202、1204中形成源极/漏极部件1302、1304。在一些实施例中，通过在源极/漏极区域1202、1204中外延生长半导体材料层来形成源极/漏极部件1302、1304。在一些实例中，可以在外延的源极/漏极生长之前形成伪侧壁间隔件，并且可以在外延的源极/漏极生长之后去除该伪侧壁间隔件。此外，在一些实施例中，如上所述，在生长外延的源极/漏极之后，可以形成主侧壁间隔件。在各个实施例中，在源极/漏极区域1202、1204中生长的半导体材料层可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他合适的材料。可以通过一次或多次外延(epi)工艺来形成源极/漏极部件1302、1304。在一些实施例中，在外延工艺期间可以原位掺杂源极/漏极部件1302、1304。例如，在一些实施例中，外延生长的SiGe源极/漏极部件1302、1304可以掺杂有硼。在一些实施例中，外延生长的Si外延源极/漏极部件1302、1304可以掺杂碳，以形成Si：C源极/漏极部件1302、1304；掺杂磷，以形成Si：P源极/漏极部件1302、1304；或掺杂碳和磷两者，以形成SiCP源极/漏极部件1302、1304。在一些实施例中，不原位掺杂源极/漏极部件1302、1304，而是实施注入工艺来掺杂源极/漏极部件1302、1304。在各个实施例中，用于掺杂源极/漏极部件1302、1304的掺杂剂量大于用于掺杂LDD部件的掺杂剂量。在一些实施例中，可以在用于每个N型和P型源极/漏极部件1302、1304的单独的处理步骤中实施源极/漏极部件1302、1304的形成。在一些实施例中，在形成源极/漏极部件1302、1304之后，可以实施外延退火工艺，其中半导体器件200经受高热预算工艺。然而，如上所述，存在于栅极堆叠件1102下方的氧化物层(如，氧化物层502C)将在这种高热预算处理期间阻挡APT掺杂剂从衬底区域202A内至器件沟道区域(即，由栅极堆叠件1102覆盖的第二外延层部分504A)内的任何潜在的扩散。
然后，方法100进行至框126，其中形成层间介电(ILD)层并且去除伪栅极堆叠件。参考图13和图14的实例，在框126的实施例中，在衬底202上方形成ILD层1402。在一些实施例中，在形成ILD层1402之前，在衬底202上方形成接触蚀刻停止层(CESL)。在一些实例中，CESL包括氮化硅层、氧化硅层、氮氧化硅层和/或本领域已知的其他材料。可以通过等离子体增强的化学汽相沉积(PECVD)工艺和/或其他合适的沉积或氧化工艺来形成CESL。在一些实施例中，ILD层1402包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅(诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、掺杂硼的硅玻璃(BSG))的材料和/或其他合适的介电材料。可以通过PECVD工艺或其他合适的沉积技术来沉积ILD层1402。在一些实施例中，在形成ILD层1402之后，半导体器件200可以经受高热预算工艺，以对ILD层进行退火。如上所述，氧化物层(例如，氧化物层502C)在这种高热预算处理期间阻挡APT掺杂剂从衬底区域202内至器件沟道区域内的任何潜在的扩散。在一些实例中，可以实施平坦化工艺，以暴露伪栅极堆叠件1102的顶面。例如，平坦化工艺包括化学机械平坦化(CMP)工艺，该化学机械平坦化(CMP)工艺去除ILD层1402(以及CESL层，如果存在的话)的覆盖伪栅极堆叠件1102的部分并且平坦化半导体器件200的顶面。另外，CMP工艺可以去除覆盖伪栅极堆叠件1102的硬掩模1110，以暴露电极层1108，诸如多晶硅电极层。之后，在一些实施例中，从衬底去除剩余的先前形成的伪栅极堆叠件1102部件(例如，介电层1106和电极层1108)。介电层1106和电极层1108从栅极堆叠件1102的去除可以导致沟槽1404，并且如下文所述，随后，最终的栅极结构(例如，包括高K介电层和金属栅电极)可以随后形成在沟槽1404中。可以使用诸如选择性湿蚀刻、选择性干蚀刻或它们的组合的选择性蚀刻工艺来实施伪栅极堆叠部件的去除。
然后，方法100进行至框128，其中形成高K/金属栅极堆叠件。参考图14和图15的实例，在框128的实施例中，在器件200的沟槽1404内形成高K/金属栅极堆叠件1502。在各个实施例中，高K/金属栅极堆叠件包括：形成在鳍的基本不含掺杂剂的沟道材料(即，第二外延层部分504A)上方的界面层、形成在界面层上方的高K栅极介电层以及形成在高K栅极介电层上方的金属层。如本文中使用和描述的，高K栅极电介质包括具有高介电常数(例如，大于热氧化硅(～3.9)的介电常数)的介电材料。在高K/金属栅极堆叠件内使用的金属层可以包括金属、金属合金或金属硅化物。此外，高K/金属栅极堆叠件的形成包括：沉积以形成各种栅极材料；和一次或多次CMP工艺以去除过量的栅极材料；以及从而平坦化半导体器件200的顶面。
在一些实施例中，高K/金属栅极堆叠件1502的界面层可以包括介电材料，诸如氧化硅(SiO2)、HfSiO或氮氧化硅(SiON)。可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法来形成界面层。高K/金属栅极堆叠件1502的栅极介电层可以包括诸如氧化铪(HfO2)的高K介电层。可选地，高K/金属栅极堆叠件1502的栅极介电层可以包括其他的高k电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)、它们的组合或其他合适的材料。可以通过ALD、物理汽相沉积(PVD)、CVD、氧化和/或其他合适的方法来形成高K栅极介电层。高K/金属栅极堆叠件1502的金属层可以包括单层或可选的多层结构，诸如具有增强器件的性能的选择的功函数的金属层(功函金属层)、衬垫层、润湿层、粘合层、金属合金或金属硅化物的各种组合。举例来说，高K/金属栅极堆叠件1502的金属层可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Re、Ir、Co、Ni、其他合适的金属材料或它们的组合。另外，金属层可以提供N型或P型功函数，可以用作晶体管(例如，FinFET)的栅电极，并且在至少一些实施例中，高K/金属栅极堆叠件1502的金属层可以包括多晶硅层。在各个实施例中，可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺来形成高K/金属栅极堆叠件1502的金属层。此外，可以单独地形成用于N-FET和P-FET晶体管的高K/金属栅极堆叠件1502的金属层，N-FET和P-FET晶体管可以使用不同的金属层。在各个实施例中，可以实施CMP工艺，以从高K/金属栅极堆叠件1502的金属层去除过量的金属，并且从而提供高K/金属栅极堆叠件1502的金属层的基本平坦的顶面。
半导体器件200还可以经受处理，以形成本领域已知的各种部件和区域。例如，随后的处理可以在衬底202上形成配置为连接各个部件以形成可以包括一个或多个FinFET器件的功能电路的层间介电(ILD)层、接触开口、接触金属以及各种接触件/通孔/线和多层互连部件(如，金属层和层间电介质)。在又一实例中，多层互连件可以包括诸如通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各种互连部件可以使用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。而且，可以在方法100之前、期间和之后实施附加的工艺步骤并且根据方法100的各个实施例，可以替换或消除以上描述的一些工艺步骤。
现在参考图16和图17，其中示出的是沿着与图15的剖面AA’基本平行的平面截取的器件200的截面图。具体地，图16和图17的实例包括衬底部分202A(其可以包括先前注入衬底202内的APT掺杂剂)、第二外延层部分504A(其用作器件200的沟道区域)、氧化物层502C(与隔离区902合并)以及高K/金属栅极堆叠件1502的截面图。如上所述，在一些实施例中，第一外延层部分502A(图6)可以包括SiGe，并且第二外延层部分504A可以包括Si。如图16所示，在这种实施例中，氧化工艺(框112)可能不完全氧化第一外延层部分502A的SiGe，从而导致Ge残余物1602、1604。在各个实施例中，每个Ge残余物1602、1604的Ge浓度可以在约1％至约20％的范围内。在一些实例中，Ge残余物1602包括与Si(例如，衬底部分202A或第二外延层部分504A的Si)键合的Ge。在各个实施例中，Ge残余物1604包括未键合的Ge残余物。这种未键合的Ge残余物1604自由向外扩散(例如，扩散至高K/金属栅极堆叠件1502内)并且因此涉及到器件200的电性能的可靠性问题。键合的Ge残余物1602(在某种程度上由于其不可移动性)可能不引起类似的可靠性问题。由于与Ge残余物1604相关的潜在的可靠性问题，所以期望消除这种Ge残余物。因此，在一些实施例中，器件200可以经受能够有效地去除未键合的Ge残余物1604的低压退火。举例来说，器件200可以经受在约1×10-5ATM的压力下、在约600℃至约900℃的温度范围内实施的并且持续时间段为约1分钟至10分钟的低压退火。如图17所示，在将器件200暴露于这种低压退火之后，可以消除和/或重新分布Ge残余物1604。仍如图17所示，在一些实施例中，在低压退火之后，仍然可以保留键合的Ge残余物1602；然而，如上所述，键合的Ge残余物1602不会引起与移动的、未键合的Ge残余物1604相同的可靠性问题。
现在参考图18，其中示出的是根据一些实施例的形成零层对准标记的方法1800。图19至图25是根据图18的方法800的各个阶段的半导体器件200的实施例的截面图。例如，在各个实施例中，方法1800可以用于形成零层对准标记204(图2)和形成在半导体晶圆302的顶面304内的多个对准标记204(图3)。
方法1800开始于框1802，其中提供衬底并且实施零层级光刻工艺。参考图19，在框1802的实例中，提供衬底1902。在一些实施例中，衬底1902可以是上述的衬底202。如图19所示，可以在衬底1902上方形成介电层1904。在一些实施例中，介电层1904包括衬垫氧化物层(例如，SiO2)，该衬垫氧化物层可以包括热生长的氧化物、CVD沉积的氧化物和/或ALD沉积的氧化物。在一些实例中，介电层1904具有约为60埃的厚度。在一些实施例中，可以在介电层1904上方形成介电层1906。在一些实施例中，介电层1906包括衬垫氮化物层(例如，Si3N4)，可以通过CVD或其他合适的技术来沉积该衬垫氮化物层。在一些实例中，介电层1906具有为约380埃的厚度。在一些实施例中，可以在介电层1906上方形成介电层1908。在一些情况下，介电层1908包括氧化物层(例如，SiO2、TEOS或其他合适的介电材料)，可以通过CVD、PECVD、ALD或其他合适的技术来沉积该氧化物层。在一些实例中，介电层1908具有为约800埃的厚度。
在一些实施例中，作为实施零层级光刻工艺的一部分，在介电层1908上方形成光刻胶层(光刻胶)。在一些实例中，光刻胶层包括多层光刻胶1910，该多层光刻胶具有第一光刻胶层1912和第二光刻胶层1914。在一些实施例中，第一光刻胶层具有为约800埃的厚度，并且第二光刻胶层1914具有为约2400埃的厚度。在各个实施例中，将多层光刻胶1910曝光成一图案(例如，使用零层级对准标记掩模)，实施曝光后烘烤工艺，并且显影光刻胶，从而在第二光刻胶层1914中形成图案1916。
方法1800进行至框1804，其中实施零层蚀刻工艺。参考图19和图20，在框1804的实例中，在第二光刻胶层1914中形成图案1916之后，可以通过实施各向异性等离子体蚀刻工艺来将该图案转印至下面的层，使得垂直图案转印。在一些实施例中，各向异性等离子体蚀刻工艺可以蚀刻穿过第一光刻胶层1912、介电层1908、1906、1904并且进入衬底1902内。因此，各向异性蚀刻工艺将图案1916从第二光刻胶层1914转印至下面的层，标记为图案1916A并且在衬底1902内形成多个沟槽2002。在一些实施例中，在完成各向异性蚀刻工艺之后，可以剥离第一光刻胶层1912(例如，使用溶剂或其他合适的光刻胶剥离)。
方法1800进行至框1806，其中沉积介电层或对介电层进行退火。参考图20和图21，在框1806的实例中，介电层2102可以沉积在衬底1902上方并且沉积在沟槽2002内。在一些实施例中，介电层2102包括SiO2、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(FSG)、低k电介质、它们的组合和/或本领域已知的其他合适的材料。在各个实施例中，可以通过CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺或其他合适的工艺来沉积介电层2102。在一些实施例中，在形成介电层2102之后，器件200可经受退火工艺，以提高介电层2102的质量。
方法1800进行至框1808，其中实施CMP工艺。参考图21和图22，在框1808的实例中，可以通过CMP工艺来减薄并且平坦化介电层2102。在一些实施例中，在CMP工艺之后，器件200可以经受附加的退火工艺。方法1800进行至框1810，其中实施回蚀刻工艺。参考图22和图23，在框1810的实例中，可以回蚀刻减薄和平坦化的介电层2102(图22)，以在介电层1906(图23)中形成沟槽2302。在一些实施例中，回蚀刻工艺可以包括多步蚀刻工艺，以提高蚀刻选择性并且提供过蚀刻控制。方法1800进行至框1812，其中去除介电层1906。参考图23和图24，例如，在框1812的实例中，可以通过干蚀刻工艺、湿蚀刻工艺或它们的组合来去除介电层1906(例如，氮化物层)。方法1800进行至框1814，其中在回蚀刻工艺(框1810)之后，去除介电层1906和保留在沟槽2302中的任何电介质。参考图24和图25，例如，在框1814的实例中，可以通过干蚀刻工艺、湿蚀刻工艺或它们的组合来去除介电层1904(例如，氧化物层)。在一些实施例中，可以去除介电层1904(例如，氧化物层)，并且通过CMP工艺来平坦化器件200的顶面。因此，从而在器件200的衬底1902内形成零层对准标记2502。在各个实施例中，对准标记2502可以是上述的对准标记204。
在形成对准标记2502之后，半导体器件200还可以经受处理，以形成如上所述的本领域已知的各种部件和区域。在各个实施例中，根据方法1800的各个实施例，可以在方法1800之前、期间和之后实施附加的工艺步骤，并且可以替换或消除上述的一些工艺步骤。而且，虽然已经参考具体的实例示出和描述了对准标记2502的形成，但是，本领域普通技术人员应该理解，可以在不背离本发明的范围的情况下使用任意多种材料和/或工艺来形成对准标记2502。
参考图26和图27，其中示出的是在外延层生长之后(例如，在方法100的框108之后)的器件200的截面图。具体地，图26和图27的实例包括衬底的两个不同区域的截面图。举例来说，图26示出了包括零层对准标记2602的衬底2603的对准区域2600。在各个实施例中，对准标记2602可以是上述的对准标记2502或204。附加地，在一些实施例中，衬底2603可以是上述的衬底1902或202。在一些实施例中，零层对准标记2602包括上述电介质填充的沟槽2608。如先前所述，可以在衬底2603上方形成外延层2604，并且可以在外延层2604上方形成外延层2606。在各个实施例中，由于电介质填充的沟槽2608的存在，外延层2606的形成导致电介质填充的沟槽2608上方的多晶层2610的形成。在外延层2606包括硅(Si)的实施例中，多晶层2610可以包括多晶Si。图27示出了衬底2603的器件区域2700。在各个实施例中，器件区域2700包括随后形成的如上所述的多个鳍元件的区域，以用于FinFET器件的形成。在各个实施例中，可以在器件区域2700中的衬底2603上方形成外延层2704，并且可以在外延层2704上方形成外延层2706。与在对准区域2600中的外延层2606的形成相反，在器件区域2700中的外延层2706的形成导致外延层2704上方的均匀的、未掺杂的晶体层2706的形成。因此，用作FinFET器件的沟道的第二外延层部分504A(例如，图6/图7)也包括均匀的、未掺杂的晶体层。在外延层2706包括硅(Si)的实施例中，外延层2706以及因此第二外延层部分504A可以包括晶体Si。
关于本文中提供的描述，本发明提供了用于避免由于离子注入工艺而可能产生的半导体器件退化(包括缺陷形成和沟道杂质(即，不需要的沟道掺杂剂)的引入)的方法和结构。在一些实例中，在形成FinFET鳍元件之前，实施一次或多次APT离子注入工艺。在一些实施例中，在APT注入的衬底上方形成外延生长的未掺杂的沟道层。而且，在各个实施例中，通过用作对APT掺杂剂的阻挡层的介电层来将外延生长的未掺杂的沟道层与APT注入的衬底分离。例如，因为氧化物阻挡层的这种优势，所以APT注入可以具有在约1x1018cm-3和约1x1019cm-3之间的高掺杂剂浓度。在一些实施例中，因为外延生长的未掺杂的沟道层基本不含掺杂剂，所以缓解了载流子沟道散射，并且提高了器件迁移率和驱动电流。本发明的实施例还提供了用于形成零层对准标记的结构和工艺，在形成FinFET鳍元件之前，该零层对准标记可以很容易地用于对准APT注入。本发明还提供了退火工艺，退火工艺可以用于有效地消除和/或重新分布未键合的分子残余物(例如，未键合的Ge残余物)。本领域普通技术人员将容易意识到，在不背离本发明的范围的情况下，可以将本文中描述的方法和结构应用于各种其他半导体器件，以有利地实现来自这种的其他器件的类似的益处。
因此，本发明的一个实施例描述了一种用于制造具有基本未掺杂的沟道区域的半导体器件(例如，FinFET器件)的方法。在一些实施例中，方法包括：实施至衬底内的离子注入。在实施离子注入之后，在衬底上方沉积第一外延层，并且在第一外延层上方沉积第二外延层。在各个实例中，形成从衬底延伸的多个鳍。多个鳍中的每个都包括：离子注入的衬底的部分、第一外延层的部分和第二外延层的部分。在一些实施例中，多个鳍中的每个的第二外延层的部分都包括未掺杂的沟道区域。在各个实施例中，氧化多个鳍中的每个的第一外延层的部分。
在另一个实施例中，讨论了一种方法，其中提供包括第一区域和第二区域的衬底。在一些情况下，第一区域包括零层对准标记。在一些实例中，将光掩模与零层对准标记对准并且图案化衬底注入区域。在各个实施例中，实施至图案化的衬底注入区域内的离子注入，从而形成离子注入的衬底区域。在实施离子注入之后，可以在衬底上方沉积第一外延层，并且在第一外延层上方沉积第二外延层。在各个实例中，在第二区域中形成从衬底延伸的多个鳍。在一些实施例中，多个鳍中的每个都包括：离子注入的衬底区域的部分、离子注入的衬底区域的部分上方的第一外延层区域和第一外延层区域上方的未掺杂的第二外延层区域。然后，可以氧化多个鳍中的每个的第一外延层部分。
在又一实施例中，讨论的是一种半导体器件，包括：具有对准区域和器件区域的衬底。在一些实例中，在器件区域中形成多个鳍元件，其中，多个鳍元件中的每个都包括：掺杂的层、掺杂的层上方的介电层和介电层上方的未掺杂的层。在各个实施例中，栅极堆叠件形成在未掺杂的层上方。另外，在一些实施例中，掺杂的层包括抗穿通掺杂区域，并且未掺杂的层包括沟道区域。
根据本发明的一个实施例，提供了一种制造半导体器件的方法，包括：实施至衬底内的离子注入；在实施所述离子注入之后，在所述衬底上方沉积第一外延层，并且在所述第一外延层上方沉积第二外延层；形成从所述衬底延伸的多个鳍，其中，所述多个鳍中的每个都包括离子注入的衬底的部分、所述第一外延层的部分和所述第二外延层的部分，并且其中，所述多个鳍中的每个的所述第二外延层的部分都包括未掺杂的沟道区域；以及氧化所述多个鳍中的每个的所述第一外延层的部分。
在上述方法中，所述未掺杂的沟道区域的掺杂剂浓度小于约1x1017cm-3。
在上述方法中，所述多个鳍中的每个的所述离子注入的衬底的部分都具有介于约1x1018cm-3和约1x1019cm-3之间的掺杂剂浓度。
在上述方法中，所述衬底包括至少一个零层对准标记，并且其中，实施至所述衬底内的所述离子注入包括通过所述至少一个零层对准标记来对准所述离子注入。
在上述方法中，所述至少一个零层对准标记包括多个电介质填充的沟槽，其中，所述第二外延层包括硅(Si)，并且其中，沉积所述第二外延层在所述多个电介质填充的沟槽上方形成多晶Si。
在上述方法中，所述第一外延层具有第一氧化速率，并且其中，所述第二外延层具有第二氧化速率，所述第二氧化速率小于所述第一氧化速率。
在上述方法中，还包括：在氧化所述第一外延层的部分期间，氧化所述多个鳍中的每个的所述第二外延层的部分的侧壁。
在上述方法中，氧化所述第二外延层的部分的侧壁改变了所述多个鳍中的每个的所述第二外延层的部分的侧壁的轮廓。
在上述方法中，所述第一外延层包括硅锗(SiGe)，并且所述第二外延层包括硅(Si)。
在上述方法中，还包括：氧化所述第一外延层的部分，其中，氧化所述第一外延层的部分在所述第一外延层的氧化部分内形成了未键合的Ge残余物；以及实施退火工艺，以从所述第一外延层的氧化部分内消除所述未键合的Ge残余物。
根据本发明的另一实施例，还提供了一种方法，包括：提供包括第一区域和第二区域的衬底，其中，所述第一区域包括零层对准标记；将光掩模与所述零层对准标记对准并且图案化衬底注入区域；实施至图案化的所述衬底注入区域内的离子注入，从而形成离子注入的衬底区域；在实施所述离子注入之后，在所述衬底上方沉积第一外延层，并且在所述第一外延层上方沉积第二外延层；在所述第二区域中形成从所述衬底延伸的多个鳍，其中，所述多个鳍中的每个都包括所述离子注入的衬底区域的部分、所述离子注入的衬底区域的部分上方的第一外延层区域和所述第一外延层区域上方的未掺杂的第二外延层区域；以及氧化所述多个鳍中的每个的第一外延层部分。
在上述方法中，所述未掺杂的第二外延层区域包括沟道区域，并且其中，所述未掺杂的第二外延层区域的掺杂剂浓度小于约1x1017cm-3。
在上述方法中，沉积所述第一外延层和所述第二外延层包括在所述第一区域和所述第二区域上方沉积所述第一外延层和所述第二外延层，其中，沉积在所述第一区域上方的所述第二外延层包括多晶材料，并且，沉积在所述第二区域上方的所述第二外延层包括晶体材料。
在上述方法中，所述零层对准标记包括多个电介质填充的沟槽，其中，所述第二外延层包括硅(Si)，并且其中，沉积所述第二外延层在所述电介质填充的沟槽上方形成多晶Si。
在上述方法中，所述第一外延层具有第一氧化速率，并且其中，所述第二外延层具有第二氧化速率，所述第二氧化速率小于所述第一氧化速率。
在上述方法中，还包括：在氧化所述第一外延层的部分期间，氧化所述多个鳍中的每个的未掺杂的第二外延层区域的侧壁。
根据本发明的又一实施例，还提供了一种半导体器件，包括：衬底，包括对准区域和器件区域；多个鳍元件，形成在所述器件区域中，其中，所述多个鳍元件中的每个都包括掺杂的层、位于所述掺杂的层上方的介电层和位于所述介电层上方的未掺杂的层；以及栅极堆叠件，形成在所述未掺杂的层上方；其中，所述掺杂的层包括抗穿通掺杂区域；并且其中，所述未掺杂的层包括沟道区域。
在上述半导体器件中，所述介电层具有介于约2nm至约10nm之间的厚度。
在上述半导体器件中，所述掺杂的层包括掺杂的Si，所述介电层包括氧化的SiGe，以及所述未掺杂的层包括未掺杂的晶体Si。
在上述半导体器件中，还包括：零层对准标记，形成在所述对准区域中，其中，所述零层对准标记包括多个电介质填充的沟槽；以及多晶层，位于所述多个电介质填充的沟槽上方。
上面论述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的各个方面。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优势的工艺和结构。本领域技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (18)

1.一种制造半导体器件的方法，包括：
实施至衬底内的离子注入；
在实施所述离子注入之后，在所述衬底上方沉积第一外延层，并且在所述第一外延层上方沉积第二外延层；
形成从所述衬底延伸的多个鳍和设置在所述多个鳍之间的沟槽，其中，所述多个鳍中的每个都包括离子注入的衬底的部分、所述第一外延层的部分和所述第二外延层的部分，并且其中，所述多个鳍中的每个的所述第二外延层的部分都包括未掺杂的沟道区域；以及
在填充设置在所述多个鳍之间的所述沟槽之前，氧化所述多个鳍中的每个的所述第一外延层的部分和所述多个鳍中的每个的所述第二外延层的部分的侧壁，并且去除所述第二外延层的部分的氧化的侧壁。
2.根据权利要求1所述的方法，其中，所述未掺杂的沟道区域的掺杂剂浓度小于1x1017cm-3。
3.根据权利要求1所述的方法，其中，所述多个鳍中的每个的所述离子注入的衬底的部分都具有介于1x1018cm-3和1x1019cm-3之间的掺杂剂浓度。
4.根据权利要求1所述的方法，其中，所述衬底包括至少一个零层对准标记，并且其中，实施至所述衬底内的所述离子注入包括通过所述至少一个零层对准标记来对准所述离子注入。
5.根据权利要求4所述的方法，其中，所述至少一个零层对准标记包括多个电介质填充的沟槽，其中，所述第二外延层包括硅(Si)，并且其中，沉积所述第二外延层在所述多个电介质填充的沟槽上方形成多晶硅(Si)。
6.根据权利要求1所述的方法，其中，所述第一外延层具有第一氧化速率，并且其中，所述第二外延层具有第二氧化速率，所述第二氧化速率小于所述第一氧化速率。
7.根据权利要求1所述的方法，其中，氧化所述第二外延层的部分的侧壁改变了所述多个鳍中的每个的所述第二外延层的部分的侧壁的轮廓。
8.根据权利要求1所述的方法，其中，所述第一外延层包括硅锗(SiGe)，并且所述第二外延层包括硅(Si)。
9.根据权利要求8所述的方法，还包括：
氧化所述第一外延层的部分，其中，氧化所述第一外延层的部分在所述第一外延层的氧化部分内形成了未键合的Ge残余物；以及
实施退火工艺，以从所述第一外延层的氧化部分内消除所述未键合的Ge残余物。
10.一种制造半导体器件的方法，包括：
提供包括第一区域和第二区域的衬底，其中，所述第一区域包括零层对准标记；
将光掩模与所述零层对准标记对准并且图案化衬底注入区域；
实施至图案化的所述衬底注入区域内的离子注入，从而形成离子注入的衬底区域；
在实施所述离子注入之后，在所述衬底上方沉积第一外延层，并且在所述第一外延层上方沉积第二外延层；
在所述第二区域中形成从所述衬底延伸的多个鳍以及所述多个鳍之间的凹槽，其中，所述多个鳍中的每个都包括所述离子注入的衬底区域的部分、所述离子注入的衬底区域的部分上方的第一外延层区域和所述第一外延层区域上方的未掺杂的第二外延层区域；以及
在填充所述多个鳍之间的所述凹槽之前，氧化所述多个鳍中的每个的第一外延层部分和所述未掺杂的第二外延层区域的侧壁，并且去除所述未掺杂的第二外延层区域的氧化的侧壁。
11.根据权利要求10所述的方法，其中，所述未掺杂的第二外延层区域包括沟道区域，并且其中，所述未掺杂的第二外延层区域的掺杂剂浓度小于1x1017cm-3。
12.根据权利要求10所述的方法，其中，沉积所述第一外延层和所述第二外延层包括在所述第一区域和所述第二区域上方沉积所述第一外延层和所述第二外延层，其中，沉积在所述第一区域上方的所述第二外延层包括多晶材料，并且，沉积在所述第二区域上方的所述第二外延层包括晶体材料。
13.根据权利要求12所述的方法，其中，所述零层对准标记包括多个电介质填充的沟槽，其中，所述第二外延层包括硅(Si)，并且其中，沉积所述第二外延层在所述电介质填充的沟槽上方形成多晶硅(Si)。
14.根据权利要求10所述的方法，其中，所述第一外延层具有第一氧化速率，并且其中，所述第二外延层具有第二氧化速率，所述第二氧化速率小于所述第一氧化速率。
15.一种半导体器件，包括：
衬底，包括对准区域和器件区域；
多个鳍元件，形成在所述器件区域中，其中，所述多个鳍元件中的每个都包括掺杂的层、位于所述掺杂的层上方的介电层和位于所述介电层上方的未掺杂的层，其中，通过氧化所述未掺杂的层的侧壁并去除氧化的所述未掺杂的层的侧壁将所述未掺杂的层调整为更加垂直的轮廓；以及
栅极堆叠件，形成在所述未掺杂的层上方；
其中，所述掺杂的层包括抗穿通掺杂区域；并且
其中，所述未掺杂的层包括沟道区域。
16.根据权利要求15所述的半导体器件，其中，所述介电层具有介于2nm至10nm之间的厚度。
17.根据权利要求15所述的半导体器件，其中，所述掺杂的层包括掺杂的Si，所述介电层包括氧化的SiGe，以及所述未掺杂的层包括未掺杂的晶体Si。
18.根据权利要求15所述的半导体器件，还包括：
零层对准标记，形成在所述对准区域中，其中，所述零层对准标记包括多个电介质填充的沟槽；以及
多晶层，位于所述多个电介质填充的沟槽上方。
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