KR102579874B1 - 집적회로 소자 및 그 제조 방법 - Google Patents

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Abstract

집적회로 소자는 기판의 제1 영역에서 상기 기판으로부터 돌출되고 제1 상면과 상기 제1 상면으로부터 제1 깊이의 제1 리세스를 가지는 제1 핀형 활성 영역과, 상기 제1 리세스를 채우고 제1 폭을 가지는 제1 소스/드레인 영역과, 상기 기판의 제2 영역에서 상기 기판으로부터 돌출되고 제2 상면과 상기 제2 상면으로부터 상기 제1 깊이보다 더 깊은 제2 깊이의 제2 리세스를 가지는 제2 핀형 활성 영역과, 상기 제2 리세스를 채우고 상기 제1 폭보다 더 큰 제2 폭을 가지는 제2 소스/드레인 영역을 포함한다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 전계효과 트랜지스터를 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 집적회로 소자의 다운-스케일링에 따라 소자 영역의 면적이 축소되어도 동일 기판 상에 형성되는 소자의 종류 및 구조에 따라 요구되는 서로 다른 전기적 특성을 확보할 수 있는 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 집적회로 소자의 다운-스케일링에 따라 소자 영역의 면적이 축소되어도 동일 기판 상에 형성되는 소자의 종류 및 구조에 따라 요구되는 서로 다른 전기적 특성을 확보할 수 있도록 단위 소자의 종류별로 효율적인 구조를 가지는 집적회로 소자를 용이하게 제조할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 제1 영역 및 제2 영역을 가지는 기판과, 상기 제1 영역에서 상기 기판으로부터 돌출되고, 제1 상면과 상기 제1 상면으로부터 제1 깊이의 제1 리세스를 가지는 제1 핀형 활성 영역과, 상기 제1 리세스를 채우고 제1 폭을 가지는 제1 소스/드레인 영역과, 상기 제1 상면을 덮고 상기 제1 핀형 활성 영역에 교차하는 방향으로 연장되는 제1 게이트 라인과, 상기 제2 영역에서 상기 기판으로부터 돌출되고, 제2 상면과 상기 제2 상면으로부터 상기 제1 깊이보다 더 깊은 제2 깊이의 제2 리세스를 가지는 제2 핀형 활성 영역과, 상기 제2 리세스를 채우고 상기 제1 폭보다 더 큰 제2 폭을 가지는 제2 소스/드레인 영역과, 상기 제2 상면을 덮고 상기 제2 핀형 활성 영역에 교차하는 방향으로 연장되는 제2 게이트 라인을 포함한다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 제1 영역 및 제2 영역을 가지는 기판과, 상기 제1 영역에서 상기 기판으로부터 돌출되어 상호 평행하게 연장되고 각각 제1 상면과 상기 제1 상면으로부터 제1 깊이의 제1 리세스를 가지는 복수의 제1 핀형 활성 영역과, 상기 복수의 제1 핀형 활성 영역 중에서 선택된 하나의 제1 핀형 활성 영역의 제1 리세스를 채우고 제1 폭을 가지는 제1 소스/드레인 영역과, 상기 제2 영역에서 상기 기판으로부터 돌출되어 상호 평행하게 연장되고 각각 제2 상면과 상기 제2 상면으로부터 상기 제1 깊이보다 더 깊은 제2 깊이의 제2 리세스를 가지는 복수의 제2 핀형 활성 영역과, 상기 복수의 제2 핀형 활성 영역 각각의 제2 리세스를 채우는 복수의 소스/드레인 분기부와 상기 복수의 소스/드레인 분기부에 연결되고 상기 복수의 제2 핀형 활성 영역 위에서 상기 복수의 제2 핀형 활성 영역을 가로질러 연장되는 소스/드레인 병합부를 포함하고, 상기 제1 폭보다 더 큰 제2 폭을 가지는 제2 소스/드레인 영역을 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판의 제1 영역에 배치되는 제1 핀형 활성 영역과 상기 기판의 제2 영역에 배치되는 제2 핀형 활성 영역을 형성한다. 상기 기판 상에 상기 제1 핀형 활성 영역 및 상기 제2 핀형 활성 영역을 덮는 스페이서막을 형성한다. 상기 제2 영역은 제1 마스크 패턴으로 덮여 있는 상태에서 상기 제1 영역에서 상기 스페이서막을 식각하면서 상기 제1 핀형 활성 영역에 제1 깊이의 제1 리세스를 형성한다. 상기 제1 리세스를 채우고 제1 폭을 가지는 제1 소스/드레인 영역을 형성한다. 상기 제1 영역은 제2 마스크 패턴으로 덮여 있는 상태에서 상기 제2 영역에서 상기 스페이서막을 식각하면서 상기 제2 핀형 활성 영역에 상기 제1 깊이보다 더 깊은 제2 리세스를 형성한다. 상기 제2 리세스를 채우고 상기 제1 폭보다 더 큰 제2 폭을 가지는 제2 소스/드레인 영역을 형성한다.
본 발명의 기술적 사상에 의한 집적회로 소자에 따르면, 집적회로 소자의 다운-스케일링에 따라 소자 영역의 면적이 축소되어도 동일 기판 상에 형성되는 소자의 종류 및 구조에 따라 요구되는 서로 다른 전기적 특성을 확보할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 따르면, 동일 기판 상에 형성되는 소자의 종류 및 구조에 따라 요구되는 서로 다른 전기적 특성을 확보할 수 있도록 단위 소자의 종류별로 효율적인 구조를 가지는 집적회로 소자를 용이하게 제조할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도 2a는 도 1에서 "IA"로 표시한 점선 부분 및 "IIA"로 표시한 점선 부분에 포함되는 주요 구성 요소들의 사시도이다. 도 2b는 도 1의 B1 - B1' 선 및 B2 - B2' 선 단면도이다. 도 2c는 도 1의 C1 - C1' 선 및 C2 - C2' 선 단면도이다. 도 2d는 도 1의 D1 - D1' 선 및 D2 - D2' 선 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 블록 다이어그램이다.
도 7은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 메모리 영역에 포함될 수 있는 예시적인 메모리 소자의 주요 구성을 도시한 평면도이다.
도 8a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 로직 영역에 포함될 수 있는 예시적인 로직 소자의 주요 구성을 도시한 평면도이다. 도 8b는 도 8a의 B2 - B2' 선 단면을 따르는 일부 구성들의 단면도이다.
도 9a 내지 도 9c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자에 포함될 수 있는 로직 소자들을 설명하기 위한 단면도들이다.
도 10a 내지 도 23b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 10a, 도 11a, ..., 도 23a는 도 1의 B1 - B1' 선 및 B2 - B2' 선 단면에 대응하는 부분들의 주요 구성들을 공정 순서에 따라 도시한 단면도들이고, 도 10b, 도 11b, ..., 도 23b는 도 1의 C1 - C1' 선 및 C2 - C2' 선 단면에 대응하는 부분들의 주요 구성들을 공정 순서에 따라 도시한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다.
도 1을 참조하면, 집적회로 소자(100)는 제1 영역(I) 및 제2 영역(II)을 포함한다. 제1 영역(I) 및 제2 영역(II)은 서로 다른 기능을 수행하는 영역일 수 있다. 일부 실시예들에서, 제1 영역(I)은 메모리 영역이고, 제2 영역(II)은 비메모리 영역일 수 있다. 상기 메모리 영역은 SRAM 영역, DRAM 영역, MRAM 영역, RRAM 영역, 또는 PRAM 영역을 포함할 수 있다. 상기 비메모리 영역은 로직 영역을 포함할 수 있다. 일 예에서, 제1 영역(I)은 SRAM 영역을 구성하는 일부 영역이고, 제2 영역(II)은 상기 로직 영역을 구성하는 일부 영역일 수 있다.
집적회로 소자(100)의 제1 영역(I)은 제1 방향 (X 방향)으로 상호 평행하게 연장되어 있는 복수의 제1 핀형 활성 영역(F1)과, 복수의 제1 핀형 활성 영역(F1) 위에서 복수의 제1 핀형 활성 영역(F1)과 교차하는 제2 방향 (Y 방향)으로 연장되는 복수의 제1 게이트 라인(GL1)을 포함한다. 복수의 제1 핀형 활성 영역(F1)과 복수의 제1 게이트 라인(GL1)이 교차하는 부분들에서 각각 제1 트랜지스터(TR1)가 형성될 수 있다. 복수의 제1 핀형 활성 영역(F1) 중 일부는 제1 피치(P1)로 배열될 수 있다. 복수의 제1 핀형 활성 영역(F1) 중 다른 일부는 가변적인 피치로 형성되어 서로 이웃하는 2 개의 제1 핀형 활성 영역(F1) 간의 이격 거리가 위치에 따라 서로 다를 수 있다.
집적회로 소자(100)의 제2 영역(II)은 일정한 피치로 상호 평행하게 연장되어 있는 복수의 제2 핀형 활성 영역(F2)과, 복수의 제2 핀형 활성 영역(F2) 위에서 복수의 제2 핀형 활성 영역(F2)과 교차하는 방향으로 연장되는 복수의 제2 게이트 라인(GL2)을 포함한다. 복수의 제2 핀형 활성 영역(F2)과 복수의 제2 게이트 라인(GL2)이 교차하는 부분들에서 각각 제2 트랜지스터(TR2)가 형성될 수 있다. 복수의 제2 핀형 활성 영역(F2)은 제2 피치(P2)로 배열될 수 있다. 제2 피치(P2)는 제1 피치(P1)보다 더 작을 수 있다. 예를 들면, 제1 피치(P1)는 제2 피치(P2)의 약 2 배일 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 핀형 활성 영역(F1)의 폭(W1)과 복수의 제2 핀형 활성 영역(F2)의 폭(W2)은 동일할 수 있다.
도 1에서, 복수의 제1 및 제2 핀형 활성 영역(F1, F2)이 제1 방향 (X 방향)으로 연장되고, 복수의 제1 및 제2 게이트 라인(GL1, GL2)이 제2 방향 (Y 방향)으로 연장되는 경우를 예시하였으나, 본 발명의 기술적 사상은 도 1에 예시한 바에 한정되지 않으며, 복수의 제1 및 제2 핀형 활성 영역(F1, F2)의 연장 방향과, 복수의 제1 및 제2 게이트 라인(GL1, GL2)의 연장 방향은 다양하게 선택될 수 있다.
도 2a는 도 1에서 "IA"로 표시한 점선 부분 및 "IIA"로 표시한 점선 부분에 포함되는 주요 구성 요소들의 사시도이다. 도 2b는 도 1의 B1 - B1' 선 및 B2 - B2' 선 단면도이다. 도 2c는 도 1의 C1 - C1' 선 및 C2 - C2' 선 단면도이다. 도 2d는 도 1의 D1 - D1' 선 및 D2 - D2' 선 단면도이다.
도 2a 내지 도 2d를 참조하면, 집적회로 소자(100)는 기판(110)의 제1 영역(I)에서 기판(110)으로부터 돌출된 제1 핀형 활성 영역(F1)과, 기판(110)의 제2 영역(II)에서 기판(110)으로부터 돌출된 제2 핀형 활성 영역(F2)을 포함한다. 도 2c에는 상기 제1 및 제2 핀형 활성 영역(F1, F2) 각각의 최저 레벨이 점선(BL1, BL2)으로 표시되어 있다.
기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
제1 핀형 활성 영역(F1)의 제1 채널 영역(CH1)과, 제2 핀형 활성 영역(F2)의 제2 채널 영역(CH2)은 단일 물질로 이루어질 수 있다. 예를 들면, 제1 및 제2 핀형 활성 영역(F1, F2)에서 제1 및 제2 채널 영역(CH1, CH2)을 포함한 모든 영역이 Si으로 이루어질 수 있다. 다른 일부 실시예들에서, 제1 및 제2 핀형 활성 영역(F1, F2) 중 일부는 Ge로 이루어지고, 제1 및 제2 핀형 활성 영역(F1, F2) 중 다른 일부는 Si로 이루어질 수 있다.
제1 영역(I)에서, 제1 핀형 활성 영역(F1)의 하부 양 측벽은 기판(110)상에 형성된 제1 소자분리막(112A)으로 덮여 있으며, 제1 채널 영역(CH1)은 기판(110)의 주면(X-Y 평면)에 수직인 방향 (Z 방향)을 따라 제1 소자분리막(112A) 위로 핀(fin) 형상으로 돌출되어 있다. 제1 채널 영역(CH1)은 제1 인터페이스막(116A)으로 덮여 있다. 제1 인터페이스막(116A) 위에는 제1 게이트 절연막(118A) 및 제1 게이트 라인(GL1)이 제1 채널 영역(CH1)을 덮으면서 제1 핀형 활성 영역(F1)에 교차하는 방향으로 연장되어 있다. 제1 게이트 절연막(118A) 및 제1 게이트 라인(GL1)은 제1 핀형 활성 영역(F1)의 상면 및 양 측벽과 제1 소자분리막(112A)을 덮으면서 연장될 수 있다. 제1 핀형 활성 영역(F1)과 제1 게이트 라인(GL1)이 교차하는 지점에 제1 트랜지스터(TR1)가 형성될 수 있다.
제2 영역(II)에서, 제2 핀형 활성 영역(F2)의 하부 양 측벽은 기판(110)상에 형성된 제2 소자분리막(112B)으로 덮여 있으며, 제2 채널 영역(CH2)은 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라 제2 소자분리막(112B) 위로 핀 형상으로 돌출되어 있다. 제2 채널 영역(CH2)은 제2 인터페이스막(116B)으로 덮여 있다. 제2 인터페이스막(116B) 위에는 제2 게이트 절연막(118B) 및 제2 게이트 라인(GL2)이 제2 채널 영역(CH2)을 덮으면서 상기 제2 핀형 활성 영역(F2)에 교차하는 방향으로 연장되어 있다. 제2 게이트 절연막(118B) 및 제2 게이트 라인(GL2)은 제2 핀형 활성 영역(F2)의 상면 및 양 측벽과 제2 소자분리막(112B)을 덮으면서 연장될 수 있다. 제2 핀형 활성 영역(F2)과 제2 게이트 라인(GL2)이 교차하는 지점에 제2 트랜지스터(TR2)가 형성될 수 있다.
제1 게이트 라인(GL1)은 제1 핀형 활성 영역(F1)의 연장 방향인 제1 방향 (X 방향)을 따라 제1 폭(GW1)을 가지고, 제2 게이트 라인(GL2)은 제2 핀형 활성 영역(F2)의 연장 방향인 제1 방향 (X 방향)을 따라 제1 폭(GW1)보다 작은 제2 폭(GW2)을 가질 수 있다. 제1 영역(I)에서 서로 이웃하는 2 개의 제1 게이트 라인(GL1) 사이의 거리(IGW1)는 제2 영역(II)에서 서로 이웃하는 2 개의 제2 게이트 라인(GL2) 사이의 거리(IGW2)보다 더 작을 수 있다.
제1 및 제2 인터페이스막(116A, 116B)은 각각 제1 및 제2 핀형 활성 영역(F1, F2)의 노출 표면들을 산화시켜 얻어질 수 있다. 제1 및 제2 인터페이스막(116A, 116B)은 각각 유전율이 9 이하인 저유전 물질막, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다.
제1 및 제2 게이트 절연막(118A, 118B)은 실리콘 산화막, 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 제1 및 제2 게이트 절연막(118A, 118B)은 약 10 내지 25의 유전 상수를 가질 수 있다. 제1 및 제2 게이트 절연막(118A, 118B)은 하프늄 산화물, 하프늄 산질화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 티타늄 산화물, 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
제1 및 제2 게이트 라인(GL1, GL2)은 각각 제1 금속 함유층(MGA) 및 제2 금속 함유층(MGB)을 포함할 수 있다. 제1 금속 함유층(MGA)은 일함수를 조절하는 역할을 할 수 있다. 제2 금속 함유층(MGB)은 제1 금속 함유층(MGA)의 상부에 형성된 공간을 채우는 역할을 할 수 있다. 제1 금속 함유층(MGA)은 Ti, Ta, Al, 및 이들의 조합으로 이루어지는 금속을 포함할 수 있다. 제1 금속 함유층(MGA)은 단일막, 또는 다중막으로 이루어질 수 있다. 제2 금속 함유층(MGB)은 상부 일함수 조절막, 도전성 배리어막, 갭필 (gap-fill) 금속막, 또는 이들의 조합을 포함할 수 있다. 상기 상부 일함수 조절막은 TiAl, TiAlC, TiAlN, TiC, TaC, HfSi, 또는 이들의 조합으로 이루어질 수 있다. 상기 도전성 배리어막은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다. 상기 갭필 금속막은 W으로 이루어질 수 있다. 상기 상부 일함수 조절막, 상기 도전성 배리어막, 및 상기 갭필 금속막 중 적어도 하나는 생략 가능하다. 일부 실시예들에서, 제1 및 제2 게이트 라인(GL1, GL2)은 각각 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다.
제1 및 제2 트랜지스터(TR1, TR2)는 각각 제1 및 제2 핀형 활성 영역(F1, F2)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어질 수 있다.
제1 영역(I)에서, 제1 인터페이스막(116A), 제1 게이트 절연막(118A), 및 제1 게이트 라인(GL1) 각각의 양 측벽은 제1 게이트 절연 스페이서(124A)로 덮여 있다. 제2 영역(II)에서, 제2 인터페이스막(116B), 제2 게이트 절연막(118B), 및 제2 게이트 라인(GL2) 각각의 양 측벽은 제2 게이트 절연 스페이서(124B)로 덮여 있다. 제1 및 제2 게이트 절연 스페이서(124A, 124B)는 SiN, SiOCN, SiCN, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 제1 및 제2 게이트 절연 스페이서(124A, 124B)는 제1 및 제2 게이트 라인(GL1, GL2) 각각의 측벽에 접하는 SiN 막과, 상기 SiN 막을 사이에 두고 상기 제1 및 제2 게이트 라인(GL1, GL2) 각각의 측벽을 덮는 SiOCN 막을 포함할 수 있다.
제1 영역(1)에서, 제1 핀형 활성 영역(F1) 중 제1 게이트 라인(GL1)의 양 측에는 제1 리세스(recess)(R11)가 형성되어 있고, 제1 리세스(R11) 내부는 제1 소스/드레인 영역(130A)으로 채워져 있다. 제1 소스/드레인 영역(130A)과 제1 게이트 라인(GL1)은 이들 사이에 개재된 제1 게이트 절연 스페이서(124A)에 의해 상호 절연될 수 있다. 제1 소스/드레인 영역(130A)은 제1 리세스(R11)의 내벽을 이루는 제1 핀형 활성 영역(F1)의 표면으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 제1 소스/드레인 영역(130A)은 제1 핀형 활성 영역(F1)의 제1 상면(FT1)과 대략 동일한 레벨의 상면(T1)을 가질 수 있다. 제1 리세스(R11)는 제1 핀형 활성 영역(F1)의 제1 상면(FT1)으로부터 제1 깊이(RD11)를 가진다. 제1 리세스(R11)의 바닥면은 제1 소스/드레인 영역(130A)과 제1 핀형 활성 영역(F1)과의 계면을 제공할 수 있다. 따라서, 제1 소스/드레인 영역(130A)과 제1 핀형 활성 영역(F1)과의 계면은 제1 핀형 활성 영역(F1)의 제1 상면(FT1)으로부터 제1 깊이(RD11)를 가질 수 있다. 본 명세서에서 사용되는 용어 "깊이"는 기판(110)의 주면(X-Y 평면)에 수직 방향 (-Z 방향)을 따르는 길이를 의미한다.
제2 영역(II)에서, 제2 핀형 활성 영역(F2) 중 제2 게이트 라인(GL2)의 양 측에는 제2 리세스(R12)가 형성되어 있고, 제2 리세스(R12) 내부는 제2 소스/드레인 영역(130B)으로 채워져 있다. 제2 소스/드레인 영역(130B)과 제2 게이트 라인(GL2)은 이들 사이에 개재된 제2 게이트 절연 스페이서(124B)에 의해 상호 절연될 수 있다. 제2 소스/드레인 영역(130B)은 제2 리세스 영역(R2)의 내벽을 이루는 제2 핀형 활성 영역(F2)의 표면으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 제2 소스/드레인 영역(130B)은 제2 핀형 활성 영역(F2)의 제2 상면(FT2)과 대략 동일한 레벨의 상면(T2)을 가질 수 있다. 제2 소스/드레인 영역(130B)의 상면(T2)의 레벨과 제1 소스/드레인 영역(130A)의 상면(T1)의 레벨은 대략 동일할 수 있다. 제2 핀형 활성 영역(F2)의 제2 상면(FT2)으로부터 제2 리세스(R12)의 바닥면까지의 제2 깊이(RD12)는 제1 깊이(RD11)보다 더 깊을 수 있다. 제2 리세스(R12)의 바닥면은 제2 소스/드레인 영역(130B)과 제2 핀형 활성 영역(F2)과의 계면을 제공할 수 있다. 따라서, 제2 소스/드레인 영역(130B)과 제2 핀형 활성 영역(F2)과의 계면은 제2 핀형 활성 영역(F2)의 제2 상면(FT2)으로부터 제2 깊이(RD12)를 가질 수 있다. 또한, 제1 리세스(R11)의 바닥면으로부터 제1 소스/드레인 영역(130A)의 높이는 제2 리세스(R12)의 바닥면으로부터 제2 소스/드레인 영역(130B)의 높이보다 더 작을 수 있다. 본 명세서에서 사용되는 용어 "높이"는 기판(110)의 주면에 연직 방향, 즉 Z 방향을 따르는 수직 길이를 의미한다.
도 2c에 예시한 바와 같이, 제1 핀형 활성 영역(F1)의 연장 방향에 따르는 제1 리세스(R11)의 폭(RW1)은 제2 핀형 활성 영역(F2)의 연장 방향에 따르는 제2 리세스(R12)의 폭(RW2)보다 더 작을 수 있다.
일부 실시예들에서, 제1 및 제2 소스/드레인 영역(130A, 130B)은 에피텍셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조를 가질 수 있다. 상기 복수의 SiGe층은 서로 다른 Ge 함량을 가질 수 있다. 다른 일부 실시예들에서, 상기 제1 및 제2 소스/드레인 영역(130A, 130B)은 에피텍셜 성장된 Si 층, 또는 에피텍셜 성장된 SiC 층으로 이루어질 수 있다. 도 2a 내지 도 2c에는 제1 및 제2 소스/드레인 영역(130A, 130B)이 각각 특정한 단면 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 첨부 도면에 예시한 바에 한정되지 않는다. 예를 들면, 제1 및 제2 소스/드레인 영역(130A, 130B)은 각각 사각형, 오각형, 육각형 등과 같은 다각형, 원형, 또는 타원형 등 다양한 단면 형상을 가질 수 있다.
제1 영역(I)에 형성되는 제1 소스/드레인 영역(130A)의 크기는 제2 영역(II)에 형성되는 제2 소스/드레인 영역(130B)의 크기보다 더 작을 수 있다. 예를 들면, 제1 게이트 라인(GL1)의 연장 방향을 따르는 제1 소스/드레인 영역(130A)의 폭(SW1)은 제2 게이트 라인(GL2)의 연장 방향을 따르는 제2 소스/드레인 영역(130B)의 폭(SW2)보다 더 작을 수 있다.
제1 영역(I) 및 제2 영역(II)에서, 복수의 제1 게이트 라인(GL1) 각각의 사이, 및 복수의 제2 게이트 라인(GL2) 각각의 사이에 게이트간 절연막(132)이 개재되어 있다. 게이트간 절연막(132)은 복수의 제1 및 제2 게이트 라인(GL1, GL2) 각각의 사이에서 제1 및 제2 소스/드레인 영역(130A, 130B)을 덮도록 형성될 수 있다. 게이트간 절연막(132)은 실리콘 산화막으로 이루어질 수 있다.
제1 영역(I)에서 제1 핀형 활성 영역(F1) 중 제1 리세스(R11)가 형성된 부분의 양 측벽을 덮는 한 쌍의 제1 핀 절연 스페이서(128A)가 형성될 수 있다. 한 쌍의 제1 핀 절연 스페이서(128A)는 제1 소자분리막(112A) 위에서 제1 소스/드레인 영역(130A)과 제1 핀형 활성 영역(F1)과의 계면보다 더 높은 레벨까지 기판(110)으로부터 멀리 돌출되어 제1 소스/드레인 영역(130A)의 양 측벽을 덮을 수 있다.
제2 영역(II)에서 제2 핀형 활성 영역(F2) 중 제2 리세스(R12)가 형성된 부분의 양 측벽을 덮는 한 쌍의 제2 핀 절연 스페이서(128B)가 형성될 수 있다. 한 쌍의 제2 핀 절연 스페이서(128B)는 제2 소자분리막(112B) 위에서 제2 소스/드레인 영역(130B)과 제2 핀형 활성 영역(F2)과의 계면보다 더 높은 레벨까지 기판(110)으로부터 멀리 돌출되어 제2 소스/드레인 영역(130B)의 양 측벽을 덮을 수 있다. 한 쌍의 제1 핀 절연 스페이서(128A)의 높이가 한 쌍의 제2 핀 절연 스페이서(128B)의 높이보다 더 클 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
제1 소스/드레인 영역(130A)과 제1 핀형 활성 영역(F1)과의 계면으로부터 제1 핀 절연 스페이서(128A)의 탑 부분까지의 제1 수직 거리(H11)보다 제2 소스/드레인 영역(130B)과 제2 핀형 활성 영역(F2)과의 계면으로부터 제2 핀 절연 스페이서(128B)의 탑 부분까지의 제2 수직 거리(H12)가 더 클 수 있다.
제1 영역(I)에서, 제1 핀형 활성 영역(F1) 중 제1 리세스(R11)가 형성된 부분의 양 측벽은 제1 핀 절연 스페이서(128A)를 사이에 두고 게이트간 절연막(132)과 이격될 수 있다. 제2 영역(II)에서, 제2 핀형 활성 영역(F2) 중 제2 리세스(R12)가 형성된 부분의 양 측벽은 제2 핀 절연 스페이서(128B)를 사이에 두고 게이트간 절연막(132)과 이격될 수 있다.
제1 및 제2 핀 절연 스페이서(128A, 128B)는 제1 및 제2 게이트 절연 스페이서(124A, 124B)의 구성 물질과 동일한 물질을 포함할 수 있다. 예를 들면, 제1 및 제2 핀 절연 스페이서(128A, 128B)와 제1 및 제2 게이트 절연 스페이서(124A, 124B)는 각각 SiOCN, SiCN, 또는 이들의 조합을 포함할 수 있다.
일부 실시예들에서, 제1 핀 절연 스페이서(128A) 및 제1 게이트 절연 스페이서(124A)는 일체로 연결된 구조를 가질 수 있다. 또한, 제2 핀 절연 스페이서(128B) 및 제2 게이트 절연 스페이서(124B)는 일체로 연결된 구조를 가질 수 있다. 예를 들면, 제1 게이트 라인(GL1)과 제1 핀형 활성 영역(F1)과의 사이에 형성되는 오목한 코너부 (reentrant corner portion)(CN1)(도 2a 참조)에서 제1 핀 절연 스페이서(128A) 및 제1 게이트 절연 스페이서(124A)가 일체로 연결될 수 있다. 또한, 제2 게이트 라인(GL2)과 제2 핀형 활성 영역(F2)과의 사이에 형성되는 오목한 코너부(CN2)(도 2a 참조)에서 제2 핀 절연 스페이서(128B) 및 제2 게이트 절연 스페이서(124B)가 일체로 연결될 수 있다.
제1 영역(I)에서 제1 게이트 라인(GL1)의 양 측에 있는 제1 핀 절연 스페이서(128A)의 하부에 있는 제1 소자분리막(112A)의 상면의 레벨은 제2 영역(II)에서 제2 게이트 라인(GL2)의 양 측에 있는 제2 소자분리막(112B)의 상면의 레벨보다 더 낮을 수 있다.
제1 영역(I) 및 제2 영역(II)에서, 복수의 제1 및 제2 게이트 라인(GL1, GL2) 및 게이트간 절연막(132) 위에는 블로킹 절연막(134)이 형성되어 있다. 블로킹 절연막(134)은 산소와 같은 원하지 않는 이물질이 복수의 제1 및 제2 게이트 라인(GL1, GL2) 내부로 침투하는 것을 방지할 수 있다. 블로킹 절연막(134)은 SiN, SiON, SiOCN, 또는 이들의 조합을 포함할 수 있다. 블로킹 절연막(134) 위에는 층간절연막(136)이 형성되어 있다. 층간절연막(136)은 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 1 내지 도 2d에 예시한 집적회로 소자(100)에서, 제1 영역(I)에서는 비교적 얕은 깊이의 제1 리세스(R11)의 바닥면으로부터 성장된 비교적 작은 크기의 제1 소스/드레인 영역(130A)을 포함함으로써, 제1 영역(I)에서 제1 트랜지스터(TR1)로부터 구현되는 메모리 셀 크기를 감소시키는 데 유리하게 작용할 수 있다. 반면, 제2 영역(II)에서는 비교적 깊은 깊이의 제2 리세스(R12)의 바닥면으로부터 성장된 비교적 큰 크기의 제2 소스/드레인 영역(130B)을 포함함으로써, 제2 트랜지스터(TR2)의 퍼포먼스 향상에 유리하도록 제2 채널 영역(CH2)에 인가되는 스트레스를 증가시킬 수 있고 제2 트랜지스터(TR2)의 동작 속도를 증가시키는 데 유리한 구조를 구현할 수 있다. 또한, 제1 영역(I)에서는 제1 핀형 활성 영역(F1) 중 제1 리세스(R11)가 형성된 부분의 양 측벽이 제1 핀 절연 스페이서(128A)로 덮이고, 제2 영역(II)에서는 제2 핀형 활성 영역(F2) 중 제2 리세스(R12)가 형성된 부분의 양 측벽이 제2 핀 절연 스페이서(128B)로 덮임으로써, 제1 및 제2 핀형 활성 영역(F1, F1)과 이들에 인접하는 다른 도전 영역들과의 사이의 절연 특성을 향상시킬 수 있다. 이와 같이, 소자의 종류 및 구조에 따라 요구되는 서로 다른 전기적 특성을 확보할 수 있도록 서로 다른 구조를 가지는 집적회로 소자(100)를 제공함으로써, 집적회로 소자(100)의 퍼포먼스 및 신뢰도를 향상시킬 수 있다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 3에는 도 1의 B1 - B1' 선 및 B2 - B2' 선 단면에 대응하는 부분의 구성이 도시되어 있다. 도 3에 있어서, 도 1 내지 도 2d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 3에 예시한 집적회로 소자(200)는 도 2a 내지 도 2d에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 도 3에 예시한 집적회로 소자(200)에서, 제1 영역(I)에 있는 제1 핀형 활성 영역(F1)에 형성된 제1 리세스(R11)의 깊이는 제2 영역(II)에 있는 제2 핀형 활성 영역(F2)에 형성된 제2 리세스(R22)의 깊이보다 더 작다. 단, 집적회로 소자(200)의 제2 영역(II)에서, 제2 소자분리막(112B)은 제2 리세스(R22)의 양 측에서 제2 소스/드레인 영역(130B)과 제2 핀형 활성 영역(F2)과의 계면보다 기판(110)으로부터 더 멀리 돌출되어 있다. 제2 소스/드레인 영역(130B)과 제2 핀형 활성 영역(F2)과의 계면은 제2 소자분리막(112B)의 상면의 레벨보다 더 낮은 레벨에 위치될 수 있다.
제1 영역(I)에 있는 제1 소스/드레인 영역(130A)과 제1 핀형 활성 영역(F1)과의 계면으로부터 제1 핀 절연 스페이서(128A)의 탑 부분까지의 제1 수직 거리(H11)보다 제2 영역(II)에 있는 제2 소스/드레인 영역(130B)과 제2 핀형 활성 영역(F2)과의 계면으로부터 제2 핀 절연 스페이서(128B)의 탑 부분까지의 제2 수직 거리(H22)가 더 크다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 4에는 도 1의 B1 - B1' 선 및 B2 - B2' 선 단면에 대응하는 부분의 구성이 도시되어 있다. 도 4에 있어서, 도 1 내지 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4에 예시한 집적회로 소자(300)는 도 3에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 도 4에 예시한 집적회로 소자(300)에서, 제1 영역(I)에 있는 제1 핀형 활성 영역(F1)에 형성된 제1 리세스(R31)의 깊이는 제2 영역(II)에 있는 제2 핀형 활성 영역(F2)에 형성된 제2 리세스(R32)의 깊이보다 더 작다. 단, 제2 영역(II)에서는 한 쌍의 제2 핀 절연 스페이서(128B)의 탑 부분이 제2 소스/드레인 영역(130B)과 제2 핀형 활성 영역(F2)과의 계면이 보다 더 높은 레벨에 위치하는 반면, 제1 영역(I)에서는 한 쌍의 제1 핀 절연 스페이서(328A)의 탑 부분이 제1 소스/드레인 영역(130A)과 제1 핀형 활성 영역(F1)과의 계면보다 높지 않은 레벨에 위치한다. 한 쌍의 제1 핀 절연 스페이서(328A)의 탑 레벨과 제1 소스/드레인 영역(130A)과 제1 핀형 활성 영역(F1)과의 계면의 레벨이 대략 동일할 수 있으나, 이에 한정되는 것은 아니다. 한 쌍의 제1 핀 절연 스페이서(328A)에 대한 보다 상세한 구성은 도 2a 내지 도 2d를 참조하여 한 쌍의 제1 핀 절연 스페이서(128A)에 대하여 설명한 바와 대체로 동일하다.
집적회로 소자(300)의 제2 영역(II)에서, 제2 소자분리막(112B)은 제2 리세스(R32)의 양 측에서 제2 소스/드레인 영역(130B)과 제2 핀형 활성 영역(F2)과의 계면보다 기판(110)으로부터 더 멀리 돌출되어 있다. 제2 소스/드레인 영역(130B)과 제2 핀형 활성 영역(F2)과의 계면은 제2 소자분리막(112B)의 상면의 레벨보다 더 낮은 레벨에 위치된다.
제1 영역(I)에 있는 제1 소스/드레인 영역(130A)의 크기는 제2 영역(II)에 있는 제2 소스/드레인 영역(130B)의 크기보다 더 작다. 예를 들면, 제1 게이트 라인(GL1)의 연장 방향을 따르는 제1 소스/드레인 영역(130A)의 폭은 제2 게이트 라인(GL2)의 연장 방향을 따르는 제2 소스/드레인 영역(130B)의 폭보다 더 작을 수 있다. 또한, 제1 리세스(R31)의 바닥면으로부터 제1 소스/드레인 영역(130A)의 높이는 제2 리세스(R32)의 바닥면으로부터 제2 소스/드레인 영역(130B)의 높이보다 더 작다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 5에는 도 1의 B1 - B1' 선 및 B2 - B2' 선 단면에 대응하는 부분의 구성이 도시되어 있다. 도 5에 있어서, 도 1 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5에 예시한 집적회로 소자(400)는 도 4에 예시한 집적회로 소자(300)와 대체로 동일한 구성을 가진다. 단, 도 5에 예시한 집적회로 소자(400)는 제2 영역(II)에서 제2 핀형 활성 영역(F2) 중 제2 리세스(R42)가 형성된 부분의 양 측벽을 덮는 핀 절연 스페이서는 포함하지 않는다.
제1 영역(I)에 있는 제1 핀형 활성 영역(F1)에 형성된 제1 리세스(R41)의 깊이는 제2 영역(II)에 있는 제2 핀형 활성 영역(F2)에 형성된 제2 리세스(R42)의 깊이보다 더 작다. 제1 영역(I)에서, 한 쌍의 제1 핀 절연 스페이서(428A)의 탑 부분이 제1 소스/드레인 영역(130A)과 제1 핀형 활성 영역(F1)과의 계면보다 높지 않은 레벨에 위치한다. 한 쌍의 제1 핀 절연 스페이서(428A)의 탑 레벨과 제1 소스/드레인 영역(130A)과 제1 핀형 활성 영역(F1)과의 계면의 레벨이 대략 동일할 수 있으나, 이에 한정되는 것은 아니다. 한 쌍의 제1 핀 절연 스페이서(428A)에 대한 보다 상세한 구성은 도 2a 내지 도 2d를 참조하여 한 쌍의 제1 핀 절연 스페이서(128A)에 대하여 설명한 바와 대체로 동일하다.
제2 영역(II)에서, 제2 소자분리막(112B)은 제2 리세스(R42)의 양 측에서 제2 소스/드레인 영역(130B)과 제2 핀형 활성 영역(F2)과의 계면보다 기판(110)으로부터 더 멀리 돌출되어 있다. 제2 소스/드레인 영역(130B)과 제2 핀형 활성 영역(F2)과의 계면은 제2 소자분리막(112B)의 상면의 레벨보다 더 낮은 레벨에 위치된다.
도 6은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(500)의 블록 다이어그램이다.
도 6을 참조하면, 집적회로 소자(500)는 메모리 영역(510) 및 로직 영역(520)을 포함한다.
메모리 영역(510)은 도 1 내지 도 5를 참조하여 제1 영역(I)에 대하여 설명한 구성들 중 적어도 하나의 구성을 포함할 수 있다. 메모리 영역(510)은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나를 포함할 수 있다. 로직 영역(520)은 도 1 내지 도 5를 참조하여 제2 영역(II)에 대하여 설명한 구성들 중 적어도 하나의 구성을 포함할 수 있다. 로직 영역(520)은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)을 포함할 수 있다. 상기 표준 셀은 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FIL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다.
도 7은 도 6에 예시한 집적회로 소자(500)의 메모리 영역(510)에 포함될 수 있는 예시적인 메모리 소자(500A)의 주요 구성을 도시한 평면도이다. 도 7에 있어서, 도 1 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7을 참조하면, 메모리 소자(500A)는 기판상에 행렬로 배열된 복수의 SRAM 셀(530A, 530B, 530C, 530D)을 포함하는 SRAM 어레이(530)를 포함한다. 도 7에는 1 개의 메모리 셀 당 6 개의 FinFET을 포함하는 4 개의 SRAM 셀(530A, 530B, 530C, 530D)이 예시되어 있다.
복수의 SRAM 셀(530A, 530B, 530C, 530D)은 각각 기판(110)(도 2a 내지 도 5 참조)으로부터 돌출되고 제1 방향 (X 방향)을 따라 서로 평행하게 연장되는 복수의 제1 핀형 활성 영역(F1)을 포함한다. 복수의 SRAM 셀(530A, 530B, 530C, 530D)에서 복수의 제1 게이트 라인(GL1)이 복수의 제1 핀형 활성 영역(F1) 위에서 복수의 제1 핀형 활성 영역(F1)과 교차하는 방향으로 연장되어 있다.
복수의 SRAM 셀(530A, 530B, 530C, 530D)을 구성하는 제1 풀업 트랜지스터(PU1), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀업 트랜지스터(PU2), 제2 풀다운 트랜지스터(PD2), 및 제2 패스 트랜지스터(PS2)는 각각 복수의 제1 게이트 라인(GL1)과 복수의 제1 핀형 활성 영역(F1)이 교차하는 교차점에 형성되는 복수의 FinFET 소자로 구현될 수 있다. 예를 들면, SRAM 셀(530A)에서 복수의 제1 핀형 활성 영역(F1)과 복수의 제1 게이트 라인(GL1)과의 사이의 6 개의 교차점에 각각 트랜지스터가 형성되고, 이들은 제1 패스 트랜지스터(PS1), 제2 패스 트랜지스터(PS2), 제1 풀다운 트랜지스터(PD1), 제2 풀다운 트랜지스터(PD2), 제1 풀업 트랜지스터(PU1), 및 제2 풀업 트랜지스터(PU2)를 포함할 수 있다.
제1 풀업 트랜지스터(PU1) 및 제2 풀업 트랜지스터(PU2)는 각각 PMOS 트랜지스터로 이루어지고, 제1 풀다운 트랜지스터(PD1), 제2 풀다운 트랜지스터(PD2), 제1 패스 트랜지스터(PS1), 및 제2 패스 트랜지스터(PS2)는 각각 NMOS 트랜지스터로 이루어질 수 있다.
메모리 소자(500A)는 도 1 내지 도 5를 참조하여 설명한 집적회로 소자(100, 200, 300, 400) 중 적어도 하나의 제1 영역(I)에 대하여 설명한 바와 같은 구성을 포함할 수 있다.
도 8a는 도 6에 예시한 집적회로 소자(500)의 로직 영역(520)에 포함될 수 있는 예시적인 로직 소자(500B)의 주요 구성을 도시한 평면도이다. 도 8b는 도 8a의 B2 - B2' 선 단면을 따르는 일부 구성들의 단면도이다. 도 8a 및 도 8b에 있어서, 도 1 내지 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8a 및 도 8b를 참조하면, 로직 소자(500B)는 기판(110)(도 2a 내지 도 5 참조)상에 형성되는 적어도 하나의 논리 함수 (logic function) 회로로 이루어지는 논리 셀(LC)을 가질 수 있다. 논리 셀(LC)은 제1 소자 영역(R1) 및 제2 소자 영역(R2)을 포함한다. 기판(110)(도 2a 내지 도 5 참조)상에서 제1 소자 영역(R1)과 제2 소자 영역(R2)과의 사이의 영역은 소자분리용 절연막(564)으로 덮여 있다. 제1 소자 영역(R1) 및 제2 소자 영역(R2) 내에는 복수의 제2 핀형 활성 영역(F2)이 제1 방향 (X 방향)으로 연장되어 있다. 제1 소자 영역(R1) 및 제2 소자 영역(R2) 내에서 복수의 제2 핀형 활성 영역(F2)은 일정한 피치로 형성될 수 있다.
논리 셀(LC) 내에는 복수의 제2 게이트 라인(GL2)이 복수의 제2 핀형 활성 영역(F2)과 교차하는 방향으로 연장되어 있다. 복수의 제2 게이트 라인(GL2)과 복수의 제2 핀형 활성 영역(F2)이 교차하는 교차점에는 각각 트랜지스터가 형성될 수 있다. 복수의 제2 게이트 라인(GL2)은 기판(110)상에 형성된 복수의 FinFET 소자에 의해 공유될 수 있다.
일부 실시예들에서, 로직 소자(500B)는 도 1 내지 도 5를 참조하여 설명한 집적회로 소자(100, 200, 300, 400) 중 적어도 하나의 제2 영역(II)에 대하여 설명한 바와 같은 구성을 포함할 수 있다.
로직 소자(500B)에서는 도 2a 내지 도 2d를 참조하여 설명한 바와 유사하게, 복수의 제2 핀형 활성 영역(F2)의 상면에 각각 제2 리세스(R52)가 형성되어 있다. 제2 리세스(R52)는 제1 영역(I)에 형성된 제1 핀형 활성 영역(F1)에 형성되는 제1 리세스, 예를 들면 도 2a 내지 도 2d를 참조하여 설명한 제1 리세스(R11)의 깊이보다 더 깊은 깊이의 바닥면을 가질 수 있다. 제2 리세스(R52)는 도 3을 참조하여 제2 리세스(R22)에 대하여 설명한 바와 유사하게, 제2 소자분리막(112B)의 상면의 레벨보다 더 낮은 레벨의 바닥면을 가질 수 있다.
로직 소자(500B)는 복수의 제2 핀형 활성 영역(F2)을 가로질러 연장되고 복수의 제2 핀형 활성 영역(F2)에 연결된 제2 소스/드레인 영역(530)을 포함할 수 있다. 제2 소스/드레인 영역(530)은 복수의 제2 핀형 활성 영역(F2) 각각의 제2 리세스(R52)를 채우는 복수의 소스/드레인 분기부(532)와, 복수의 소스/드레인 분기부(532)에 연결되고 복수의 제2 핀형 활성 영역(F2) 위에서 복수의 제2 핀형 활성 영역(F2)을 가로질러 연장되는 소스/드레인 병합부(534)를 포함한다. 제2 소스/드레인 영역(530)에 대한 보다 상세한 구성은 도 2a 내지 도 2d를 참조하여 제2 소스/드레인 영역(130B)에 대하여 설명한 바와 대체로 동일하다.
제2 소자분리막(112B)은 제2 리세스(R52)의 양 측에서 제2 소스/드레인 영역(530)과 제2 핀형 활성 영역(F2)과의 계면보다 기판(110)으로부터 더 멀리 돌출되어 있다. 제2 소스/드레인 영역(530)과 복수의 제2 핀형 활성 영역(F2)과의 계면들은 제2 소자분리막(112B)의 상면의 레벨보다 더 낮은 레벨에 위치될 수 있다. 복수의 소스/드레인 분기부(532)와 복수의 제2 핀형 활성 영역(F2)과의 계면들은 각각 도 2a 내지 도 2d를 참조하여 설명한 바와 같은 제1 영역(I)에 형성된 제1 핀형 활성 영역(F1)과 제1 소스/드레인 영역(130A)과의 계면의 레벨보다 더 낮은 레벨에 위치될 수 있다. 제2 리세스(R52)의 바닥면은 도 2a 내지 도 5를 참조하여 설명한 제1 리세스(R11, R31, R41)의 바닥면들보다 더 낮은 레벨에 위치될 수 있다.
복수의 소스/드레인 분기부(532) 각각의 양 측벽은 제2 핀 절연 스페이서(128B)로 덮일 수 있다. 제2 핀 절연 스페이서(128B)는 복수의 소스/드레인 분기부(532)와 복수의 제2 핀형 활성 영역(F2)과의 계면들보다 더 높은 레벨까지 기판(110)으로부터 멀어지는 방향으로 돌출되어 있다.
제2 소자분리막(112B)의 상면의 레벨은 위치에 따라 다를 수 있다. 도 8b에 예시한 바와 같이, 1 개의 제2 소스/드레인 영역(530)에 연결되는 복수의 제2 핀형 활성 영역(F2) 중 최외측에 있는 제2 핀형 활성 영역(F2)의 외부 측벽을 덮는 제2 소자분리막(112B)의 상면은 상기 1 개의 제2 소스/드레인 영역(530)에 연결되는 복수의 제2 핀형 활성 영역(F2) 중 최외측이 아닌 내부에 있는 제2 핀형 활성 영역(F2)의 양 측벽을 덮는 제2 소자분리막(112B)의 상면 레벨보다 더 낮을 수 있다. 이와 같은 구조는 복수의 제2 핀형 활성 영역(F2)의 형성 밀도에 기인한 것일 수 있다. 예를 들면, 제2 핀 절연 스페이서(128B) 형성을 위한 에치백 공정시 복수의 제2 핀형 활성 영역(F2) 중 최외측의 외부에서는 비교적 낮은 패턴 밀도를 가질 수 있으며, 이에 따라 상기 최외측의 외부에서는 제2 소자분리막(112B)의 상면의 레벨이 상기 최외측의 내부에 비해 더 낮아질 수 있다.
도 8b에는 복수의 제2 핀형 활성 영역(F1) 중 이웃하는 2 개의 제2 핀형 활성 영역(F2) 사이에 2 개의 제2 핀 절연 스페이서(128B)가 배치되어 있고, 상기 2 개의 제2 핀 절연 스페이서(128B)가 각각 복수의 소스/드레인 분기부(532) 중 이웃하는 2 개의 소스/드레인 분기부(532)에 접해 있는 구성을 가지는 경우를 예시하였다. 그러나, 본 발명의 기술적 사상은 도 8b에 예시한 구성에 한정되는 것은 아니다.
복수의 제2 핀형 활성 영역(F2) 위에는 제2 소스/드레인 영역(530)에 연결되는 복수의 제1 도전성 플러그(CP1)와, 제2 게이트 라인(GL2)에 연결되는 복수의 제2 도전성 플러그(CP2)가 형성될 수 있다. 복수의 제1 도전성 플러그(CP1) 위에는 복수의 제1 도전성 비아 콘택(VC1)이 형성될 수 있다. 복수의 제2 도전성 플러그(CP2) 위에는 복수의 제2 도전성 비아 콘택(도시 생략)이 형성될 수 있다.
논리 셀(LC)에서 제1 소자 영역(R1)에 있는 제2 핀형 활성 영역(F2)에 전원선(VDD)이 연결되고, 제2 소자 영역(R2)에 있는 제2 핀형 활성 영역(F2)에 접지선(VSS)이 연결될 수 있다. 복수의 제1 및 제2 도전성 플러그(CP1, CP2)는 복수의 제1 도전성 비아 콘택(VC1) 및 복수의 제2 도전성 비아 콘택(도시 생략)을 통해 복수의 배선층(568)에 연결될 수 있다.
복수의 제1 및 제2 도전성 플러그(CP1, CP2), 복수의 제1 도전성 비아 콘택(VC1), 복수의 제2 도전성 비아 콘택(도시 생략), 및 복수의 배선층(568)은 각각 금속막과 상기 금속막을 포위하는 도전성 배리어막을 포함할 수 있다. 상기 금속막은 W 또는 Co로 이루어질 수 있다. 상기 도전성 배리어막은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있다.
복수의 제1 도전성 비아 콘택(VC1) 및 복수의 제2 도전성 비아 콘택(도시 생략)은 상부 절연막(562)에 의해 상호 절연될 수 있다. 상부 절연막(562)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 예를 들면, 상부 절연막(562)은 TEOS (tetraethyl orthosilicate) 막, 또는 약 2.2 ∼ 2.4의 초저유전상수 (ultra low dielectric constant K)를 가지는 ULK (ultra low K) 막으로 이루어질 수 있다. 상기 ULK 막은 SiOC 막 또는 SiCOH 막을 포함할 수 있다.
도 8a 및 도 8b에 예시한 로직 소자(500B)는 비교적 깊은 깊이의 제2 리세스(R52)의 바닥면으로부터 성장된 비교적 큰 크기의 제2 소스/드레인 영역(530)을 포함함으로써, 논리 셀(LC)을 구성하는 트랜지스터들의 채널 영역에 인가되는 스트레스를 증가시킬 수 있으며, 제2 소스/드레인 영역(530)과 복수의 제1 도전성 플러그(CP1)와의 사이에 충분한 접촉 면적을 제공함으로써 논리 셀(LC)의 퍼포먼스 및 동작 속도가 향상되어 로직 소자(500B)의 신뢰성을 높일 수 있다.
도 9a 내지 도 9c는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자에 포함될 수 있는 로직 소자들을 설명하기 위한 단면도들이다. 도 9a 내지 도 9c에는 도 8a의 B2 - B2' 선 단면에 대응하는 부분의 일부 구성들이 예시되어 있다. 도 9a 내지 도 9c에 있어서, 도 1 내지 도 8b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9a를 참조하면, 도 6에 예시한 집적회로 소자(500)의 로직 영역(520)은 로직 소자(600A)를 포함할 수 있다. 로직 소자(600A)는 도 8a 및 도 8b를 참조하여 설명한 로직 소자(500B)와 대체로 동일한 구성을 가진다. 단, 로직 소자(600A)는 복수의 제2 핀 절연 스페이서(628B)를 포함한다. 복수의 제2 핀 절연 스페이서(628B)는 각각 1 개의 제2 소스/드레인 영역(530)에 연결되는 복수의 제2 핀형 활성 영역(F2) 중 이웃하는 2 개의 제2 핀형 활성 영역(F2) 사이에서 제2 소자분리막(112B) 위에 연장되고, 복수의 소스/드레인 분기부(532) 중 이웃하는 2 개의 소스/드레인 분기부(532)에 접해 있다. 제2 핀 절연 스페이서(628B)는 제2 핀형 활성 영역(F2)으로부터 멀어질수록 상면의 레벨이 낮아지도록 평탄하지 않는 상면을 가질 수 있다. 제2 핀 절연 스페이서(628B)에 대한 보다 상세한 구성은 도 2a 및 도 2d를 참조하여 제2 핀 절연 스페이서(128B)에 대하여 설명한 바와 대체로 동일하다.
도 9b를 참조하면, 도 6에 예시한 집적회로 소자(500)의 로직 영역(520)은 로직 소자(600B)를 포함할 수 있다. 로직 소자(600B)는 도 8a 및 도 8b를 참조하여 설명한 로직 소자(500B)와 대체로 동일한 구성을 가진다. 단, 로직 소자(600B)는 복수의 제2 핀 절연 스페이서(638B)를 포함한다. 복수의 제2 핀 절연 스페이서(638B)는 각각 1 개의 제2 소스/드레인 영역(530)에 연결되는 복수의 제2 핀형 활성 영역(F2) 중 이웃하는 2 개의 제2 핀형 활성 영역(F2) 사이에서 제2 소자분리막(112B) 위에 연장되고, 복수의 소스/드레인 분기부(532) 중 이웃하는 2 개의 소스/드레인 분기부(532)에 접해 있다. 제2 핀 절연 스페이서(638B)는 대략 평탄한 상면을 가질 수 있다. 제2 핀 절연 스페이서(638B)에 대한 보다 상세한 구성은 도 2a 및 도 2d를 참조하여 제2 핀 절연 스페이서(128B)에 대하여 설명한 바와 대체로 동일하다.
도 9c를 참조하면, 도 6에 예시한 집적회로 소자(500)의 로직 영역(520)은 로직 소자(600C)를 포함할 수 있다. 로직 소자(600C)는 도 9a를 참조하여 설명한 로직 소자(600A)와 대체로 동일한 구성을 가진다. 단, 로직 소자(600C)는 1 개의 제2 소스/드레인 영역(530)에 연결되는 복수의 제2 핀형 활성 영역(F2) 중 최외측에 있는 제2 핀형 활성 영역(F2)의 외부 측벽을 덮는 제2 소자분리막(112B) 위에는 도 9a에 예시한 제2 핀 절연 스페이서(128B)가 형성되지 않을 수 있다. 이와 같은 구조는 복수의 제2 핀형 활성 영역(F2)의 형성 밀도에 기인한 것일 수 있다. 예를 들면, 제2 핀 절연 스페이서(628B) 형성을 위한 에치백 공정시 복수의 제2 핀형 활성 영역(F2) 중 상기 최외측의 외부에서는 비교적 낮은 패턴 밀도로 인해 도 9a에 예시한 제2 핀 절연 스페이서(128B)가 형성되지 않을 수 있으며, 제2 소자분리막(112B)의 상면의 레벨도 상기 최외측의 내부에 비해 더 낮아질 수 있다.
도 10a 내지 도 23b는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 10a 내지 도 23b 중 도 10a, 도 11a, ..., 도 23a는 도 1의 B1 - B1' 선 및 B2 - B2' 선 단면에 대응하는 부분들의 주요 구성들을 공정 순서에 따라 도시한 단면도들이고, 도 10b, 도 11b, ..., 도 23b는 도 1의 C1 - C1' 선 및 C2 - C2' 선 단면에 대응하는 부분들의 주요 구성들을 공정 순서에 따라 도시한 단면도들이다. 도 10a 내지 도 23b를 참조하여, 도 1 내지 도 2d에 예시한 집적회로 소자(100)의 예시적인 제조 방법과, 이로부터 변형 및 변경된 집적회로 소자들의 제조 방법을 설명한다. 도 10a 내지 도 23b에 있어서, 도 1 내지 도 9에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 10a 및 도 10b를 참조하면, 제1 영역(I) 및 제2 영역(II)을 가지는 기판(110)을 준비한다. 제1 영역(I) 및 제2 영역(II)에서, 상기 기판(110)은 MOS 영역을 가질 수 있다. 기판(110)의 제1 영역(I) 및 제2 영역(II)은 각각 PMOS 트랜지스터 영역 및 NMOS 트랜지스터 영역 중 적어도 하나의 영역일 수 있다.
제1 영역(I) 및 제2 영역(II)에서 기판(110)의 일부 영역을 식각하여, 기판(110)의 주면 (X-Y 평면)으로부터 상부 (Z 방향)로 돌출되고 제1 방향 (X 방향)으로 연장되는 제1 및 제2 핀형 활성 영역(F1, F2)을 형성한다. 제1 및 제2 핀형 활성 영역(F1, F2)은 대략 동일한 폭을 가질 수 있다. 제1 핀형 활성 영역(F1)은 제1 상면(FT1)을 가지고, 제2 핀형 활성 영역(F2)은 제2 상면(FT2)을 가진다. 제1 상면(FT1) 및 제2 상면(FT2)은 대략 동일 레벨 상에 위치될 수 있다. 제1 및 제2 핀형 활성 영역(F1, F2)은 형성하고자 하는 MOS 트랜지스터의 채널 타입에 따라 P 형 또는 N 형의 불순물 확산 영역들(도시 생략)을 포함할 수 있다.
기판(110) 상에 제1 및 제2 핀형 활성 영역(F1, F2)을 덮는 절연막을 형성한 후, 상기 절연막을 에치백하여 제1 및 제2 소자분리막(112A, 112B)을 형성한다. 제1 및 제2 핀형 활성 영역(F1, F2)이 제1 및 제2 소자분리막(112A, 112B)의 위로 돌출되어 노출된다. 제1 및 제2 소자분리막(112A, 112B)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다.
도 11a 및 도 11b를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 제1 및 제2 핀형 활성 영역(F1, F2) 위에 제1 및 제2 핀형 활성 영역(F1, F2)에 교차하여 연장되는 더미 게이트 구조체(DGS)를 형성한다.
더미 게이트 구조체(DGS)는 제1 및 제2 핀형 활성 영역(F1, F2) 위에 순차적으로 적층된 더미 게이트 절연막(D114), 더미 게이트 라인(D116), 및 더미 게이트 캡핑층(D118)을 포함할 수 있다. 더미 게이트 절연막(D114)은 실리콘 산화물을 포함할 수 있다. 더미 게이트 라인(D116)은 폴리실리콘을 포함할 수 있다. 더미 게이트 캡핑층(D118)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 더미 게이트 구조체(DGS)의 양 측벽을 덮는 내측 게이트 절연 스페이서(722)를 형성한 후, 제1 및 제2 핀형 활성 영역(F1, F2), 더미 게이트 구조체(DGS), 및 내측 게이트 절연 스페이서(722)를 덮는 스페이서막(724)을 형성한다.
내측 게이트 절연 스페이서(722)는 SiN으로 이루어질 수 있다. 스페이서막(724)은 SiOCN, SiCN, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 스페이서막(724)은 SiOCN으로 이루어지는 단일막으로 이루어질 수 있다. 다른 일부 실시예들에서, 스페이서막(724)은 내측 게이트 절연 스페이서(722)를 덮는 SiOCN 막과 상기 SiOCN 막을 덮는 산화막을 포함할 수 있다.
도 13a 및 도 13b를 참조하면, 제2 영역(II)은 제1 마스크 패턴(730)으로 덮은 상태에서, 제1 영역(I)에서 스페이서막(724)을 일부 식각하여 더미 게이트 구조체(DGS)의 양 측벽 위에서 내측 게이트 절연 스페이서(722)를 덮는 외측 게이트 절연 스페이서(724G)를 형성한다. 제1 영역(I)에서, 내측 게이트 절연 스페이서(722) 및 외측 게이트 절연 스페이서(724G)는 제1 게이트 절연 스페이서(124A)를 구성할 수 있다. 제1 영역(I)에서 외측 게이트 절연 스페이서(724G)를 형성하는 동안, 스페이서막(724)이 식각됨에 따라 제1 핀형 활성 영역(F1)이 노출될 수 있다. 이와 같이 노출되는 제1 핀형 활성 영역(F1)도 스페이서막(724)과 함께 식각하여 제1 핀형 활성 영역(F1)에 제1 예비 리세스(PR1)가 형성되고 제1 예비 리세스(PR1)의 양 측에서 제1 핀형 활성 영역(F1)의 양 측벽을 덮는 한 쌍의 제1 핀 절연 스페이서(128A)가 형성될 수 있다. 일부 실시예들에서, 제1 예비 리세스(PR1)를 형성하기 위하여 제1 핀형 활성 영역(F1)을 식각하는 동안 더미 게이트 구조체(DGS)의 더미 게이트 캡핑층(D118)이 소모되어 그 두께가 작아질 수 있다.
도 14a 및 도 14b를 참조하면, 도 13a 및 도 13b의 결과물에서 제1 예비 리세스(PR1)를 통해 노출된 제1 핀형 활성 영역(F1)의 일부를 선택적으로 제거하여 제1 핀형 활성 영역(F1)에 제1 리세스(R11)를 형성한다. 제1 리세스(R11)를 형성하기 위하여 제1 핀형 활성 영역(F1)의 일부를 제거하는 동안 더미 게이트 캡핑층(D118), 제1 게이트 절연 스페이서(124A), 및 제1 핀 절연 스페이서(128A)가 식각 마스크로 이용될 수 있다.
제1 리세스(R11)의 바닥면은 제1 핀 절연 스페이서(128A)의 탑 부분보다 제1 수직 거리(H11)만큼 더 낮은 레벨에 위치될 수 있다. 제1 리세스(R11)는 제1 핀형 활성 영역(F1)의 제1 상면(FT1)으로부터 제1 깊이(RD11)를 가진다. 제1 리세스(R11)의 바닥면은 후속 공정에서 형성되는 제1 소스/드레인 영역(130A)과 제1 핀형 활성 영역(F1)과의 계면을 제공할 수 있다. 따라서, 제1 소스/드레인 영역(130A)과 제1 핀형 활성 영역(F1)과의 계면이 제1 핀형 활성 영역(F1)의 제1 상면(FT1)으로부터 제1 깊이(RD11)를 가질 수 있다.
일부 실시예들에서, 도 4에 예시한 집적회로 소자(300) 또는 도 5에 예시한 집적회로 소자(400)를 제조하기 위하여, 도 14a 및 도 14b를 참조하여 설명한 공정에서 제1 핀형 활성 영역(F1)의 일부를 제거하는 동안 제1 핀 절연 스페이서(128A)의 일부를 함께 제거하여, 도 4에 예시한 제1 리세스(R31) 및 제1 핀 절연 스페이서(328A)를 형성하거나, 도 5에 예시한 제1 리세스(R41) 및 제1 핀 절연 스페이서(428A)를 형성할 수도 있다. 다른 일부 실시예들에 있어서, 도 14a 및 도 14b를 참조하여 설명한 공정은 생략 가능하다.
도 13a 내지 도 14b를 참조하여 설명한 공정들을 수행하는 데 있어서, 제1 영역(I)에 외측 게이트 절연 스페이서(724G), 제1 핀 절연 스페이서(128A), 및 제1 리세스(R11)를 형성하기 위하여, 스페이서막(724)과 제1 핀형 활성 영역(F1)의 건식 식각 공정 및 습식 세정 공정을 수행할 수 있다.
일부 실시예들에서, 건식 식각 공정을 이용하여 스페이서막(724)의 일부와 제1 핀형 활성 영역(F1)의 일부를 제거할 수 있다. 그 결과, 제1 핀형 활성 영역(F1)에 제1 예비 리세스(PR1)(도 13a 및 도 13b 참조)가 형성될 수 있다. 또한, 제1 예비 리세스(PR1)의 형성과 동시에, 제1 소자분리막(112A)과 제1 핀형 활성 영역(F1)의 양 측벽을 덮는 제1 핀 절연 스페이서(128A)가 형성될 수 있다. 그 후, 습식 세정 공정을 수행하여 습식 세정액에 노출되는 제1 핀형 활성 영역(F1)의 일부를 더 제거하여 제1 영역(I)에서 제1 리세스(R11)를 형성할 수 있다.
필요에 따라, 상기 건식 식각 공정 및 습식 세정 공정시 식각 분위기 및/또는 식각 선택비를 제어하여 제1 핀 절연 스페이서(128A)의 크기를 원하는 바에 따라 조절할 수 있다. 상기 건식 식각 공정 및/또는 습식 세정 공정을 수행하는 동안 식각 분위기에 함께 노출되는 스페이서막(724)도 일부 제거되어, 도 14b에 예시한 바와 같은 형상의 외측 게이트 절연 스페이서(724G)가 얻어질 수 있다.
일부 실시예들에서, 도 12a 및 도 12b를 참조하여 설명한 스페이서막(724) 형성 공정에서, 스페이서막(724)이 SiOCN 막과 상기 SiOCN 막을 덮는 산화막을 포함하도록 형성될 수 있다. 이 경우, 상기 습식 세정 공정을 수행하는 동안 상기 산화막이 습식 세정액에 노출되면서 제거될 수 있다. 그 결과, 제1 리세스(R11)가 얻어진 후, 더미 게이트 구조체(DGS)의 측벽에 남아 있는 외측 게이트 절연 스페이서(724G)와, 제1 핀형 활성 영역(F1) 중 제1 리세스(R11)가 형성된 부분의 양 측벽에 남아 있는 제1 핀 절연 스페이서(128A)는 산화막은 포함하지 않고, SiOCN 막만을 포함할 수 있다.
상기 건식 식각 공정을 수행하기 위한 일 예에서, NH3, CF4, 또는 이들의 조합을 식각 가스로 이용하는 플라즈마 식각 공정을 수행할 수 있다. 상기 습식 세정 공정을 수행하기 위한 일 예에서, HF 세정액을 이용할 수 있다. 그러나, 본 발명의 기술적 사상은 상기 예시한 바에 한정되지 않고, 다양한 변형 및 변경이 가능하다.
도 15a 및 도 15b를 참조하면, 제1 영역(I)에서 제1 리세스(R11)를 통해 노출되는 제1 핀형 활성 영역(F1)의 표면으로부터 에피텍셜 성장 공정에 의해 반도체층을 형성하여 복수의 제1 소스/드레인 영역(130A)을 형성한다. 복수의 제1 소스/드레인 영역(130A)은 불순물이 도핑된 반도체층, 예를 들면 불순물이 도핑된 Si, SiGe, 또는 SiC로 이루어질 수 있다.
일부 실시예들에 있어서, 도 14a 및 도 14b를 참조하여 설명한 공정이 생략된 경우, 제1 리세스(R11) 대신 도 13a 및 도 13b에 예시한 제1 예비 리세스(PR1)가 제1 핀형 활성 영역(F1)에 남게 될 수 있으며, 제1 소스/드레인 영역(130A)은 제1 예비 리세스(PR1)를 통해 노출되는 제1 핀형 활성 영역(F1)의 표면으로부터 에피텍셜 성장될 수 있다.
일부 실시예들에서, 제1 소스/드레인 영역(130A)의 형성 공정은 도 15a 및 도 15b를 참조하여 설명한 공정에 따라 행해지지 않고, 도 17a 및 도 17b를 참조하여 후술하는 제2 리세스(R12)의 형성 공정을 수행한 후에 행해질 수 있다. 이 경우, 도 14a 및 도 14b를 참조하여 설명한 바와 같이 제1 영역(I)에 제1 리세스(R11)를 형성한 후, 도 15a 및 도 15b를 참조하여 설명한 공정은 생략하고 도 16a 및 도 16b를 참조하여 후술하는 공정을 수행할 수 있다.
도 16a 및 도 16b를 참조하면, 제1 마스크 패턴(730)(도 15a 및 도 15b 참조)을 제거한 후, 제1 영역(I)은 제2 마스크 패턴(740)으로 덮은 상태에서, 제2 영역(II)에서 스페이서막(724)을 식각하여 더미 게이트 구조체(DGS)의 양 측벽 위에서 내측 게이트 절연 스페이서(722)를 덮는 외측 게이트 절연 스페이서(724G)를 형성한다. 제2 영역(II)에서, 내측 게이트 절연 스페이서(722) 및 외측 게이트 절연 스페이서(724G)는 제2 게이트 절연 스페이서(124B)를 구성할 수 있다. 제2 영역(II)에서 외측 게이트 절연 스페이서(724G)를 형성하는 동안, 스페이서막(724)이 식각됨에 따라 제2 핀형 활성 영역(F2)이 노출될 수 있다. 이와 같이 노출되는 제2 핀형 활성 영역(F2)도 스페이서막(724)과 함께 식각하여 제2 핀형 활성 영역(F2)에 제2 예비 리세스(PR2)를 형성할 수 있다. 일부 실시예들에서, 제2 핀형 활성 영역(F2)을 식각하는 동안 더미 게이트 구조체(DGS)의 더미 게이트 캡핑층(D118)이 소모되어 그 두께가 작아질 수 있다.
제2 영역(II)에서 외측 게이트 절연 스페이서(724G) 및 제2 예비 리세스(PR2)를 형성하는 동안, 제2 핀형 활성 영역(F2)의 양 측벽에 스페이서막(724)의 일부인 제2 핀 절연 스페이서(128B)가 남게 될 수 있다.
도 17a 및 도 17b를 참조하면, 도 16a 및 도 16b의 결과물에서 제2 예비 리세스(PR2)를 통해 노출된 제2 핀형 활성 영역(F2)을 선택적으로 제거하여 제2 핀형 활성 영역(F2)에 제2 리세스(R12)를 형성한다. 제2 리세스(R12)를 형성하기 위하여 제2 핀형 활성 영역(F2)을 제거하는 동안 더미 게이트 캡핑층(D118), 제2 게이트 절연 스페이서(124B), 및 제2 핀 절연 스페이서(128B)가 식각 마스크로 이용될 수 있다. 제2 리세스(R12)의 바닥면은 제2 핀 절연 스페이서(128B)의 탑 부분보다 제2 수직 거리(H12)만큼 더 낮은 레벨에 위치될 수 있다. 제2 수직 거리(H12)는 제1 수직 거리(H11)보다 더 클 수 있다. 제2 리세스(R12)는 제2 핀형 활성 영역(F2)의 제2 상면(FT2)으로부터 제2 깊이(RD12)를 가진다. 제2 리세스(R12)의 바닥면은 후속 공정에서 형성되는 제2 소스/드레인 영역(130B)과 제2 핀형 활성 영역(F2)과의 계면을 제공할 수 있다. 따라서, 제2 소스/드레인 영역(130B)과 제2 핀형 활성 영역(F2)과의 계면이 제2 핀형 활성 영역(F2)의 제2 상면(FT2)으로부터 제2 깊이(RD12)를 가질 수 있다. 제2 깊이(RD12)는 제1 깊이(RD11)보다 더 클 수 있다.
도 16a 내지 도 17b를 참조하여 설명한 공정들을 수행하는 데 있어서, 제2 영역(II)에 외측 게이트 절연 스페이서(724G), 제2 핀 절연 스페이서(128B), 및 제2 리세스(R12)를 형성하기 위하여, 도 13a 내지 도 14b를 참조하여 설명한 바와 유사하게 스페이서막(724)과 제2 핀형 활성 영역(F2)의 건식 식각 공정 및 습식 세정 공정을 수행할 수 있다. 필요에 따라, 상기 건식 식각 공정 및 습식 세정 공정시 식각 분위기 및/또는 식각 선택비를 제어하여, 도 3 내지 도 5, 도 8b, 및 도 9a 내지 도 9c에 예시한 바와 같이 다양한 깊이를 가지는 제2 리세스(R22, R32, R42, R52) 중 어느 하나를 형성하거나, 도 5에 예시한 바와 같이 제2 핀형 활성 영역(F2)의 양 측벽에 제2 핀 절연 스페이서(128B)가 남지 않도록 하거나, 제2 핀 절연 스페이서(128B)의 형상 및 크기를 원하는 바에 따라 조절하여, 예를 들면 도 9a 내지 도 9c에 예시한 제2 핀 절연 스페이서(628B, 638B), 또는 이로부터 본 발명의 기술적 사상의 범위 내에서 다양하게 변형 및 변경된 구조의 제2 절연 스페이서를 형성할 수 있다.
도 18a 및 도 18b를 참조하면, 제2 영역(II)에서 제2 리세스(R12)를 통해 노출되는 제2 핀형 활성 영역(F2)의 표면으로부터 에피텍셜 성장 공정에 의해 반도체층을 형성하여 복수의 제2 소스/드레인 영역(130B)을 형성한다. 복수의 제2 소스/드레인 영역(130B)은 제1 영역(I)에 형성된 복수의 제1 소스/드레인 영역(130A)의 상면(T1)의 레벨보다 더 높은 레벨의 상면(T2)을 가지도록 형성될 수 있다.
일부 실시예들에서, 도 15a 및 도 15b를 참조하여 전술한 공정을 생략한 경우, 제2 영역(II)에 제2 리세스(R12)를 형성하고 제2 마스크 패턴(740)을 제거한 후 제1 영역(I)에 복수의 제1 소스/드레인 영역(130A)을 형성할 수 있다. 복수의 제1 소스/드레인 영역(130A)은 복수의 제2 소스/드레인 영역(130B)을 형성하는 동안 복수의 제2 소스/드레인 영역(130B)와 함께 형성될 수도 있고, 복수의 제2 소스/드레인 영역(130B)을 형성하기 전, 또는 그 후에 형성될 수도 있다.
도 19a 및 도 19b를 참조하면, 제2 마스크 패턴(740)(도 18a 및 도 18b 참조)을 제거한 후, 제1 영역(I) 및 제2 영역(II)에서 상기 제1 및 제2 소스/드레인 영역(130A, 130B), 더미 게이트 구조체(DGS), 및 제1 및 제2 게이트 절연 스페이서(124A, 124B)를 덮는 게이트간 절연막(132)을 형성한다.
게이트간 절연막(132)을 형성하기 위한 일 예에서, 제1 영역(I) 및 제2 영역(II)에서 상기 제1 및 제2 소스/드레인 영역(130A, 130B), 더미 게이트 구조체(DGS), 및 제1 및 제2 게이트 절연 스페이서(124A, 124B)를 충분한 두께로 덮는 절연막을 형성할 수 있다. 그 후, 복수의 더미 게이트 구조체(DGS)가 노출될 수 있도록 상기 절연막이 형성된 결과물을 평탄화하여, 평탄화된 상면을 가지는 게이트간 절연막(132)을 형성할 수 있다.
도 20a 및 도 20b를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 게이트간 절연막(132)을 통해 노출되는 복수의 더미 게이트 구조체(DGS)를 제거하여, 제1 영역(I)에는 제1 게이트 공간(GH1)을 형성하고, 제2 영역(II)에는 제2 게이트 공간(GH2)을 형성한다.
제1 게이트 공간(GH1)을 통해 제1 게이트 절연 스페이서(124A) 및 제1 핀형 활성 영역(F1)이 노출되고, 제2 게이트 공간(GH2)을 통해 제2 게이트 절연 스페이서(124B) 및 제2 핀형 활성 영역(F2)이 노출될 수 있다.
도 21a 및 도 21b를 참조하면, 제1 영역(I) 및 제2 영역(II)에서 제1 및 제2 게이트 공간(GH1, GH2) (도 20b 참조) 내에 제1 및 제2 인터페이스막(116A, 116B), 제1 및 제2 게이트 절연막(118A, 118B), 및 제1 및 제2 게이트 라인(GL1, GL2)을 형성한다. 제1 및 제2 인터페이스막(116A, 116B)을 형성하기 위한 일 예에서, 제1 및 제2 게이트 공간(GH1, GH2)(도 20b 참조) 내에서 노출되는 제1 및 제2 핀형 활성 영역(F1, F2)의 일부를 산화시킬 수 있다.
제1 및 제2 게이트 절연막(118A, 118B)과 제1 및 제2 게이트 라인(GL1, GL2)은 제1 및 제2 게이트 공간(GH1, GH2)(도 20b 참조)의 내부를 채우면서 게이트간 절연막(132)의 상면을 덮도록 형성될 수 있다. 제1 및 제2 게이트 절연막(118A, 118B)은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다.
제1 및 제2 게이트 라인(GL1, GL2)은 제1 및 제2 게이트 공간(GH1, GH2)을 채우기에 충분한 두께로 형성될 수 있다. 제1 및 제2 게이트 라인(GL1, GL2)은 각각 제1 금속 함유층(MGA) 및 제2 금속 함유층(MGB)을 포함할 수 있다. 제1 금속 함유층(MGA) 및 제2 금속 함유층(MGB)에 대한 상세한 사항은 도 2a 내지 도 2d를 참조하여 설명한 바를 참조한다. 제1 및 제2 게이트 라인(GL1, GL2)을 형성하기 위하여 ALD, CVD, 또는 PVD 공정을 이용할 수 있다.
도 22a 및 도 22b를 참조하면, 도 21a 및 도 21b의 결과물에 대하여 제1 영역(I) 및 제2 영역(II)에서 평탄화 공정에 의해 불필요한 부분들을 제거하여, 제1 및 제2 게이트 라인(GL1, GL2)과 제1 및 제2 게이트 절연막(118A, 118B)이 제1 및 제2 게이트 공간(GH1, GH2) 내에만 남도록 한다.
상기 평탄화 공정의 결과로서, 제1 및 제2 게이트 절연 스페이서(124A, 124B) 및 게이트간 절연막(132)이 각각의 상면으로부터 소정 두께만큼 소모되어, 이들의 Z 방향을 따르는 크기, 즉 수직 방향 두께가 작아질 수 있으며, 제1 및 제2 게이트 라인(GL1, GL2)의 상면 주위에서 제1 및 제2 게이트 절연막(118A, 118B)의 상면, 제1 및 제2 게이트 절연 스페이서(124A, 124B)의 상면, 및 게이트간 절연막(132)의 상면이 노출될 수 있다.
도 23a 및 도 23b를 참조하면, 제1 영역(I) 및 제2 영역(II)에서, 제1 및 제2 게이트 라인(GL1, GL2)의 상면 및 게이트간 절연막(132)의 상면을 덮는 블로킹 절연막(134) 및 층간절연막(136)을 차례로 형성한다.
그 후, 필요에 따라, 층간절연막(136) 위에 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 층간절연막(136), 블로킹 절연막(134), 및 게이트간 절연막(132)을 차례로 식각하여 이들을 관통하는 콘택홀(도시 생략)을 형성한 후, 상기 콘택홀 내에 도전 물질을 채워, 제1 및 제2 소스/드레인 영역(130A, 130B)에 전기적으로 연결되는 소스/드레인 콘택 플러그(도시 생략)를 형성할 수 있다.
도 10a 내지 도 23b를 참조하여 설명한 집적회로 소자의 제조 방법에서는 제1 영역(I)에 제1 리세스(R11)를 형성하고 제1 소스/드레인 영역(130A)을 형성한 후, 그 후속 공정으로서 제2 영역(II)에 제2 리세스(R12)를 형성하고 제2 소스/드레인 영역(130B)을 형성하는 경우를 예로 들어 설명하였으나, 본 발명의 기술적 사상은 상기 예시한 바에 한정되지 않는다. 예를 들면, 제2 영역(II)에 제2 리세스(R12)를 형성하고 제2 소스/드레인 영역(130B)을 형성한 후, 그 후속 공정으로서 제1 영역(I)에 제1 리세스(R11)를 형성하고 제1 소스/드레인 영역(130A)을 형성할 수도 있다.
도 10a 내지 도 23b를 참조하여 도 2a 내지 도 2d에 예시한 집적회로 소자(100)의 제조 방법을 예로 들어 설명하였으나, 도 10a 내지 도 23b를 참조하여 설명한 바로부터 도 3 내지 도 5에 예시한 집적회로 소자(200, 300, 400) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있다. 또한, 도 8a 및 도 8b, 도 9a 내지 도 9c에 예시한 로직 소자(500B, 600)를 형성하기 위하여, 도 10a 및 도 10b를 참조하여 설명한 공정에서, 제2 영역(II)에 상호 평행하게 연장되는 복수의 제2 핀형 활성 영역(F2)을 형성할 수 있다. 이 경우, 도 11a 내지 도 17b를 참조하여 설명한 바와 같은 공정들을 수행한 결과, 복수의 제2 핀형 활성 영역(F2)에는 각각 제2 리세스(R52)가 형성될 수 있다. 이 때, 다양한 공정 조건들을 변화시켜 도 8b 및 도 9a 내지 도 9c에 예시한 바와 같이 다양한 구조를 가지는 제2 핀 절연 스페이서(128B, 628B, 638B)를 형성하거나 일부 영역에서는 제2 핀 절연 스페이서가 형성되지 않도록 할 수 있다.
그 후, 도 18a 및 도 18b를 참조하여 제2 소스/드레인 영역(130B)의 형성 방법에 대하여 설명한 바와 유사한 방법으로, 도 8b 및 도 9a 내지 도 9c에 예시한 바와 같이 복수의 제2 핀형 활성 영역(F2)을 가로질러 연장되며 복수의 제2 핀형 활성 영역(F2)에 연결되는 제2 소스/드레인 영역(530)을 형성할 수 있다. 제2 소스/드레인 영역(530)이 형성된 결과물에 대하여 도 19a 내지 도 23b를 참조하여 설명한 공정들을 수행하여 블로킹 절연막(134) 및 층간절연막(136)을 차례로 형성한 후, 층간절연막(136), 블로킹 절연막(134), 및 게이트간 절연막(132)을 관통하여 제2 소스/드레인 영역(530)을 노출시키는 콘택홀(도시 생략)을 형성하고, 상기 콘택홀 내에 도전 물질을 채워 제2 소스/드레인 영역(530)에 연결되는 제1 도전성 플러그(CP1)를 형성하고, 제1 도전성 플러그(CP1) 위에 상부 절연막(562) 및 제1 도전성 비아 콘택(VC1)을 차례로 형성할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법에 의하면, 집적회로 소자를 구성하는 단위 소자들의 종류 및 구조에 따라 요구되는 서로 다른 전기적 특성을 확보할 수 있도록 서로 다른 구조를 집적회로 소자를 단순화된 공정으로 용이하게 제조할 수 있다. 따라서, 최적의 신뢰성 및 성능을 제공하는 집적회로 소자를 용이하게 구현할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
128A: 제1 핀 절연 스페이서, 128B: 제2 핀 절연 스페이서, 130A: 제1 소스/드레인 영역, 130B: 제2 소스/드레인 영역, R11: 제 리세스, R12: 제2 리세스.

Claims (20)

  1. 제1 영역 및 제2 영역을 가지는 기판과,
    상기 제1 영역에서 상기 기판으로부터 돌출되고, 제1 상면과 상기 제1 상면으로부터 제1 깊이의 제1 리세스를 가지는 제1 핀형 활성 영역과,
    상기 제1 리세스를 채우는 제1 소스/드레인 영역과,
    상기 제1 상면을 덮고 상기 제1 핀형 활성 영역에 교차하는 방향으로 연장되는 제1 게이트 라인과,
    상기 제2 영역에서 상기 기판으로부터 돌출되고, 제2 상면과 상기 제2 상면으로부터 상기 제1 깊이보다 더 깊은 제2 깊이의 제2 리세스를 가지는 제2 핀형 활성 영역과,
    상기 제2 리세스를 채우는 제2 소스/드레인 영역과,
    상기 제2 상면을 덮고 상기 제2 핀형 활성 영역에 교차하는 방향으로 연장되는 제2 게이트 라인과,
    상기 제1 핀형 활성 영역의 하부 양 측벽을 덮는 제1 소자분리막과,
    상기 제2 핀형 활성 영역의 하부 양 측벽을 덮는 제2 소자분리막을 포함하고,
    상기 제1 소스/드레인 영역은 상기 기판으로부터 제1 수직 거리에 있는 레벨에서 상기 제1 게이트 라인의 연장 방향을 따라 제1 최대 폭을 가지고,
    상기 제2 소스/드레인 영역은 상기 기판으로부터 상기 제1 수직 거리보다 작은 제2 수직 거리에 있는 레벨에서 상기 제2 게이트 라인의 연장 방향을 따라 상기 제1 최대 폭보다 큰 제2 최대 폭을 가지고,
    상기 제1 소자분리막은 수직 방향에서 제1 최소 두께를 가지고,
    상기 제2 소자분리막은 상기 수직 방향에서 상기 제1 최소 두께보다 큰 제2 최소 두께를 가지는 집적회로 소자.
  2. 제1항에 있어서,
    상기 제2 소자분리막 위에서 상기 제2 소스/드레인 영역을 덮는 핀 절연 스페이서를 더 포함하고,
    상기 핀 절연 스페이서는 상기 제2 소스/드레인 영역과 제2 핀형 활성 영역과의 계면보다 상기 기판으로부터 더 멀리 돌출되어 있는 집적회로 소자.
  3. 제2항에 있어서,
    상기 제2 소자분리막은 상기 제2 리세스의 양 측에서 상기 제2 소스/드레인 영역과 제2 핀형 활성 영역과의 계면보다 상기 기판으로부터 더 멀리 돌출되어 있는 집적회로 소자.
  4. 제1항에 있어서,
    상기 제1 소자분리막 위에서 상기 제1 소스/드레인 영역과 제1 핀형 활성 영역과의 제1 계면보다 더 높은 레벨까지 돌출되어 있고 상기 제1 소스/드레인 영역을 덮는 제1 핀 절연 스페이서와,
    상기 제2 소자분리막 위에서 상기 제2 소스/드레인 영역과 제2 핀형 활성 영역과의 제2 계면보다 더 높은 레벨까지 돌출되어 있고 상기 제2 소스/드레인 영역을 덮는 제2 핀 절연 스페이서를 더 포함하는 집적회로 소자.
  5. 제4항에 있어서,
    상기 제1 계면으로부터 상기 제1 핀 절연 스페이서의 탑 부분까지의 제1 수직 거리보다 상기 제2 계면으로부터 상기 제2 핀 절연 스페이서의 탑 부분까지의 제2 수직 거리가 더 큰 집적회로 소자.
  6. 제1항에 있어서,
    상기 제1 핀형 활성 영역의 연장 방향에 따르는 상기 제1 리세스의 폭은 상기 제2 핀형 활성 영역의 연장 방향에 따르는 상기 제2 리세스의 폭보다 더 작은 집적회로 소자.
  7. 제1항에 있어서,
    상기 제1 소자분리막의 상면의 레벨은 상기 제2 소자분리막의 상면의 레벨보다 더 낮은 집적회로 소자.
  8. 제1항에 있어서,
    상기 제1 영역은 SRAM 영역이고, 상기 제2 영역은 로직 영역인 집적회로 소자.
  9. 제1 영역 및 제2 영역을 가지는 기판과,
    상기 제1 영역에서 상기 기판으로부터 돌출되어 상호 평행하게 연장되고 각각 제1 상면과 상기 제1 상면으로부터 제1 깊이의 제1 리세스를 가지는 복수의 제1 핀형 활성 영역과,
    상기 복수의 제1 핀형 활성 영역 중에서 선택된 하나의 제1 핀형 활성 영역의 제1 리세스를 채우는 제1 소스/드레인 영역과,
    상기 제2 영역에서 상기 기판으로부터 돌출되어 상호 평행하게 연장되고 각각 제2 상면과 상기 제2 상면으로부터 상기 제1 깊이보다 더 깊은 제2 깊이의 제2 리세스를 가지는 복수의 제2 핀형 활성 영역과,
    상기 복수의 제2 핀형 활성 영역 중에서 선택된 하나의 제2 핀형 활성 영역의 제2 리세스를 채우는 제2 소스/드레인 영역과,
    상기 선택된 하나의 제1 핀형 활성 영역의 하부 양 측벽을 덮는 제1 소자분리막과,
    상기 선택된 하나의 제2 핀형 활성 영역의 하부 양 측벽을 덮는 제2 소자분리막을 포함하고,
    상기 제1 소스/드레인 영역은 상기 기판으로부터 제1 수직 거리에 있는 레벨에서 상기 복수의 제1 핀형 활성 영역의 연장 방향과 교차하는 방향을 따라 제1 최대 폭을 가지고,
    상기 제2 소스/드레인 영역은 상기 기판으로부터 상기 제1 수직 거리보다 작은 제2 수직 거리에 있는 레벨에서 상기 복수의 제2 핀형 활성 영역의 연장 방향과 교차하는 방향을 따라 상기 제1 최대 폭보다 큰 제2 최대 폭을 가지고,
    상기 제1 소자분리막은 수직 방향에서 제1 최소 두께를 가지고,
    상기 제2 소자분리막은 상기 수직 방향에서 상기 제1 최소 두께보다 큰 제2 최소 두께를 가지는 집적회로 소자.
  10. 제9항에 있어서,
    상기 선택된 하나의 제1 핀형 활성 영역과 상기 제1 소스/드레인 영역과의 계면의 레벨보다 상기 선택된 하나의 제2 핀형 활성 영역과 상기 제2 소스/드레인 영역과의 계면의 레벨이 더 낮은 집적회로 소자.
  11. 제9항에 있어서,
    상기 제1 소자분리막 위에서 상기 제1 소스/드레인 영역을 덮고 제1 수직 길이를 가지는 제1 핀 절연 스페이서와,
    상기 제2 소자분리막 위에서 상기 제2 소스/드레인 영역을 덮고 상기 제1 수직 길이보다 더 작은 제2 수직 길이를 가지는 제2 핀 절연 스페이서를 더 포함하는 집적회로 소자.
  12. 제11항에 있어서,
    상기 제1 핀 절연 스페이서의 탑 부분은 상기 선택된 하나의 제1 핀형 활성 영역과 상기 제1 소스/드레인 영역과의 계면보다 더 높지 않은 레벨에 위치하고,
    상기 제2 핀 절연 스페이서는 상기 선택된 하나의 제2 핀형 활성 영역과 상기 제2 소스/드레인 영역과의 계면보다 더 높은 레벨까지 돌출되어 있는 집적회로 소자.
  13. 삭제
  14. 삭제
  15. 제9항에 있어서,
    상기 복수의 제1 핀형 활성 영역 및 상기 복수의 제2 핀형 활성 영역은 각각 동일한 폭을 가지는 집적회로 소자.
  16. 기판의 제1 영역에 배치되는 제1 핀형 활성 영역과 상기 기판의 제2 영역에 배치되는 제2 핀형 활성 영역을 형성하는 단계와,
    상기 제1 핀형 활성 영역의 하부 양 측벽을 덮는 제1 소자분리막과, 상기 제2 핀형 활성 영역의 하부 양 측벽을 덮는 제2 소자분리막을 형성하는 단계와,
    상기 기판 상에 상기 제1 핀형 활성 영역 및 상기 제2 핀형 활성 영역을 덮는 스페이서막을 형성하는 단계와,
    상기 제2 영역은 제1 마스크 패턴으로 덮여 있는 상태에서 상기 제1 영역에서 상기 스페이서막을 식각하면서 상기 제1 핀형 활성 영역에 제1 깊이의 제1 리세스를 형성하는 단계와,
    상기 제1 리세스를 채우는 제1 소스/드레인 영역을 형성하는 단계와,
    상기 제1 영역은 제2 마스크 패턴으로 덮여 있는 상태에서 상기 제2 영역에서 상기 스페이서막을 식각하면서 상기 제2 핀형 활성 영역에 상기 제1 깊이보다 더 깊은 제2 리세스를 형성하는 단계와,
    상기 제2 리세스를 채우는 제2 소스/드레인 영역을 형성하는 단계를 포함하고,
    상기 제1 소스/드레인 영역은 상기 기판으로부터 제1 수직 거리에 있는 레벨에서 상기 제1 핀형 활성 영역의 연장 방향과 교차하는 방향을 따라 제1 최대 폭을 가지고,
    상기 제2 소스/드레인 영역은 상기 기판으로부터 상기 제1 수직 거리보다 작은 제2 수직 거리에 있는 레벨에서 상기 제2 핀형 활성 영역의 연장 방향과 교차하는 방향을 따라 상기 제1 최대 폭보다 큰 제2 최대 폭을 가지고,
    상기 제1 소자분리막은 수직 방향에서 제1 최소 두께를 가지고,
    상기 제2 소자분리막은 상기 수직 방향에서 상기 제1 최소 두께보다 큰 제2 최소 두께를 가지는 집적회로 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 영역에서 상기 제1 핀형 활성 영역을 덮고 제1 폭을 가지는 제1 게이트 라인과, 상기 제2 영역에서 상기 제2 핀형 활성 영역을 덮고 상기 제1 폭보다 더 작은 제2 폭을 가지는 제2 게이트 라인을 형성하는 단계를 더 포함하는 집적회로 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 제1 게이트 라인 및 상기 제2 게이트 라인을 형성하는 단계는 상기 제1 소스/드레인 영역을 형성하는 단계 및 상기 제2 소스/드레인 영역을 형성하는 단계 후 수행되는 집적회로 소자의 제조 방법.
  19. 제17항에 있어서,
    상기 스페이서막으로부터 상기 제2 게이트 라인의 양 측에 배치되는 게이트 절연 스페이서를 형성하는 단계와, 상기 스페이서막으로부터 상기 제2 핀형 활성 영역의 양 측에 배치되는 핀 절연 스페이서를 형성하는 단계를 더 포함하고, 상기 게이트 절연 스페이서의 적어도 일부와 상기 핀 절연 스페이서는 동시에 형성되는 집적회로 소자의 제조 방법.
  20. 제16항에 있어서,
    상기 제2 리세스를 형성하는 단계에서 상기 제2 리세스는 상기 제2 소자분리막의 상면보다 더 낮은 레벨의 바닥면을 가지도록 형성되는 집적회로 소자의 제조 방법.
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