CN108242425B - 集成电路器件及制造其的方法 - Google Patents

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Abstract

一种集成电路(IC)器件包括分别从衬底的第一区域和第二区域凸出的第一鳍型有源区和第二鳍型有源区、第一栅线和第二栅线、以及第一源极/漏极区和第二源极/漏极区。第一鳍型有源区具有第一顶表面，第一凹陷具有从第一顶表面起的第一深度。第一源极/漏极区填充第一凹陷并具有第一宽度。第二鳍型有源区具有第二顶表面，第二凹陷具有从第二顶表面起的第二深度。第二深度大于第一深度。第二源极/漏极区填充第二凹陷并具有第二宽度。第二宽度大于第一宽度。

Description

集成电路器件及制造其的方法
技术领域
发明构思涉及集成电路(IC)器件及制造其的方法，更具体地，涉及包括场效应晶体管(FET)的IC器件及制造其的方法。
背景技术
由于电子技术的发展，IC器件近来已被快速地按比例缩小。因为半导体器件不仅会需要高的操作速度，而且会需要操作的精度，所以已经对优化半导体器件中包括的晶体管的结构的方法进行了各种各样的研究。
发明内容
发明构思涉及集成电路(IC)器件，其被配置为根据形成在相同衬底上的器件的种类和结构而确保被不同地需要的电特性，纵使器件区域的面积随着IC器件的按比例缩小而减小。
发明构思还涉及制造IC器件的方法，通过该方法，具有有效结构的IC器件可以根据单元器件的种类被容易地制造，使得可以根据形成在相同衬底上的器件的种类的结构而确保被不同地需要的电特性，纵使器件区域的面积随着IC器件的按比例缩小而减小。
根据发明构思的一些示例实施方式，一种IC器件包括含第一区域和第二区域的衬底。第一鳍型有源区在第一区域中从衬底凸出。第一鳍型有源区具有第一顶表面以及具有从第一顶表面起的第一深度的第一凹陷。第一源极/漏极区填充第一凹陷并具有第一宽度。第一栅线覆盖第一顶表面。第一栅线在交叉第一鳍型有源区的方向上延伸。第二鳍型有源区在第二区域中从衬底凸出。第二鳍型有源区具有第二顶表面以及具有从第二顶表面起的第二深度的第二凹陷。第二深度大于第一深度。第二源极/漏极区填充第二凹陷并具有第二宽度。第二宽度大于第一宽度。第二栅线覆盖第二顶表面。第二栅线在交叉第二鳍型有源区的方向上延伸。
根据发明构思的一些示例实施方式，包括衬底的IC器件。衬底包括第一区域和第二区域。多个第一鳍型有源区在第一区域中从衬底凸出。所述多个第一鳍型有源区彼此平行延伸。所述多个第一鳍型有源区的每个包括第一顶表面以及具有从第一顶表面起的第一深度的第一凹陷。第一源极/漏极区填充所述多个第一鳍型有源区当中的一个第一鳍型有源区的第一凹陷。第一源极/漏极区具有第一宽度。多个第二鳍型有源区在第二区域中从衬底凸出。所述多个第二鳍型有源区彼此平行延伸。所述多个第二鳍型有源区的每个包括第二顶表面以及具有从第二顶表面起的第二深度的第二凹陷。第二深度大于第一深度。第二源极/漏极区分别填充所述多个第二鳍型有源区的第二凹陷。第二源极/漏极区包括多个源极/漏极分支部分和源极/漏极合并部分。源极/漏极合并部分连接到所述多个源极/漏极分支部分。源极/漏极合并部分交叉所述多个第二鳍型有源区在所述多个第二鳍型有源区之上延伸。第二源极/漏极区具有第二宽度。第二宽度大于第一宽度。
根据发明构思的一些示例实施方式，一种制造IC器件的方法包括在衬底的第一区域中形成第一鳍型有源区以及在衬底的第二区域中形成第二鳍型有源区、在衬底上形成间隔物层、在第一鳍型有源区中形成第一凹陷、形成第一源极/漏极区以填充第一凹陷、在第二鳍型有源区中形成第二凹陷、以及形成第二源极/漏极区以填充第二凹陷。间隔物层覆盖第一鳍型有源区和第二鳍型有源区。第一凹陷具有第一深度被形成在第一鳍型有源区中。形成第一凹陷包括在衬底的第二区域用第一掩模图案覆盖的同时在衬底的第一区域中蚀刻间隔物层。第一源极/漏极区具有第一宽度。第二凹陷具有第二深度。形成第二凹陷包括在衬底的第一区域用第二掩模图案覆盖的同时在衬底的第二区域中蚀刻间隔物层。第二深度大于第一深度。第二源极/漏极区具有第二宽度。第二宽度大于第一宽度。
根据发明构思的一些示例实施方式，一种集成电路器件包括含第一区域和第二区域的衬底、在第一区域中从衬底凸出的第一鳍型有源区、第一源极/漏极区、跨越第一沟道区的第一栅线、在第二区域中从衬底凸出的第二鳍型有源区、第二源极/漏极区、以及跨越第二沟道区的第二栅线。第一鳍型有源区包括由第一鳍型有源区中的第一凹陷限定的第一沟道区。第一沟道区具有第一高度。第二鳍型有源区包括由第二鳍型有源区中的第二凹陷限定的第二沟道区。第二沟道区具有大于第一高度的第二高度。第一源极/漏极区在第一凹陷中。第二源极/漏极区在第二凹陷中。
附图说明
发明构思将由以下结合附图的详细描述被更清楚地理解，附图中：
图1示出根据发明构思的一些示例实施方式的集成电路(IC)器件的主要部件的平面布局；
图2A是图1中用虚线示出的区域“IA”和“IIA”中包括的主要部件的透视图；
图2B是沿图1的线B1-B1'和B2-B2'截取的剖视图；
图2C是沿图1的线C1-C1'和C2-C2'截取的剖视图；
图2D是沿图1的线D1-D1'和D2-D2'截取的剖视图；
图3是根据发明构思的一些示例实施方式的IC器件的剖视图；
图4是根据发明构思的一些示例实施方式的IC器件的剖视图；
图5是根据发明构思的一些示例实施方式的IC器件的剖视图；
图6是根据发明构思的一些示例实施方式的IC器件的框图；
图7是根据发明构思的一些示例实施方式的IC器件中包括的存储器件的主要部件的俯视图；
图8A是根据发明构思的一些示例实施方式的IC器件的逻辑区域中包括的逻辑器件的主要部件的俯视图；
图8B是一些部件的沿图8A的线B2-B2'截取的剖视图；
图9A至9C是根据发明构思的一些示例实施方式的IC器件中包括的逻辑器件的剖视图；以及
图10A至23B是制造根据发明构思的一些示例实施方式的IC器件的方法的顺序工艺的剖视图，其中图10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A、21A、22A和23A是主要部件的沿图1的线B1-B1'和B2-B2'截取的剖视图，示出顺序的工艺操作，图10B、11B、12B、13B、14B、15B、16B、17B、18B、19B、20B、21B、22B和23B是主要部件的沿图1的线C1-C1'和C2-C2'截取的剖视图，示出顺序的工艺操作。
具体实施方式
图1示出根据发明构思的一些示例实施方式的集成电路(IC)器件100的主要部件的平面布局。
参照图1，IC器件100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以是配置为实现不同功能的区域。在一些实施方式中，第一区域I可以是存储器区域，第二区域II可以是非存储器区域。存储器区域可以是静态随机存取存储器(SRAM)区域、动态RAM(DRAM)区域、磁性RAM(MRAM)区域、电阻式RAM(RRAM)区域或相变RAM(PRAM)区域)。非存储器区域可以是逻辑区域。在发明构思的一些示例实施方式中，第一区域I可以是SRAM区域的局部区域，第二区域II可以是逻辑区域的局部区域。
IC器件100的第一区域I可以包括多个第一鳍型有源区F1和多条第一栅线GL1。所述多个第一鳍型有源区F1可以在第一方向(X方向)上且彼此平行地延伸。所述多条第一栅线GL1可以在所述多个第一鳍型有源区F1之上在第二方向(Y方向)上延伸，并交叉所述多个第一鳍型有源区F1。第一晶体管TR1可以分别形成在所述多个第一鳍型有源区F1与所述多条第一栅线GL1之间的交叉处。所述多个第一鳍型有源区F1中的一些可以以第一节距P1布置。所述多个第一鳍型有源区F1中的另外的第一鳍型有源区可以以可变节距形成，使得两个相邻的第一鳍型有源区F1之间的距离可以根据位置而变化。
IC器件100的第二区域II可以包括多个第二鳍型有源区F2和多条第二栅线GL2。所述多个第二鳍型有源区F2可以以恒定的节距且彼此平行地延伸。所述多条第二栅线GL2可以在交叉所述多个第二鳍型有源区F2的方向上在所述多个第二鳍型有源区F2之上延伸。第二晶体管TR2可以分别形成在所述多个第二鳍型有源区F2与所述多条第二栅线GL2之间的交叉处。所述多个第二鳍型有源区F2可以以第二节距P2布置。第二节距P2可以小于第一节距P1。例如，第一节距P1可以是第二节距P2的大约两倍，但发明构思不限于此。所述多个第一鳍型有源区F1的每个的宽度W1可以等于所述多个第二鳍型有源区F2的每个的宽度W2。
虽然图1示出了所述多个第一鳍型有源区F1和所述多个第二鳍型有源区F2在第一方向(X方向)上延伸并且所述多条第一栅线GL1和所述多条第二栅线GL2在第二方向(Y方向)上延伸的情况，但发明构思不限于此。所述多个第一鳍型有源区F1和所述多个第二鳍型有源区F2延伸的方向以及第一栅线GL1和第二栅线GL2延伸的方向可以被各种各样地选择。
图2A是图1中用虚线示出的区域“IA”和“IIA”中包括的主要部件的透视图。图2B是沿图1的线B1-B1'和B2-B2'截取的剖视图。图2C是沿图1的线C1-C1'和C2-C2'截取的剖视图。图2D是沿图1的线D1-D1'和D2-D2'截取的剖视图。
参照图2A至2D，IC器件100可以包括可在衬底110的第一区域I中从衬底110凸出的第一鳍型有源区F1以及可在衬底110的第二区域II中从衬底110凸出的第二鳍型有源区F2。在图2C中，第一鳍型有源区F1和第二鳍型有源区F2的最低水平分别用虚线BL1和BL2示出。
衬底110可以包括半导体(例如硅(Si)或锗(Ge))或化合物半导体(例如硅锗(SiGe)、硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)或铟磷化物(InP))。衬底110可以包括导电区域，例如掺杂阱或掺杂结构。
第一鳍型有源区F1的第一沟道区CH1和第二鳍型有源区F2的第二沟道区CH2可以包括单种材料。例如，包括第一沟道区CH1和第二沟道区CH2的整个第一鳍型有源区F1和第二鳍型有源区F2可以包括硅(Si)。在一些另外的实施方式中，第一鳍型有源区F1和第二鳍型有源区F2的一些部分可以包括锗(Ge)，并且第一鳍型有源区F1和第二鳍型有源区F2的另外的部分可以包括硅(Si)。
在第一区域I中，第一鳍型有源区F1的两个下侧壁可以用形成在衬底110上的第一器件隔离膜112A覆盖，并且第一沟道区CH1可以在垂直于衬底110的主表面(X-Y平面)的方向(Z方向)上在第一器件隔离膜112A之上凸出为鳍型。第一沟道区CH1可以用第一界面膜116A覆盖。
第一栅极绝缘膜118A和第一栅线GL1可以形成在第一界面膜116A上并覆盖第一沟道区CH1以及在交叉第一鳍型有源区F1的方向上延伸。第一栅极绝缘膜118A和第一栅线GL1可以延伸并覆盖第一鳍型有源区F1和第一器件隔离膜112A的顶表面和两个侧壁。第一晶体管TR1可以形成在第一鳍型有源区F1与第一栅线GL1之间的交叉处。
在第二区域II中，第二鳍型有源区F2的两个下侧壁可以用形成在衬底110上的第二器件隔离膜112B覆盖，并且第二沟道区CH2可以在垂直于衬底110的主表面的方向(Z方向)上在第二器件隔离膜112B之上凸出为鳍型。第二沟道区CH2可以用第二界面膜116B覆盖。第二栅极绝缘膜118B和第二栅线GL2可以形成在第二界面膜116B上并覆盖第二沟道区CH2并在交叉第二鳍型有源区F2的方向上延伸。第二栅极绝缘膜118B和第二栅线GL2可以延伸并覆盖第二鳍型有源区F2的顶表面和两个侧壁以及第二器件隔离膜112B。第二晶体管TR2可以分别形成在第二鳍型有源区F2与第二栅线GL2之间的交叉处。
第一栅线GL1可以具有在第一方向(X方向)上的第一宽度GW1，第一方向为第一鳍型有源区F1延伸的方向，而第二栅线GL2可以具有在第一方向(X方向)上的第二宽度GW2，第一方向是第二鳍型有源区F2延伸的方向。第二宽度GW2可以小于第一宽度GW1。第一区域I中两个相邻的第一栅线GL1之间的距离IGW1可以小于第二区域II中两个相邻的第二栅线GL2之间的距离IGW2。
第一界面膜116A和第二界面膜116B可以分别通过氧化第一鳍型有源区F1和第二鳍型有源区F2的暴露表面而获得。第一界面膜116A和第二界面膜116B的每个可以包括具有约9或更低的介电常数的低k材料膜，例如硅氧化物膜、硅氮氧化物膜或其组合。
第一栅极绝缘膜118A和第二栅极绝缘膜118B可以包括硅氧化物膜、高k电介质膜或其组合。高k电介质膜可以包括具有比硅氧化物膜更高的介电常数的材料。第一栅极绝缘膜118A和第二栅极绝缘膜118B可以具有约10到约25的介电常数。第一栅极绝缘膜118A和第二栅极绝缘膜118B可以包括但不限于铪氧化物、铪氮氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物或其组合。
第一栅线GL1和第二栅线GL2的每条可以包括第一含金属层MGA和第二含金属层MGB。第一含金属层MGA的功能可以是调节功函数。第二含金属层MGB的功能可以是填充第一含金属层MGA之上的空间。第一含金属层MGA可以包括钛(Ti)、钽(Ta)、铝(Al)及其组合。第一含金属层MGA可以包括单个膜或多层结构。第二含金属层MGB可以包括上功函数调节膜、导电阻挡膜、间隙填充金属膜或其组合。上功函数调节膜可以包括钛铝化物(TiAl)、钛铝碳化物(TiAlC)、钛铝氮化物(TiAlN)、钛碳化物(TiC)、钽碳化物(TaC)、铪硅化物(HfSi)或其组合。导电阻挡膜可以包括金属氮化物，例如钛氮化物(TiN)、钽氮化物(TaN)或其组合。间隙填充金属膜可以包括钨(W)。上功函数调节膜、导电阻挡膜和间隙填充金属膜中的至少一个可以被省略。在一些实施方式中，第一栅线GL1和第二栅线GL2的每条可以包括TiAlC/TiN/W堆叠结构、TiN/TaN/TiAlC/TiN/W堆叠结构或TiN/TaN/TiN/TiAlC/TiN/W堆叠结构。
第一晶体管TR1和第二晶体管TR2可以是其中沟道分别形成在第一鳍型有源区F1和第二鳍型有源区F2的顶表面和两个侧壁中的三维(3D)MOS晶体管。
在第一区域I中，第一界面膜116A、第一栅极绝缘膜118A和第一栅线GL1的每个的两个侧壁可以用第一栅极绝缘间隔物124A覆盖。在第二区域II中，第二界面膜116B、第二栅极绝缘膜118B和第二栅线GL2的每个的两个侧壁可以用第二栅极绝缘间隔物124B覆盖。第一栅极绝缘间隔物124A和第二栅极绝缘间隔物124B可以包括硅氮化物(SiN)、硅氧碳氮化物(SiOCN)、硅碳氮化物(SiCN)或其组合。在一些实施方式中，第一栅极绝缘间隔物124A可以包括与第一栅线GL1的侧壁接触的SiN膜以及覆盖第一栅线GL1的侧壁的SiOCN膜并且其间具有SiN膜。此外，第二鳍绝缘间隔物128B可以包括与第二栅线GL2的侧壁接触的SiN膜以及覆盖第二栅线GL2的侧壁的SiOCN膜并且其间具有SiN膜。
在第一区域I中，第一凹陷R11可以在第一鳍型有源区F1中形成在第一栅线GL1的两侧，并用第一源极/漏极区130A填充。第一源极/漏极区130A可以通过在第一源极/漏极区130A和第一栅线GL1之间的第一栅极绝缘间隔物124A与第一栅线GL1绝缘。第一源极/漏极区130A可以包括半导体层，其可以从第一鳍型有源区F1的形成第一凹陷R11的内壁的表面外延生长。第一源极/漏极区130A可以具有在与第一鳍型有源区F1的第一顶表面FT1大致相同的水平处的顶表面T1。第一凹陷R11可以具有从第一鳍型有源区F1的第一顶表面FT1起的第一深度RD11。第一凹陷R11的底表面可以提供第一源极/漏极区130A与第一鳍型有源区F1之间的界面。因此，第一源极/漏极区130A与第一鳍型有源区F1之间的界面可以具有从第一鳍型有源区F1的第一顶面FT1起的第一深度RD11。当在此使用时，术语“深度”是指在垂直于衬底110的主表面(X-Y平面)的方向(例如-Z方向)上的长度。第一深度RD11可以对应于第一沟道区CH1的高度。
在第二区域II中，第二凹陷R12可以在第二鳍型有源区F2中形成在第二栅线GL2的两侧，并用第二源极/漏极区130B填充。通过其间的第二栅极绝缘间隔物124B，第二源极/漏极区130B可以与第二栅线GL2绝缘。第二源极/漏极区130B可以包括半导体层，其从第二鳍型有源区F2的形成第二凹陷区域R2的内壁的表面外延生长。第二源极/漏极区130B可以具有在与第二鳍型有源区F2的第二顶表面FT2大致相同的水平处的顶表面T2。第二源极/漏极区130B的顶表面T2可以在与第一源极/漏极区130A的顶表面T1大致相同的水平处。从第二鳍型有源区F2的第二顶表面FT2到第二凹陷R12的底表面的第二深度RD12可以深于第一深度RD11。第二凹陷R12的底表面可以提供第二源极/漏极区130B与第二鳍型有源区F2之间的界面。因此，第二源极/漏极区130B与第二鳍型有源区F2之间的界面可以具有从第二鳍型有源区F2的第二顶表面FT2起的第二深度RD12。此外，从第一凹陷R11的底表面到第一源极/漏极区130A的高度可以小于从第二凹陷R12的底表面到第二源极/漏极区130B的高度。当在此使用时，术语“高度”是指在垂直于衬底110的主表面的方向(例如Z方向)上的垂直长度。第二沟道区CH2可以具有对应于第二深度RD12的高度。
如图2C中所示，第一凹陷R11在第一鳍型有源区F1延伸的方向上的宽度RW1可以小于第二凹陷R12在第二鳍型有源区F2延伸的方向上的宽度RW2。
在一些实施方式中，第一源极/漏极区130A和第二源极/漏极区130B的每个可以具有包括多个外延生长的SiGe层的嵌入式SiGe结构。所述多个SiGe层可以具有不同的Ge含量。在一些另外的实施方式中，第一源极/漏极区130A和第二源极/漏极区130B可以包括外延生长的Si层或外延生长的SiC层。虽然图2A至2C示出了第一源极/漏极区130A和第二源极/漏极区130B的每个具有特定截面形状的情况，但发明构思不限于此。例如，第一源极/漏极区130A和第二源极/漏极区130B的每个可以具有各种截面形状中的一种，例如多边形(例如四边形、五边形和六边形)、圆形或椭圆形。
形成在第一区域I中的第一源极/漏极区130A的尺寸可以小于形成在第二区域II中的第二源极/漏极区130B的尺寸。例如，第一源极/漏极区130A在第一栅线GL1延伸的方向上的宽度SW1可以小于第二源极/漏极区130B在第二栅线GL2延伸的方向上的宽度SW2。
在第一区域I和第二区域II中，栅极间电介质膜132可以在所述多条第一栅线GL1中的相邻第一栅线之间以及所述多条第二栅线GL2中相邻第二栅线之间。栅极间电介质膜132可以覆盖所述多条第一栅线GL1和所述多条第二栅线GL2中的相邻栅线之间的第一源极/漏极区130A和第二源极/漏极区130B。栅极间电介质膜132可以包括硅氧化物膜。
在第一区域I中，一对第一鳍绝缘间隔物128A可以覆盖第一鳍型有源区F1的其中形成第一凹陷R11的部分的两个侧壁。该对第一鳍绝缘间隔物128A可以在第一器件隔离膜112A之上从衬底110凸出到比第一源极/漏极区130A与第一鳍型有源区F1之间的界面处更高的水平，并覆盖第一源极/漏极区130A的两个侧壁。
在第二区域II中，一对第二鳍绝缘间隔物128B可以覆盖第二鳍型有源区F2的其中形成第二凹陷R12的部分的两个侧壁。该对第二鳍绝缘间隔物128B可以在第二器件隔离膜112B之上从衬底110凸出到比第二源极/漏极区130B与第二鳍型有源区F2之间的界面处更高的水平，并覆盖第二源极/漏极区130B的两个侧壁。该对第一鳍绝缘间隔物128A可以具有比该对第二鳍绝缘间隔物128B更大的高度，但发明构思不限于此。
从第二源极/漏极区130B与第二鳍型有源区F2之间的界面到第二鳍绝缘间隔物128B的顶部的第二垂直距离H12可以大于从第一源极/漏极区130A与第一鳍型有源区F1之间的界面到第一鳍绝缘间隔物128A的顶部的第一垂直距离H11。
在第一区域I中，第一鳍型有源区F1的其中形成第一凹陷R11的部分的两个侧壁可以与栅极间电介质膜132间隔开，其间具有第一鳍绝缘间隔物128A。在第二区域II中，第二鳍型有源区F2的其中形成第二凹陷R12的部分的两个侧壁可以与栅极间电介质膜132间隔开，其间具有第二鳍绝缘间隔物128B。
第一鳍绝缘间隔物128A和第二鳍绝缘间隔物128B可以包括与第一栅极绝缘间隔物124A和第二栅极绝缘间隔物124B中包括的材料相同的材料。例如，第一鳍绝缘间隔物128A和第二鳍绝缘间隔物128B以及第一栅极绝缘间隔物124A和第二栅极绝缘间隔物124B的每个可以包括SiOCN、SiCN或其组合。
在一些实施方式中，第一鳍绝缘间隔物128A可以与第一栅极绝缘间隔物124A成一体。此外，第二鳍绝缘间隔物128B可以与第二栅极绝缘间隔物124B成一体。例如，第一鳍绝缘间隔物128A可以在形成于第一栅线GL1与第一鳍型有源区F1之间的凹角部(参照图2A中的CN1)中与第一栅极绝缘间隔物124A成一体。此外，第二鳍绝缘间隔物128B可以在形成于第二栅线GL2与第二鳍型有源区F2之间的凹角部(参照图2A中的CN2)中与第二栅极绝缘间隔物124B成一体。
在第一区域I中安置在位于第一栅线GL1的两侧的第一鳍绝缘间隔物128A下方的第一器件隔离膜112A的顶表面可以处于比在第二区域II中安置在第二栅线GL2的两侧的第二器件隔离膜112B的顶表面更低的水平处。
在第一区域I和第二区域II中，阻挡绝缘膜134可以形成在所述多条第一栅线GL1和第二栅线GL2以及栅极间电介质膜132上。阻挡绝缘膜134可以限制和/或防止不想要的异物(例如氧)到所述多条第一栅线GL1和所述多条第二栅线GL2中的渗透。阻挡绝缘膜134可以包括SiN、SiON、SiOCN或其组合。层间绝缘膜136可以形成在阻挡绝缘膜134上。层间绝缘膜136可以包括硅氧化物膜，但不限于此。
在图1至2D中所示的IC器件100中，在第一区域I中，具有相对较小尺寸的第一源极/漏极区130A可以从具有相对较小深度的第一凹陷R11的底表面生长。因此，由第一晶体管TR1体现的存储单元的尺寸可以在第一区域I中被有效地减小。相反，在第二区域II中，具有相对较大尺寸的第二源极/漏极区130B可以从具有相对较大深度的第二凹陷R12的底表面生长。因此，可以增大施加到第二沟道区CH2的应力以致改善第二晶体管TR2的性能。此外，图1至2D中所示的IC器件100可以被有效地配置以增大第二晶体管TR2的操作速度。此外，在第一区域I中，第一鳍型有源区F1的其中形成第一凹陷R11的部分的两个侧壁可以用第一鳍绝缘间隔物128A覆盖。在第二区域II中，第二鳍型有源区F2的其中形成第二凹陷R12的部分的两个侧壁可以用第二鳍绝缘间隔物128B覆盖。结果，可以增强第一鳍型有源区F1和第二鳍型有源区F2与邻近于其的另外的导电区域之间的绝缘特性。如上所述，IC器件100可以具有不同的结构，以根据器件的种类和结构确保被不同地需要的电特性，使得IC器件100的性能和可靠性可以增大。
图3是根据发明构思的一些示例实施方式的IC器件200的剖视图。图3示出IC器件200的与沿图1的线B1-B1'和B2-B2'截取的剖视图对应的部分的部件。在图3中，与图1至2D中相同的附图标记用于表示相同的元件，并且其详细描述被省略。
图3中所示的IC器件200可以具有与图2A至2D中所示的IC器件100相同的配置。在图3中所示的IC器件200中，第一区域I中形成在第一鳍型有源区F1中的第一凹陷R11的深度可以小于第二区域II中形成在第二鳍型有源区F2中的第二凹陷R22的深度。然而，在IC器件200的第二区域II中，第二器件隔离膜112B可以在第二凹陷R22的两侧的衬底110之上凸出得比第二源极/漏极区130B与第二鳍型有源区F2之间的界面处更远。第二源极/漏极区130B与第二鳍型有源区F2之间的界面可以在比第二器件隔离膜112B的顶表面更低的水平处。
在第二区域II中从第二源极/漏极区130B与第二鳍型有源区F2之间的界面到第二鳍绝缘间隔物128B的顶部的第二垂直距离H22可以大于在第一区域I中从第一源极/漏极区130A与第一鳍型有源区F1之间的界面到第一鳍绝缘间隔物128A的顶部的第一垂直距离H11。
图4是根据发明构思的一些示例实施方式的IC器件300的剖视图。图4示出IC器件300的与沿图1的线B1-B1'和B2-B2'截取的剖视图对应的部分的部件。在图4中，与图1至3中相同的附图标记用于表示相同的元件，并且其详细描述被省略。
图4中所示的IC器件300可以具有与图3中所示的IC器件200大致相同的配置。在图4中所示的IC器件300中，第一区域I中形成在第一鳍型有源区F1中的第一凹陷R31的深度可以小于第二区域II中形成在第二鳍型有源区F2中的第二凹陷R32的深度。然而，在第二区域II中，一对第二鳍绝缘间隔物128B的顶部可以在比第二源极/漏极区130B与第二鳍型有源区F2之间的界面更高的水平处，而在第一区域I中，一对第一鳍绝缘间隔物328A的顶部可以在不高于第一源极/漏极区130A与第一鳍型有源区F1之间的界面的水平的水平处。该对第一鳍绝缘间隔物328A的顶水平可以在与第一源极/漏极区130A和第一鳍型有源区F1之间的界面相同的水平处，但发明构思不限于此。对该对第一鳍绝缘间隔物328A的详细描述可以与参照图2A至2D给出的对该对第一鳍绝缘间隔物128A的详细描述大致相同。
在IC器件300的第二区域II中，第二器件隔离膜112B可以在第二凹陷R32的两侧的衬底110之上凸出得比第二源极/漏极区130B与第二鳍型有源区F2之间的界面更远。第二源极/漏极区130B与第二鳍型有源区F2之间的界面可以在比第二器件隔离膜112B的顶表面更低的水平处。
第一区域I中的第一源极/漏极区130A的尺寸可以小于第二区域II中的第二源极/漏极区130B的尺寸。例如，第一源极/漏极区130A在第一栅线GL1延伸的方向上的宽度可以小于第二源极/漏极区130B在第二栅线GL2延伸的方向上的宽度。此外，从第一凹陷R31的底表面到第一源极/漏极区130A的高度可以小于从第二凹陷R32的底表面到第二源极/漏极区130B的高度。
图5是根据发明构思的一些示例实施方式的IC器件400的剖视图。图5示出IC器件400的与沿图1的线B1-B1'和B2-B2'截取的剖视图对应的部分的部件。在图5中，与图1至4中相同的附图标记用于表示相同的元件，并且其详细描述被省略。
图5中所示的IC器件400可以具有与图4中所示的IC器件300大致相同的配置。然而，图5中所示的IC器件400在第二区域II中可以不包括覆盖第二鳍型有源区F2的其中形成第二凹陷R42的部分的两个侧壁的鳍绝缘间隔物。
第一区域I中形成在第一鳍型有源区F1中的第一凹陷R41的深度可以小于第二区域II中形成在第二鳍型有源区F2中的第二凹陷R42的深度。在第一区域I中，一对第一鳍绝缘间隔物428A的顶部可以在不高于第一源极/漏极区130A与第一鳍型有源区F1之间的界面的水平的水平处。该对第一鳍绝缘间隔物428A的顶水平可以在与第一源极/漏极区130A和第一鳍型有源区F1之间的界面大致相同的水平处，但发明构思不限于此。对该对第一鳍绝缘间隔物428A的详细描述可以与参照图2A至2D给出的对该对第一鳍绝缘间隔物128A的详细描述大致相同。
在第二区域II中，第二器件隔离膜112B可以在第二凹陷R42的两侧从衬底110凸出得比第二源极/漏极区130B与第二鳍型有源区F2之间的界面处更远。第二源极/漏极区130B与第二鳍型有源区F2之间的界面可以在比第二器件隔离膜112B的顶表面更低的水平处。
图6是根据发明构思的一些示例实施方式的IC器件500的框图。
参照图6，IC器件500可以包括存储器区域510和逻辑区域520。
存储器区域510可以包括已经在上面参照图1至5描述了的第一区域I的配置中的至少一个。存储器区域510可以包括SRAM、DRAM、MRAM、RRAM和PRAM中的至少一个。逻辑区域520可以包括已经在上面参照图1至5描述了的第二区域II的配置中的至少一个。逻辑区域520可以包括配置为提供期望的逻辑功能的标准单元(例如计数器和缓冲器)。标准单元可以包括含多个电路元件(例如晶体管和寄存器)的各种类型的逻辑单元。逻辑单元可以被包括在例如与(AND)、与非(NAND)、或(OR)、或非(NOR)、异或(XOR)、异或非(XNOR)、反相器(INV)、加法器(ADD)、缓冲器(BUF)、延迟(DLY)、过滤器(FIL)、多路复用器(MXT/MXIT)、或/与/反相器(OAI)、与/或(AO)、与/或/反相器(AOI)、D触发器、复位触发器、主从器件触发器和/或锁存器中。
图7是根据发明构思的一些示例实施方式的在图6中所示的IC器件500的存储器区域510中包括的存储器件500A的主要部件的俯视图。在图7中，与图1至6中相同的附图标记用于表示相同的元件，并且其详细描述被省略。
参照图7，存储器件500A可以包括含多个SRAM单元(例如514A、514B、514C和514D)的SRAM阵列514，所述多个SRAM单元可以在衬底上布置成矩阵形状。图7示出四个SRAM单元514A、514B、514C和514D，其每个可以包括六个FinFET。
SRAM单元514A、514B、514C和514D的每个可以包括可从衬底(参照图2A至图5中的110)凸出并在第一方向(X方向)上彼此平行延伸的多个第一鳍型有源区F1。在所述多个SRAM单元514A、514B、514C和514D中，多条第一栅线GL1可以在所述多个第一鳍型有源区F1上延伸并交叉所述多个第一鳍型有源区F1。
可以被包括在SRAM单元514A、514B、514C和514D中的第一上拉晶体管PU1、第一下拉晶体管PD1、第一传输晶体管PS1、第二上拉晶体管PU2、第二下拉晶体管PD2和第二传输晶体管PS2可以由形成在所述多条第一栅线GL1与所述多个第一鳍型有源区F1之间的交叉处的多个FinFET器件体现。例如，在SRAM单元514A中，晶体管可以分别形成在所述多个第一鳍型有源区F1与所述多条第一栅线GL1之间的六个交叉处，并包括第一传输晶体管PS1、第二传输晶体管PS2、第一下拉晶体管PD1、第二下拉晶体管PD2、第一上拉晶体管PU1和第二上拉晶体管PU2。
第一上拉晶体管PU1和第二上拉晶体管PU2的每个可以是PMOS晶体管，第一下拉晶体管PD1、第二下拉晶体管PD2、第一传输晶体管PS1、和第二传输晶体管PS2可以是NMOS晶体管。
存储器件500A可以包括与参照图1至5描述的IC器件100、200、300和400中的至少一个的第一区域I相同的配置。
图8A是根据发明构思的一些示例实施方式的可以被包括在图6中所示的IC器件500的逻辑区域520中的逻辑器件500B的主要部件的俯视图。图8B是一些部件的沿着图8A的线B2-B2'截取的剖视图。在图8A和8B中，与图1至5中相同的附图标记用于表示相同的元件，并且其详细描述被省略。
参照图8A和8B，逻辑器件500B可以具有包括形成在衬底(参照图2A至5中的110)上的至少一个逻辑功能电路的逻辑单元LC。逻辑单元LC可以包括第一器件区域R1和第二器件区域R2。第一器件区域R1与第二器件区域R2之间的区域可以用衬底110上的隔离绝缘膜564覆盖。多个第二鳍型有源区F2可以在第一器件区域R1和第二器件区域R2中在第一方向(X方向)上延伸。所述多个第二鳍型有源区F2可以在第一器件区域R1和第二器件区域R2中以恒定的节距形成。
在逻辑单元LC中，多条第二栅线GL2可以在交叉所述多个第二鳍型有源区F2的方向上延伸。晶体管可以分别形成在所述多条第二栅线GL2与所述多个第二鳍型有源区F2之间的交叉处。所述多条第二栅线GL2可以在形成于衬底110上的多个FinFET器件之间共享。
在一些实施方式中，逻辑器件500B可以包括与参照图1至5描述的IC器件100、200、300和400中的至少一个的第二区域II相同的配置。
如参照图2A至2D所述，第二凹陷R52可以分别形成在逻辑器件500B中的所述多个第二鳍型有源区F2中。第二凹陷R52的每个可以具有拥有比形成在第一区域I中形成的第一鳍型有源区F1中的第一凹陷(例如参照图2A至2D描述的第一凹陷R11)的深度更大的深度的底表面。与参照图3描述的第二凹陷R22类似，第二凹陷R52可以具有在比第二器件隔离膜112B的顶表面更低的水平处的底表面。
逻辑器件500B可以包括可交叉所述多个第二鳍型有源区F2延伸并连接到所述多个第二鳍型有源区F2的第二源极/漏极区530。第二源极/漏极区530可以包括多个源极/漏极分支部分532以及源极/漏极合并部分534。所述多个源极/漏极分支部分532可以填充所述多个第二鳍型有源区F2的各个第二凹陷R52。源极/漏极合并部分534可以连接到所述多个源极/漏极分支部分532并在所述多个第二鳍型有源区F2之上交叉所述多个第二鳍型有源区F2延伸。对第二源极/漏极区530的详细描述可以与参照图2A至2D给出的对第二源极/漏极区130B的详细描述大致相同。
第二器件隔离膜112B可以在第二凹陷R52的两侧从衬底110凸出得比第二源极/漏极区530与第二鳍型有源区F2之间的界面处更远。第二源极/漏极区530与所述多个第二鳍型有源区F2之间的界面可以在比第二器件隔离膜112B的顶表面更低的水平处。所述多个源极/漏极分支部分532与所述多个第二鳍型有源区F2之间的界面可以在比参照图2A至2D所述的可形成在第一区域I中的第一鳍型有源区F1与第一源极/漏极区130A之间的界面更低的水平处。第二凹陷R52的底表面可以在比参照图2A至5描述的第一凹陷R11、R31和R41的底表面更低的水平处。
所述多个源极/漏极分支部分532的每个的两个侧壁可以用第二鳍绝缘间隔物128B覆盖。第二鳍绝缘间隔物128B可以在远离衬底110的方向上凸出到比所述多个源极/漏极分支部分532与所述多个第二鳍型有源区F2之间的界面更高的水平。
第二器件隔离膜112B的顶表面的水平可以根据位置而变化。如图8B中所示，覆盖在连接到一个第二源极/漏极区530的多个第二鳍型有源区F2当中的最外第二鳍型有源区F2的外侧壁的第二器件隔离膜112B的顶表面可以在比覆盖在连接到一个第二源极/漏极区530的所述多个第二鳍型有源区F2当中的除最外第二鳍型有源区F2之外的内侧第二鳍型有源区F2的两个侧壁的第二器件隔离膜112B的顶表面更低的水平处。该构造可以由于所述多个第二鳍型有源区F2的形成密度而获得。例如，在用于形成第二鳍绝缘间隔物128B的回蚀刻工艺期间，相对较低的图案密度可以呈现在所述多个第二鳍型有源区F2当中的最外第二鳍型有源区F2外侧。因此，第二器件隔离膜112B的顶表面的水平在最外第二鳍型有源区F2外侧可以比最外第二鳍型有源区F2内侧更低。
图8B示出两个第二鳍绝缘间隔物128B安置在所述多个第二鳍型有源区F2中的两个相邻第二鳍型有源区之间并且所述两个相邻第二鳍绝缘间隔物128B的每个与所述多个源极/漏极分支部分532中的两个相邻源极/漏极分支部分中的一个接触的情况。然而，本发明构思不限于图8B中所示的配置。
多个第一导电插塞CP1和多个第二导电插塞CP2可以形成在所述多个第二鳍型有源区域F2上。所述多个第一导电插塞CP1可以连接到第二源极/漏极区530，所述多个第二导电插塞CP2可以连接到第二栅线GL2。多个第一导电通路接触VC1可以形成在所述多个第一导电插塞CP1上。多个第二导电通路接触(未示出)可以形成在所述多个第二导电插塞CP2上。
在逻辑单元LC中，电源线VDD可以连接到第一器件区域R1中的第二鳍型有源区F2，接地线VSS可以连接到第二器件区域R2中的第二鳍型有源区F2。所述多个第一导电插塞CP1和第二导电插塞CP2可以通过所述多个第一导电通路接触VC1和所述多个第二导电通路接触(未示出)连接到多个互连层568。
所述多个第一导电插塞CP1和第二导电插塞CP2、所述多个第一导电通路接触VC1、所述多个第二导电通路接触(未示出)、以及所述多个互连层568的每个可以包括金属膜和围绕金属膜的导电屏障膜。金属膜可以包括钨(W)或钴(Co)。导电屏障膜可以包括Ti、Ta、TiN、TaN或其组合。
所述多个第一导电通路接触VC1和所述多个第二导电通路接触(未示出)可以通过上绝缘膜562彼此绝缘。上绝缘膜562可以包括硅氧化物膜、硅氮化物膜或其组合。例如，上绝缘膜562可以包括原硅酸四乙酯(TEOS)膜或具有约2.2到约2.4的超低介电常数K的超低K(ULK)膜。ULK膜可以包括SiOC膜或SiCOH膜。
图8A和8B中所示的逻辑器件500B可以包括从具有相对较深深度的第二凹陷R52的底表面生长的第二源极/漏极区530。因此，施加到逻辑单元LC中包括的晶体管的沟道区的应力可以增大，并且充足的接触面积可以被提供在第二源极/漏极区530与所述多个第一导电插塞CP1之间。结果，可以提高逻辑单元LC的性能和操作速度，从而增大逻辑器件500B的可靠性。
图9A至9C是根据发明构思的一些示例实施方式的IC器件中包括的逻辑器件的剖视图。图9A至9C是一些部件的沿着图8A的线B2-B2'截取的剖视图。在图9A至9C中，与图1至8B中相同的附图标记用于表示相同的元件，并且其详细描述被省略。
参照图9A，图6中所示的IC器件500的逻辑区域520可以包括逻辑器件600A。逻辑器件600A通常可以具有与参照图8A和8B描述的逻辑器件500B相同的配置。然而，逻辑器件600A可以包括多个第二鳍绝缘间隔物628B。
所述多个第二鳍绝缘间隔物628B可以在连接到一个第二源极/漏极区530的多个第二鳍型有源区F2中的两个相邻第二鳍型有源区之间在第二器件隔离膜112B之上延伸，并与多个源极/漏极分支部分532中的两个相邻源极/漏极分支部分接触。所述多个第二鳍绝缘间隔物628B可以具有不平坦的顶表面，该不平坦的顶表面的水平远离第二鳍型有源区F2而减小。对第二鳍绝缘间隔物628B的详细描述可以与参照图2A至2D给出的对第二鳍绝缘间隔物128B的详细描述大致相同。
参照图9B，图6中所示的IC器件500的逻辑区域520可以包括逻辑器件600B。逻辑器件600B可以具有与参照图8A和8B描述的逻辑器件500B大致相同的配置。然而，逻辑器件600B可以包括多个第二鳍绝缘间隔物638B。所述多个第二鳍绝缘间隔物638B的每个可以在连接到一个第二源极/漏极区530的多个第二鳍型有源区F2中的两个相邻第二鳍型有源区F2之间在第二器件隔离膜112B之上延伸，并且可以与所述多个源极/漏极分支部分532中的两个相邻源极/漏极分支部分接触。第二鳍绝缘间隔物638B的每个通常可以具有平坦的顶表面。对第二鳍绝缘间隔物638B的详细描述可以与参照图2A至2D给出的对第二鳍绝缘间隔物128B的详细描述大致相同。
参照图9C，图6中所示的IC器件500的逻辑区域520可以包括逻辑器件600C。逻辑器件600C可以具有与参照图9A描述的逻辑器件600A大致相同的配置。然而，在逻辑器件600C中，图9A中所示的第二鳍绝缘间隔物128B可以不形成在可覆盖连接到一个第二源极/漏极区530的所述多个第二鳍型有源区F2当中的最外第二鳍型有源区F2的外侧壁的第二器件隔离膜112B上。该构造可以由于所述多个第二鳍型有源区F2的密度而获得。例如，在用于形成第二鳍绝缘间隔物628B的回蚀刻工艺期间，图9A中所示的第二鳍绝缘间隔物128B可以由于相对较低的图案密度而不形成在所述多个第二鳍型有源区F2当中的最外第二鳍型有源区F2外侧。第二器件隔离膜112B的顶表面的水平在最外第二鳍型有源区F2的外侧可以比最外第二鳍型有源区F2内侧更低。
图10A至23B是根据发明构思的一些示例实施方式的制造IC器件的方法的顺序工艺的剖视图。在图10A至23B中，图10A、11A、……和23A是主要部件的沿着图1的线B1-B1'和B2-B2'截取的剖视图，示出顺序的工艺操作。图10B、11B、……和23B是主要部件的沿着图1的线C1-C1'和C2-C2'截取的剖视图，示出顺序的工艺操作。将参照图10A至23B描述根据发明构思的一些示例实施方式的制造图1至2D中所示的IC器件100的方法以及制造修改和改变了的IC器件的方法。在图10A至23B中，与图1至9中相同的附图标记用于表示相同的元件，并且其详细描述被省略。
参照图10A和10B，具有第一区域I和第二区域II的衬底110可以被制备。在第一区域I和第二区域II中，衬底110可以具有MOS区域。衬底110的第一区域I和第二区域II的每个可以包括PMOS晶体管区域和NMOS晶体管区域中的至少一个。
衬底110的局部区域可以在第一区域I和第二区域II中被蚀刻以形成可以从衬底110的主表面(X-Y平面)向上(例如在Z方向上)凸出并在第一方向(X方向)上延伸的第一鳍型有源区F1和第二鳍型有源区F2。第一鳍型有源区F1和第二鳍型有源区F2可以具有大致相同的宽度。第一鳍型有源区F1可以具有第一顶表面FT1，第二鳍型有源区F2可以具有第二顶面FT2。第一顶表面FT1和第二顶表面FT2可以在大致相同的水平处。根据将形成的MOS晶体管的沟道类型，第一鳍型有源区F1和第二鳍型有源区F2可以包括P型或N型扩散区域(未示出)。
绝缘膜在衬底110上形成以覆盖第一鳍型有源区F1和第二鳍型有源区F2之后，该绝缘膜可以被回蚀刻以形成第一器件隔离膜112A和第二器件隔离膜112B。第一鳍型有源区F1和第二鳍型有源区F2可以在第一器件隔离膜112A和第二器件隔离膜112B之上凸出并被暴露。第一器件隔离膜112A和第二器件隔离膜112B可以包括硅氧化物膜、硅氮化物膜、硅氮氧化物膜或其组合。
参照图11A和11B，在第一区域I和第二区域II中，虚设栅极结构DGS可以在第一鳍型有源区F1和第二鳍型有源区F2之上延伸，并交叉第一鳍型有源区F1和第二鳍型有源区F2。
虚设栅极结构DGS的每个可以包括在第一鳍型有源区F1和/或第二鳍型有源区F2上可顺序地堆叠的虚设栅极绝缘膜D114、虚设栅线D116和虚设栅极覆盖层D118。虚设栅极绝缘膜D114可以包括硅氧化物。虚设栅线D116可以包括多晶硅。虚设栅极覆盖层D118可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
参照图12A和12B，在第一区域I和第二区域II中，内栅极绝缘间隔物722可以被形成以覆盖虚设栅极结构DGS的每个的两个侧壁，间隔物层724可以被形成以覆盖第一鳍型有源区F1和第二鳍型有源区F2、虚设栅极结构DGS和内栅极绝缘间隔物722。
内栅极绝缘间隔物722可以包括硅氮化物(SiN)。间隔物层724可以包括SiOCN、SiCN或其组合。在一些实施方式中，间隔物层724可以包括含SiOCN的单个层。在一些另外的实施方式中，间隔物层724可以包括覆盖内栅极绝缘间隔物722的SiOCN膜以及覆盖SiOCN膜的氧化物膜。
参照图13A和13B，在第二区域II用第一掩模图案730覆盖的同时，间隔物层724可以在第一区域I中被部分地蚀刻，使得外栅极绝缘间隔物724G可以在虚设栅极结构DGS的两个侧壁上形成并覆盖内栅极绝缘间隔物722。在第一区域I中，内栅极绝缘间隔物722和外栅极绝缘间隔物724G可以构成第一栅极绝缘间隔物124A。在第一区域I中，在外栅极绝缘间隔物724G的形成期间，间隔物层724可以被蚀刻以暴露第一鳍型有源区F1。暴露的第一鳍型有源区F1也可以与间隔物层724一起被蚀刻，使得第一初始凹陷PR1可以在第一鳍型有源区F1中形成，并且一对第一鳍绝缘间隔物128A可以在第一初始凹陷PR1的两侧形成并覆盖第一鳍型有源区F1的两个侧壁。在一些实施方式中，在蚀刻第一鳍型有源区F1以形成第一初始凹陷PR1的工艺期间，虚设栅极结构DGS的虚设栅极覆盖层D118可以被去除并具有减小的厚度。
参照图14A和14B，第一鳍型有源区F1的由第一初始凹陷PR1暴露的部分可以从图13A和13B的所得结构被选择性地去除，使得第一凹陷R11可以在第一鳍型有源区F1中形成。在去除第一鳍型有源区F1的一部分以形成第一凹陷R11的工艺期间，虚设栅极覆盖层D118、第一栅极绝缘间隔物124A和第一鳍绝缘间隔物128A可以用作蚀刻掩模。
第一凹陷R11的底表面可以在比第一鳍绝缘间隔物128A的顶部低了第一垂直距离H11的水平处。第一凹陷R11可以具有从鳍型有源区F1的第一顶表面FT1起的第一深度RD11。第一凹陷R11的底表面可以提供第一鳍型有源区F1与随后将形成的第一源极/漏极区130A之间的界面。因此，第一鳍型有源区F1与第一源极/漏极区130A之间的界面可以具有从第一鳍型有源区F1的第一顶表面FT1起的第一深度RD11。
在一些实施方式中，为了制造图4中所示的IC器件300或图5中所示的IC器件400，第一鳍绝缘间隔物128A的部分也可以在参照图14A和14B描述的工艺中去除第一鳍型有源区F1的部分的工艺期间被去除。因此，图4中所示的第一凹陷R31和第一鳍绝缘间隔物328A可以被形成。或者，图5中所示的第一凹陷R41和第一鳍绝缘间隔物428A可以被形成。在一些另外的实施方式中，可以省略参照图14A和14B描述的工艺。
在参照图13A至14B描述的工艺期间，可以对间隔物层724和第一鳍型有源区F1执行干蚀刻工艺和湿清洁工艺，使得外栅极绝缘间隔物724G、第一鳍绝缘间隔物128A和第一凹陷R11可以在第一区域I中形成。
在一些实施方式中，间隔物层724的一部分和第一鳍型有源区F1的一部分可以通过使用干蚀刻工艺被去除。结果，第一初始凹陷(参照图13A和13B中的PR1)可以在第一鳍型有源区F1中形成。此外，在第一初始凹陷PR1的形成同时，第一鳍绝缘间隔物128A可以被形成以覆盖第一鳍型有源区F1的两个侧壁和第一器件隔离膜112A。此后，第一鳍型有源区F1的暴露于湿清洁溶液的部分可以通过使用湿清洁工艺被进一步去除，使得第一凹陷R11可以在第一区域I中形成。
在干蚀刻工艺和湿清洁工艺期间，第一鳍绝缘间隔物128A的尺寸可以视需要通过控制蚀刻气氛和/或蚀刻选择性而被调节。也暴露于蚀刻气氛的间隔物层724可以在干蚀刻工艺和/或湿清洁工艺期间被部分地去除，使得具有图14B中所示形状的外栅极绝缘间隔物724G可以被获得。
在一些实施方式中，在形成参照图12A和12B描述的间隔物层724的工艺期间，可以包括SiOCN膜和覆盖SiOCN膜的氧化物膜的间隔物层724可以被形成。在这种情况下，氧化物膜可以暴露于湿清洁溶液，并在湿清洁工艺期间被去除。结果，在获得第一凹陷R11之后，可以留在虚设栅极结构DGS的侧壁上的外栅极绝缘间隔物724G以及可以留在第一鳍型有源区F1的其中形成第一凹陷R11的部分的两个侧壁上的第一鳍绝缘间隔物128A可以不包括氧化物膜而仅包括SiOCN膜。
在干蚀刻工艺的一示例中，等离子体蚀刻工艺可以通过使用NH3、CF4或其组合作为蚀刻气体而被执行。在湿清洁工艺的一示例中，HF清洁溶液可以被执行。然而，发明构思不限于此，并且各种各样的改变和修改可以被作出。
参照图15A和15B，在第一区域I中，半导体层可以通过使用外延生长工艺从第一鳍型有源区F1的由第一凹陷R11暴露的表面形成，以形成多个第一源极/漏极区130A。所述多个第一源极/漏极区130A可以包括掺杂半导体层(例如掺杂Si、SiGe或SiC层)。
在一些实施方式中，当参照图14A和14B描述的工艺被省略时，图13A和13B中所示的第一初始凹陷PR1可以留在第一鳍型有源区F1上而非第一凹陷R11。第一源极/漏极区130A可以从第一鳍型有源区F1的由第一初始凹陷PR1暴露的表面外延生长。
在一些实施方式中，形成第一源极/漏极区130A的工艺可以不是如参照图15A和15B所述地被执行，而是如下面参照图17A和17B所述地在形成第二凹陷R12的工艺之后被执行。在这种情况下，在第一凹陷R11如参照图14A和14B所述地形成于第一区域I中之后，参照图15A和15B描述的工艺可以被省略，并且下面将参照图16A和16B描述的工艺可以被执行。
参照图16A和16B，在第一掩模图案(参照图15A和15B中的730)被去除之后，在第一区域I用第二掩模图案740覆盖的同时，间隔物层724可以在第二区域II中被蚀刻使得外栅极绝缘间隔物724G可以在虚设栅极结构DGS的两个侧壁之上形成以覆盖内栅极绝缘间隔物722。在第二区域II中，内栅极绝缘间隔物722和外栅极绝缘间隔物724G可以构成第二栅极绝缘间隔物124B。在第二区域II中，在外栅极绝缘间隔物724G的形成期间，第二鳍型有源区F2可以由于间隔物层724的蚀刻而被暴露。因此，暴露的第二鳍型有源区F2也可以与间隔物层724一起被蚀刻，使得第二初始凹陷PR2可以在第二鳍型有源区F2中形成。在一些实施方式中，在第二鳍型有源区F2的蚀刻期间，虚设栅极结构DGS的虚设栅极覆盖层D118可以被去除并具有减小的厚度。
在第二区域II中，在外栅极绝缘间隔物724G和第二初始凹陷PR2的形成期间，第二鳍绝缘间隔物128B可以作为间隔物层724的部分留在第二鳍型有源区F2的两个侧壁上。
参照图17A和17B，由第二初始凹陷PR2暴露的第二鳍型有源区F2可以从图16A和16B中所示的所得结构被选择性地去除，使得第二凹陷R12可以在第二鳍型有源区F2中形成。在去除第二鳍型有源区F2以形成第二凹陷R12的工艺期间，虚设栅极覆盖层D118、第二栅极绝缘间隔物124B和第二鳍绝缘间隔物128B可以用作蚀刻掩模。第二凹陷R12的底表面可以在比第二鳍绝缘间隔物128B的顶部低了第二垂直距离H12的水平处。第二垂直距离H12可以大于第一垂直距离H11。第二凹陷R12可以具有从第二鳍型有源区F2的第二顶表面FT2起的第二深度RD12。第二凹陷R12的底表面可以提供随后将形成的第二鳍型有源区F2与第二源极/漏极区130B之间的界面。因此，第二源极/漏极区130B与第二鳍型有源区F2之间的界面可以具有从第二鳍型有源区F2的第二顶表面FT2起的第二深度RD12。第二深度RD12可以大于第一深度RD11。
当参照图16A至17B描述的工艺被执行时，如参照图13A至14B所述，可以对间隔物层724和第二鳍型有源区F2执行干蚀刻工艺和湿清洁工艺，使得外栅极绝缘间隔物724G、第二鳍绝缘间隔物128B和第二凹陷R12可以在第二区域II中形成。在干蚀刻工艺和湿清洁工艺期间，蚀刻气氛和/或蚀刻选择性可以视需要被控制。因此，具有各种各样的深度的第二凹陷R22、R32、R42、R52中的任何一个可以如图3至5、8B和9A至9C中所示地形成。或者，第二鳍绝缘间隔物128B可以如图5中所示地不留在第二鳍型有源区F2的两个侧壁上。或者，第二鳍绝缘间隔物128B的形状和尺寸可以视需要被调节，以形成例如图9A至9C中所示的第二鳍绝缘间隔物628B和638B、或具有在范围内被各种各样地修改和改变的结构的第二绝缘间隔物。
参照图18A和18B，在第二区域II中，半导体层可以通过使用外延生长工艺从第二鳍型有源区F2的由第二凹陷R12暴露的表面形成，以形成多个第二源极/漏极区130B。所述多个第二源极/漏极区130B可以具有在比第一区域I中形成的所述多个第一源极/漏极区130A的顶表面T1更高的水平处的顶表面T2。
在一些实施方式中，当以上参照图15A和15B描述的工艺被省略时，在第二凹陷R12形成在第二区域II中并且第二掩模图案740被去除之后，所述多个第一源极/漏极区130A可以在第一区域I中形成。所述多个第一源极/漏极区130A可以在所述多个第二源极/漏极区130B的形成期间或在第二源极/漏极区130B的形成之前或之后被形成。
参照图19A和19B，在第二掩模图案(参照图18A和18B中的740)之后，栅极间电介质膜132可以在第一区域I和第二区域II中形成以覆盖第一源极/漏极区130A和第二源极/漏极区130B、虚设栅极结构DGS以及第一栅极绝缘间隔物124A和第二栅极绝缘间隔物124B。
在形成栅极间电介质膜132的工艺的一示例中，绝缘膜可以在第一区域I和第二区域II中形成以覆盖第一源极/漏极区130A和第二源极/漏极区130B、虚设栅极结构DGS以及第一栅极绝缘间隔物124A和第二栅极绝缘间隔物124B到足够的厚度。此后，包括绝缘膜的所得结构可以被平坦化以暴露多个虚设栅极结构DGS，使得栅极间电介质膜132可以具有平坦化了的顶表面。
参照图20A和20B，在第一区域I和第二区域II中，由栅极间电介质膜132暴露的所述多个虚设栅极结构DGS可以被去除，使得第一栅极空间GH1可以在第一区域I中形成并且第二栅极空间GH2可以在第二区域II中形成。
第一栅极绝缘间隔物124A和第一鳍型有源区F1可以被第一栅极空间GH1暴露，而第二栅极绝缘间隔物124B和第二鳍型有源区F2可以被第二栅极空间GH2暴露。
参照图21A和21B，在第一区域I和第二区域II中，第一界面膜116A和第二界面膜116B、第一栅极绝缘膜118A和第二栅极绝缘膜118B、以及第一栅线GL1和第二栅线GL2可以在第一栅极空间和第二栅极空间(参照图20B中的GH1和GH2)中形成。在形成第一界面膜116A和第二界面膜116B的工艺的一示例中，第一鳍型有源区F1和第二鳍型有源区F2的暴露于第一栅极空间和第二栅极空间(参照图20B中的GH1和GH2)的部分可以被氧化。
第一栅极绝缘膜118A和第二栅极绝缘膜118B以及第一栅线GL1和第二栅线GL2可以填充第一栅极空间和第二栅极空间(参照图20B中的GH1和GH2)并覆盖栅极间电介质膜132的顶表面。第一栅极绝缘膜118A和第二栅极绝缘膜118B可以通过使用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或物理气相沉积(PVD)工艺而形成。
第一栅线GL1和第二栅线GL2可以形成到足够的厚度以填充第一栅极空间GH1和第二栅极空间GH2。第一栅线GL1和第二栅线GL2的每条可以包括第一含金属层MGA和第二含金属层MGB。第一含金属层MGA和第二含金属层MGB的功能和结构将基于参照图2A至2D给出的描述被理解。第一栅线GL1和第二栅线GL2的形成可以通过使用ALD工艺、CVD工艺或PVD工艺被执行。
参照图22A和22B，不必要的部分可以在第一区域I和第二区域II中通过使用平坦化工艺从图21A和21B中所示的所得结构被去除，使得第一栅线GL1和第二栅线GL2以及第一栅极绝缘膜118A和第二栅极绝缘膜118B可以仅留在第一栅极空间GH1和第二栅极空间GH2中。
作为平坦化工艺的结果，第一栅极绝缘间隔物124A和第二栅极绝缘间隔物124B以及栅极间电介质膜132的每个的顶表面可以被去除如所期望的(和/或预定的)厚度那样多，使得第一栅极绝缘间隔物124A和第二栅极绝缘间隔物124B以及栅极间电介质膜132的每个在Z方向上的尺寸(例如垂直厚度)可以被减小，并且第一栅极绝缘膜118A和第二栅极绝缘膜118B的顶表面、第一栅极绝缘间隔物124A和第二栅极绝缘间隔物124B的顶表面、以及栅极间电介质膜132的顶表面可以在第一栅线GL1和第二栅线GL2的顶表面的每个附近被暴露。
参照图23A和23B，在第一区域I和第二区域II中，阻挡绝缘膜134和层间绝缘膜136可以被顺序地形成以覆盖第一栅线GL1和第二栅线GL2的顶表面以及栅极间电介质膜132的顶表面。
此后，当必要时，在掩模图案(未示出)形成在层间绝缘膜136上之后，层间绝缘膜136、阻挡绝缘膜134和栅极间电介质膜132可以通过使用掩模图案作为蚀刻掩模被顺序地蚀刻，使得接触孔(未示出)可以穿过层间绝缘膜136、阻挡绝缘膜134和栅极间电介质膜132形成。此后，接触孔可以用导电材料填充以形成电连接到第一源极/漏极区130A和第二源极/漏极区130B的源极/漏极接触插塞(未示出)。
参照图10A至23B描述的本实施方式是关于其中制造IC器件的方法包括形成第一源极/漏极区130A并在第一区域I中形成第一凹陷R11、随后形成第二源极/漏极区130B并在第二区域II中形成第二凹陷R12的示例，但发明构思不限于此。例如，在第二区域II中形成第二凹陷R12并形成第二源极/漏极区130B之后，第一凹陷R11可以在第一区域I中形成并且第一源极/漏极区130A可以被形成。
虽然制造图2A至2D中所示的IC器件100的方法已经参照图10A至23B作为示例被描述，但是图3至5中所示的IC器件200、300和400、以及具有在范围内被各种各样地修改和改变的结构的IC器件可以基于参照图10A至23B给出的描述被制造。此外，为了形成图8A、8B和9A至9C中所示的逻辑器件500B和600，在参照图10A和10B描述的工艺期间，彼此平行延伸的多个第二鳍型有源区F2可以在第二区域II中形成。在这种情况下，作为参照图11A至17B描述的工艺的结果，第二凹陷R52可以在所述多个第二鳍型有源区F2的每个中形成。在这种情况下，通过改变各种工艺条件，具有各种各样的结构的第二鳍绝缘间隔物128B、628B和638B可以如图8B和9A至9C中所示地形成。或者，第二鳍绝缘间隔物可以不在局部区域中形成。
此后，通过执行与参照图18A和18B描述的形成第二源极/漏极区130B的工艺相似的工艺，第二源极/漏极区530可以如图8B和9A至9C中所示地形成。就是说，第二源极/漏极区530可以交叉所述多个第二鳍型有源区F2延伸并连接到所述多个第二鳍型有源区F2。参照图19A至23B描述的工艺可以对包括第二源极/漏极区530的所得结构执行，使得阻挡绝缘膜134和层间绝缘膜136可以被顺序地形成。此后，暴露第二源极/漏极区530的接触孔(未示出)可以穿过层间绝缘膜136、阻挡绝缘膜134和栅极间电介质膜132形成。接触孔可以用导电材料填充以形成连接到第二源极/漏极区530的第一接触插塞CP1。上绝缘膜562和第一导电通路接触VC1可以在第一导电插塞CP1上顺序地形成。
在根据发明构思的一些示例实施方式的制造IC的方法中，具有不同结构的IC器件可以通过使用简单的工艺被容易地制造，从而根据IC器件中包括的单元器件的种类和结构确保不同的电特性。因此，具有最佳可靠性和性能的IC器件可以被容易地制造。
虽然已经具体地显示和描述了发明构思的一些示例实施方式，但是将理解，可以在其中作出形式和细节上的各种各样的改变而不背离所附权利要求的精神和范围。
本申请要求2016年12月27日向韩国知识产权局提交的韩国专利申请第10-2016-0180140号的权益，其公开通过引用全文合并于此。

Claims (13)

1.一种集成电路器件，包括：
衬底，其包括第一区域和第二区域；
在所述第一区域中从所述衬底凸出的多个第一鳍型有源区，所述多个第一鳍型有源区彼此平行延伸，所述多个第一鳍型有源区的每个包括第一顶表面和具有从所述第一顶表面起的第一深度的第一凹陷；
第一源极/漏极区，其填充所述多个第一鳍型有源区当中的一个第一鳍型有源区的所述第一凹陷，所述第一源极/漏极区具有第一宽度；
在所述第二区域中从所述衬底凸出的多个第二鳍型有源区，所述多个第二鳍型有源区彼此平行延伸，所述多个第二鳍型有源区的每个包括第二顶表面和具有从所述第二顶表面起的第二深度的第二凹陷，所述第二深度大于所述第一深度；以及
第二源极/漏极区，其分别填充所述多个第二鳍型有源区的所述第二凹陷，
所述第二源极/漏极区包括多个源极/漏极分支部分和连接到所述多个源极/漏极分支部分的源极/漏极合并部分，
所述源极/漏极合并部分在所述多个第二鳍型有源区之上交叉所述多个第二鳍型有源区延伸，
所述第二源极/漏极区具有第二宽度，
所述第二宽度大于所述第一宽度，
第一器件隔离膜，其覆盖所述一个第一鳍型有源区的两个下侧壁；
第二器件隔离膜，其覆盖所述多个第二鳍型有源区的每个的两个下侧壁；
第一鳍绝缘间隔物，其在所述第一器件隔离膜之上覆盖所述第一源极/漏极区；以及
至少一个第二鳍绝缘间隔物，其在所述第二器件隔离膜之上覆盖所述第二源极/漏极区，
其中所述至少一个第二鳍绝缘间隔物与所述多个第二鳍型有源区间隔开，
其中所述第一鳍绝缘间隔物具有第一垂直长度；以及
所述至少一个第二鳍绝缘间隔物具有第二垂直长度，所述第二垂直长度小于所述第一垂直长度，
其中所述第一鳍绝缘间隔物的顶部在不高于所述一个第一鳍型有源区与所述第一源极/漏极区之间的界面的水平的水平处，以及
所述至少一个第二鳍绝缘间隔物凸出到比所述多个第二鳍型有源区与所述第二源极/漏极区之间的界面更高的水平。
2.根据权利要求1所述的集成电路器件，其中所述多个第二鳍型有源区与所述第二源极/漏极区之间的界面在比所述一个第一鳍型有源区与所述第一源极/漏极区之间的界面更低的水平处。
3.根据权利要求1所述的集成电路器件，其中
所述至少一个第二鳍绝缘间隔物包括两个第二鳍绝缘间隔物，
所述两个第二鳍绝缘间隔物在所述多个第二鳍型有源区中的两个相邻第二鳍型有源区之间，以及
所述两个第二鳍绝缘间隔物的每个仅与所述多个源极/漏极分支部分中的一个接触。
4.根据权利要求1所述的集成电路器件，其中
所述至少一个第二鳍绝缘间隔物包括一个第二鳍绝缘间隔物，以及
所述一个第二鳍绝缘间隔物在所述多个第二鳍型有源区中的两个相邻第二鳍型有源区之间与所述多个源极/漏极分支部分中的两个相邻源极/漏极分支部分接触地延伸。
5.根据权利要求1所述的集成电路器件，其中所述多个第一鳍型有源区和所述多个第二鳍型有源区具有相同的宽度。
6.一种制造集成电路器件的方法，所述方法包括：
在衬底的第一区域中形成第一鳍型有源区以及在所述衬底的第二区域中形成第二鳍型有源区；
在所述衬底上形成间隔物层，所述间隔物层覆盖所述第一鳍型有源区和所述第二鳍型有源区；
在所述第一鳍型有源区中形成第一凹陷，所述第一凹陷具有第一深度，形成所述第一凹陷包括在所述衬底的所述第二区域用第一掩模图案覆盖的同时在所述衬底的所述第一区域中蚀刻所述间隔物层；
形成第一源极/漏极区以填充所述第一凹陷，所述第一源极/漏极区具有第一宽度；
在所述第二鳍型有源区中形成第二凹陷，所述第二凹陷具有第二深度，形成所述第二凹陷包括在所述衬底的所述第一区域用第二掩模图案覆盖的同时在所述衬底的所述第二区域中蚀刻所述间隔物层，所述第二深度大于所述第一深度；以及
形成第二源极/漏极区以填充所述第二凹陷，所述第二源极/漏极区具有第二宽度，所述第二宽度大于所述第一宽度；
形成第一栅线以覆盖所述第一区域中的所述第一鳍型有源区，所述第一栅线具有第三宽度；
形成第二栅线以覆盖所述第二区域中的所述第二鳍型有源区，
所述第二栅线具有第四宽度，并且所述第四宽度小于所述第三宽度；
在所述第二栅线的两侧形成栅极绝缘间隔物，所述栅极绝缘间隔物从所述间隔物层形成；
在所述第二鳍型有源区的两侧形成鳍绝缘间隔物，所述鳍绝缘间隔物从所述间隔物层获得，
其中所述栅极绝缘间隔物和所述鳍绝缘间隔物中的至少一部分被同时形成。
7.根据权利要求6所述的方法，其中形成所述第一栅线和形成所述第二栅线在形成所述第一源极/漏极区和形成所述第二源极/漏极区之后被执行。
8.根据权利要求6所述的方法，还包括：
形成器件隔离膜以覆盖所述第二鳍型有源区的两个下侧壁，其中
形成所述第二凹陷包括形成所述第二凹陷以具有在比所述器件隔离膜的顶表面更低的水平处的底表面。
9.根据权利要求6所述的方法，还包括：
从所述间隔物层形成在所述第二鳍型有源区的两侧的鳍绝缘间隔物，其中
形成所述第二凹陷包括形成所述第二凹陷形成为具有在比所述鳍绝缘间隔物的顶部更低的水平处的底表面。
10.根据权利要求6所述的方法，其中形成所述第一源极/漏极区在形成所述第二凹陷之前被执行。
11.根据权利要求6所述的方法，其中形成所述第一源/漏区在形成所述第一凹陷和形成所述第二凹陷之后被执行。
12.根据权利要求6所述的方法，还包括：
形成第一器件隔离膜以覆盖所述第一鳍型有源区的两个下侧壁以及形成第二器件隔离膜以覆盖所述第二鳍型有源区的两个下侧壁；
降低所述第一器件隔离膜的一部分的顶表面的水平，同时在所述第一器件隔离膜之上形成覆盖所述第一鳍型有源区的两个侧壁的第一鳍绝缘间隔物，所述第一鳍绝缘间隔物从所述间隔物层获得；以及
在所述第二器件隔离膜之上形成覆盖所述第二鳍型有源区的两个侧壁的第二鳍绝缘间隔物，所述第二鳍绝缘间隔物从所述间隔物层获得。
13.一种集成电路器件，包括：
衬底，其包括第一区域和第二区域；
第一鳍型有源区，其在所述第一区域中从所述衬底凸出，
所述第一鳍型有源区包括由所述第一鳍型有源区中的第一凹陷限定的第一沟道区，所述第一沟道区具有第一高度；
第一源极/漏极区，其在所述第一凹陷中；
第一栅线，其跨越所述第一沟道区；
第二鳍型有源区，其在所述第二区域中从所述衬底凸出；
所述第二鳍型有源区包括由所述第二鳍型有源区中的第二凹陷限定的第二沟道区，所述第二沟道区具有大于所述第一高度的第二高度；
第二源极/漏极区，其在所述第二凹陷中；
第二栅线，其跨越所述第二沟道区；
第一器件隔离膜，其覆盖所述第一鳍型有源区的两个下侧壁；
第二器件隔离膜，其覆盖所述第二鳍型有源区的两个下侧壁；
第一鳍绝缘间隔物，其在所述第一器件隔离膜之上覆盖所述第一源极/漏极区；以及
第二鳍绝缘间隔物，其在所述第二器件隔离膜之上覆盖所述第二源极/漏极区，
其中所述第二鳍绝缘间隔物与所述第二鳍型有源区间隔开，
其中安置在位于所述第一栅线的两侧的所述第一鳍绝缘间隔物下方的所述第一器件隔离膜的顶表面处于比安置在所述第二栅线的两侧的所述第二鳍绝缘间隔物下方的所述第二器件隔离膜的顶表面更低的水平处。
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