CN107527910B - 集成电路器件及其制造方法 - Google Patents

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Abstract

本公开提供了集成电路器件及其制造方法。一种集成电路器件包括：第一鳍型有源区，在基板的第一区域中，第一鳍型有源区具有第一凹陷，该第一凹陷填充有第一源极/漏极区；第一器件隔离层，覆盖第一鳍型有源区的两个下部侧壁；第二鳍型有源区，在基板的第二区域中，第二鳍型有源区具有第二凹陷，该第二凹陷填充有第二源极/漏极区；第二器件隔离层，覆盖第二鳍型有源区的两个下部侧壁；以及鳍绝缘间隔物，在第一器件隔离层上，鳍绝缘间隔物覆盖第一源极/漏极区下面的第一鳍型有源区的侧壁。

Description

集成电路器件及其制造方法
技术领域
本发明构思涉及一种集成电路器件及其制造方法，更具体地，涉及包括场效应晶体管的集成电路器件及其制造方法。
背景技术
近来，由于电子技术的快速发展，半导体器件的按比例缩小已经以快的速度持续地进行。然而，由于半导体器件的小型化，各种缺陷诸如短路可能在器件的密集结构区域和/或不规则结构区域中发生，并且所导致的缺陷会降低半导体器件的可靠性并且会降低其操作准确性。由于半导体器件需要快的操作速度以及操作准确性，所以正在进行对于优化半导体器件中包括的晶体管的结构的各种研究。
发明内容
本发明构思提供一种具有以下结构的集成电路器件，该结构使该集成电路器件中的单元器件能够保证根据单元器件的种类和结构所需要的不同电性能，从而提高集成电路器件的可靠性。本发明构思还提供制造该集成电路器件的方法，该方法可以包括低成本的简化工艺。
根据本发明构思的一个方面，提供一种集成电路器件，该集成电路器件包括：基板，具有第一区域和第二区域；第一鳍型有源区，在第一区域中，第一鳍型有源区包括具有第一凹陷的第一鳍部分，第一凹陷填充有第一源极/漏极区；第一器件隔离层，覆盖第一鳍型有源区的两个下部侧壁；第二鳍型有源区，在第二区域中，第二鳍型有源区包括具有第二凹陷的第二鳍部分，第二凹陷填充有第二源极/漏极区；第二器件隔离层，覆盖第二鳍型有源区的两个下部侧壁；以及鳍绝缘间隔物，覆盖第一鳍型有源区的第一侧壁和第二鳍型有源区的第二侧壁中的至少一个，第一鳍型有源区的第一侧壁在第一器件隔离层和第一凹陷之间，第二鳍型有源区的第二侧壁在第二器件隔离层和第二凹陷之间。
根据本发明构思的另一个方面，提供一种集成电路器件，该集成电路器件包括：第一鳍型有源区，在基板的第一区域中，第一鳍型有源区从基板突出并具有第一沟道区域和第一凹陷；第一器件隔离层，在第一区域中，第一器件隔离层覆盖第一鳍型有源区的两个下部侧壁；第一栅线，在第一器件隔离层上，第一栅线覆盖第一沟道区域；第一源极/漏极区，在第一凹陷中；第二鳍型有源区，在基板的第二区域中，第二鳍型有源区从基板突出并具有第二沟道区域和第二凹陷，基板的第二区域与基板的第一区域间隔开；第二器件隔离层，在第二区域中，第二器件隔离层覆盖第二鳍型有源区的两个下部侧壁；第二栅线，在第二器件隔离层上，第二栅线覆盖第二沟道区域；第二源极/漏极区，在第二凹陷中；鳍绝缘间隔物，仅在第一区域和第二区域当中的第一区域中，鳍绝缘间隔物覆盖第一鳍型有源区的在第一器件隔离层和第一源极/漏极区之间的两个侧壁。
根据本发明构思的另一个方面，提供一种集成电路器件，该集成电路器件包括：第一鳍型有源区，在基板的第一区域中，第一鳍型有源区从基板突出并具有第一沟道区域和第一凹陷；第一器件隔离层，在第一区域中，第一器件隔离层覆盖第一鳍型有源区的两个下部侧壁；第一栅线，在第一器件隔离层上，第一栅线覆盖第一沟道区域；第一源极/漏极区，在第一凹陷中；第二鳍型有源区，在基板的第二区域中，第二鳍型有源区从基板突出并具有第二凹陷和第二沟道区域，基板的第二区域与基板的第一区域间隔开；第二器件隔离层，在第二区域中，第二器件隔离层覆盖第二鳍型有源区的两个下部侧壁；第二栅线，在第二器件隔离层上，第二栅线覆盖第二沟道区域；第二源极/漏极区，在第二凹陷中；第一鳍绝缘间隔物，覆盖第一鳍型有源区的在第一器件隔离层和第一源极/漏极区之间的侧壁，并具有第一高度；以及第二鳍绝缘间隔物，覆盖第二鳍型有源区的在第二器件隔离层和第二源极/漏极区之间的侧壁，并具有小于第一高度的第二高度。
根据本发明构思的另一个方面，提供一种制造集成电路器件的方法，该方法包括：在基板的第一区域中形成第一鳍型有源区以及在基板的第二区域中形成第二鳍型有源区；在基板上形成间隔物层，该间隔物层覆盖第一鳍型有源区和第二鳍型有源区；以及蚀刻间隔物层、第一鳍型有源区和第二鳍型有源区以同时形成第一鳍型有源区上的第一凹陷、第二鳍型有源区上的第二凹陷以及第一鳍绝缘间隔物，该第一鳍绝缘间隔物是间隔物层的第一剩余部分，该第一剩余部分覆盖第一凹陷之下的第一鳍型有源区的侧壁。
根据本发明构思的另一个方面，提供一种制造集成电路器件的方法，该方法包括：在基板的第一区域中形成第一鳍型有源区和第一器件隔离层以及在基板的第二区域中形成第二鳍型有源区和第二器件隔离层，第一器件隔离层覆盖第一鳍型有源区的两个下部侧壁，第二器件隔离层覆盖第二鳍型有源区的两个下部侧壁；在第一器件隔离层上形成第一虚设栅极结构以及在第二器件隔离层上形成第二虚设栅极结构，第一虚设栅极结构覆盖第一鳍型有源区，第二虚设栅极结构覆盖第二鳍型有源区；形成间隔物层，该间隔物层覆盖第一鳍型有源区、第二鳍型有源区、第一虚设栅极结构和第二虚设栅极结构；以及蚀刻间隔物层、第一鳍型有源区和第二鳍型有源区以同时形成第一栅极绝缘间隔物、第二栅极绝缘间隔物、在第一鳍型有源区上的第一凹陷、在第二鳍型有源区上的第二凹陷以及第一鳍绝缘间隔物，第一栅极绝缘间隔物包括间隔物层的第一部分并覆盖第一虚设栅极结构的两个侧壁，第二栅极绝缘间隔物包括间隔物层的第二部分并覆盖第二虚设栅极结构的两个侧壁，第一鳍绝缘间隔物包括间隔物层的第三部分并覆盖第一鳍型有源区的在第一器件隔离层和第一凹陷之间的侧壁。
根据本发明构思的另一个方面，提供一种集成电路器件，该集成电路器件包括：存储器区域和逻辑区域，该逻辑区域连接到该存储器区域或与该存储器区域间隔开；第一晶体管，包括第一源极/漏极区，该第一源极/漏极区填充在存储器区域中的第一鳍型有源区的第一凹陷部分中；第一器件隔离层，覆盖存储器区域中的第一鳍型有源区的两个下部侧壁；第二晶体管，包括第二源极/漏极区，该第二源极/漏极区填充在逻辑区域中的第二鳍型有源区的第二凹陷部分中；第二器件隔离层，覆盖逻辑区域中的第二鳍型有源区的两个下部侧壁；第一鳍绝缘间隔物，覆盖第一鳍型有源区的在第一源极/漏极区和第一器件隔离层之间的第一侧壁，第一鳍绝缘间隔物具有第一高度；以及第二鳍绝缘间隔物，覆盖第二鳍型有源区的在第二源极/漏极区和第二器件隔离层之间的第二侧壁，第二鳍绝缘间隔物具有小于第一高度的第二高度，或者没有第二鳍绝缘间隔物覆盖第二鳍型有源区的在第二源极/漏极区和第二器件隔离层之间的第二侧壁。
附图说明
从以下结合附图的详细描述，本发明构思的示范性实施方式将被更清楚地理解，附图中：
图1是示出根据本发明构思的示范性实施方式的集成电路器件的主要配置的平面布局图；
图2A示出包括在由图1中的“IA”表示的虚线区域和由图1中的“IIA”表示的虚线区域中的主要部件的透视图，图2B示出分别沿图2A的线B1-B1'和线B2-B2'剖取的截面图，图2C示出分别沿图2A的线C1-C1'和线C2-C2'剖取的截面图，图2D示出分别沿图2A的线D1-D1'和线D2-D2'剖取的截面图；
图3A和图3B是根据本发明构思的示范性实施方式的集成电路器件的截面图；
图4A示出根据本发明构思的示范性实施方式的集成电路器件的透视图，图4B示出沿图4A的线B1-B1'和线B2-B2'剖取的截面图；
图5示出根据本发明构思的示范性实施方式的集成电路器件的截面图；
图6是根据本发明构思的示范性实施方式的集成电路器件的方框图；
图7A是可包括在根据本发明构思的示范性实施方式的集成电路器件中的示范性存储器件的电路图，图7B是示出图7A所示的存储器件的主要配置的平面图；
图8是示出可包括在根据本发明构思的示范性实施方式的集成电路器件中的示范性逻辑器件的主要配置的平面图；
图9A至图17B是按照工艺次序示出根据本发明构思的示范性实施方式的制造集成电路器件的方法的截面图，图9A、10A…和17A是按照工艺次序示出集成电路器件的主要配置的截面图，其对应于沿图2A的线B1-B1'和线B2-B2'剖取的横截面，图9B、10B…和17B是按照工艺次序示出集成电路器件的主要配置的截面图，其对应于沿图2A的线C1-C1'和线C2-C2'剖取的横截面；以及
图18是包括根据本发明构思的示范性实施方式的集成电路器件的电子系统的方框图。
由于图1-图18中的附图旨在用于说明的目的，所以附图中的各元件不必按比例绘出。例如，为了清晰的目的，元件中的一些可以被放大或夸大。
具体实施方式
在下文，将参照附图描述本发明构思的示范性实施方式。在整个说明书中相同的部件将由相同的附图标记表示，并将省略其重复的描述。
图1是示出根据本发明构思的示范性实施方式的集成电路器件100的主要配置的平面布局图。
参照图1，集成电路器件100包括第一区域I和第二区域II。
第一区域I和第二区域II可以彼此连接或彼此间隔开。在本发明构思的一示范性实施方式中，第一区域I和第二区域II可以执行彼此不同的功能。在本发明构思的一示范性实施方式中，第一区域I和第二区域II可以执行相同的功能。在本发明构思的一示范性实施方式中，第一区域I可以是从存储器区域和非存储器区域中选择的一个区域，第二区域II可以是从存储器区域和非存储器区域中选择的另一个区域。例如，存储器区域可以包括静态随机存取存储(SRAM)区域、动态RAM(DRAM)区域、磁致电阻RAM(MRAM)区域、电阻RAM(RRAM)区域或相变RAM(PRAM)区域，非存储器区域可以包括逻辑区域，但是不限于此。在一个示例中，第一区域I可以是构成SRAM区域的部分区域，第二区域II可以是构成逻辑区域的部分区域。在另一个示例中，第一区域I可以是构成SRAM区域的部分区域，第二区域II可以是构成SRAM区域的另一部分区域。在另一示例中，第一区域I和第二区域II两者是构成SRAM区域的部分区域，第一区域I是NMOS晶体管区域，第二区域II是PMOS晶体管区域。
集成电路器件100的第一区域I可以包括在第一方向(X方向)上彼此平行地延伸的多个第一鳍型有源区F1以及在多个第一鳍型有源区F1上的多个第一栅线GL1，其中多个第一栅线GL1可以在与多个第一鳍型有源区F1交叉的第二方向(Y方向)上延伸。
多个第一鳍型有源区F1可以具有可变的节距，因此两个相邻的第一鳍型有源区F1之间的间隔距离可以根据其位置而变化。
第一晶体管TR1可以形成在多个第一鳍型有源区F1与多个第一栅线GL1交叉的位置的每个处。
集成电路器件100的第二区域II可以包括以不变的节距(regular pitch)彼此平行地延伸的多个第二鳍型有源区F2以及在多个第二鳍型有源区F2上的多个第二栅线GL2，其中多个第二栅线GL2可以在与多个第二鳍型有源区F2交叉的方向上延伸。尽管图1示出其中多个第二鳍型有源区F2在第一方向(X方向)上延伸并且多个第二栅线GL2在第二方向(Y方向)上延伸的示例，但是根据本发明构思的示范性实施方式，多个第二鳍型有源区F2的延伸方向和多个第二栅线GL2的延伸方向与图1所示的不同并可以被不同地选择。第二晶体管TR2可以形成在多个第二鳍型有源区F2与多个第二栅线GL2交叉的位置的每个处。
尽管图1示出其中多个第一鳍型有源区F1在第一区域I中并且多个第二鳍型有源区F2在第二区域II中的示例，但是本发明构思不限于此。例如，一个或多个鳍型有源区可以在第一区域I和第二区域II的每个中，并且其数量没有被特别限制。
在本发明构思的示范性实施方式中，第一区域I中的包括多个第一鳍型有源区F1和多个第一栅线GL1的组合的结构的密度可以大于第二区域II中的包括多个第二鳍型有源区F2和多个第二栅线GL2的组合的结构的密度。
图2A示出包括在由图1中的“IA”表示的虚线区域和由图1中的“IIA”表示的虚线区域内的主要部件的透视图。图2B示出分别沿图2A的线B1-B1'和线B2-B2'剖取的截面图。图2C示出分别沿图2A的线C1-C1'和线C2-C2'剖取的截面图。图2D示出分别沿图2A的线D1-D1'和线D2-D2'剖取的截面图。
参照图2A至图2D，集成电路器件100包括在基板110的第一区域I中的第一鳍型有源区F1以及在基板110的第二区域II中的第二鳍型有源区F2，其中第一鳍型有源区F1可以从基板110突出并可以在第一方向(X方向)上延伸，第二鳍型有源区F2可以从基板110突出并可以在第一方向(X方向)上延伸。在图2C中，第一鳍型有源区F1和第二鳍型有源区F2的最下面的水平面分别由虚线BL1和BL2标出。
在本发明构思的示范性实施方式中，基板110可以包括元素半导体诸如例如硅(Si)或锗(Ge)，或者包括化合物半导体诸如例如硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、锑化镓(GaSb)、锑化铟(InSb)、砷化铟(InAs)或磷化铟(InP)。在本发明构思的示范性实施方式中，基板110可以包括III-V族材料和IV族材料中的至少一种。III-V族材料可以是包括至少一种III族元素和至少一种V族元素的二元化合物、三元化合物或四元化合物。III-V族材料可以是包括铟(In)、镓(Ga)和铝(Al)中的至少一种元素作为III族元素并包括砷(As)、磷(P)和锑(Sb)中的至少一种元素作为V族元素的化合物。例如，III-V族材料可以从InP、InzGa1-zAs(0≤z≤1)和AlzGa1-zAs(0≤z≤1)当中选择。二元化合物可以例如是GaP、InP、GaAs、InAs、InSb和GaSb中的一种。三元化合物可以是例如InGaP、InGaAs、AlInAs、InGaSb、GaAsSb、AlGaAs、AlInSb、AlGaP、InAsSb和GaAsP中的一种。IV族材料可以是Si或Ge。然而，可用于根据本发明构思的集成电路器件的III-V族材料和IV族材料不限于以上阐述的示例。III-V族材料和IV族材料(诸如Ge)可以用作允许将被制作的低功率高速度晶体管的沟道材料。高性能CMOS可以通过采用包括具有比Si高的电子迁移率的III-V族材料(例如GaAs)的半导体基板以及采用包括具有比Si高的空穴迁移率的半导体材料(例如Ge)的半导体基板。在本发明构思的示范性实施方式中，当NMOS晶体管形成在基板110上时，基板110可以包括以上阐述的示范性III-V族材料中的一种。在本发明构思的示范性实施方式中，当PMOS晶体管形成在基板110上时，基板110的至少一部分可以包括Ge。在本发明构思的示范性实施方式中，基板110可以具有绝缘体上硅(SOI)结构或绝缘体上锗(GOI)结构。基板110可以包括导电区域，例如杂质掺杂的阱或杂质掺杂的结构。
在本发明构思的示范性实施方式中，第一鳍型有源区F1的第一沟道区CH1和第二鳍型有源区F2的第二沟道区CH2可以包括单一材料。例如，第一鳍型有源区F1和第二鳍型有源区F2的所有区域(包括第一沟道区和第二沟道区)可以包括Si。在本发明构思的示范性实施方式中，第一鳍型有源区F1和第二鳍型有源区F2的某些部分可以包括Ge，第一鳍型有源区F1和第二鳍型有源区F2的其它部分可以包括Si。
在第一区域I中，第一鳍型有源区F1的两个下部侧壁覆盖有基板110上的第一器件隔离层112A，第一鳍型有源区F1的第一沟道区CH1沿垂直于基板110的主平面(X-Y平面)的方向(Z方向)从第一器件隔离层112A向上突出为鳍形。
第一鳍型有源区F1的第一沟道区CH1覆盖有第一界面层116A。第一栅极绝缘层118A和第一栅线GL1在覆盖第一沟道区CH1的同时在与第一方向(X方向)交叉的第二方向(Y方向)上在第一界面层116A和第一鳍型有源区F1之上延伸。第一栅极绝缘层118A和第一栅线GL1可以延伸同时覆盖第一鳍型有源区F1的顶表面和两个侧壁以及第一器件隔离层112A的顶表面，其中第一鳍型有源区F1的顶表面和两个侧壁覆盖有第一界面层116A。第一晶体管TR1可以形成在第一鳍型有源区F1与第一栅线GL1交叉的位置处。第一晶体管TR1可以包括第一栅线GL1、第一沟道区CH1以及在第一栅线GL1两侧的第一源极/漏极区。
在第二区域II中，第二鳍型有源区F2的两个下部侧壁覆盖有基板110上的第二器件隔离层112B，第二鳍型有源区F2的第二沟道区CH2沿垂直于基板110的主平面(X-Y平面)的方向(Z方向)从第二器件隔离层112B向上突出为鳍形。
第二鳍型有源区F2的第二沟道区CH2覆盖有第二界面层116B。第二栅极绝缘层118B和第二栅线GL2在覆盖第二沟道区CH2的同时在与第一方向(X方向)交叉的第二方向(Y方向)上在第二界面层116B和第二鳍型有源区F2之上延伸。第二栅极绝缘层118B和第二栅线GL2可以延伸同时覆盖第二鳍型有源区F2的顶表面和两个侧壁以及第二器件隔离层112B的顶表面，其中第二鳍型有源区F2的顶表面和两个侧壁覆盖有第二界面层116B。第二晶体管TR2可以形成在第二鳍型有源区F2与第二栅线GL2交叉的位置处。第二晶体管TR2可以包括第二栅线GL2、第二沟道区CH2以及在第二栅线GL2两侧的第二源极/漏极区。
第一界面层116A和第二界面层116B可以分别通过氧化第一鳍型有源区F1和第二鳍型有源区F2的暴露表面而获得，并可以分别防止第一鳍型有源区F1和第一栅极绝缘层118A之间以及第二鳍型有源区F2和第二栅极绝缘层118B之间的界面缺陷。在本发明构思的示范性实施方式中，第一界面层116A和第二界面层116B的每个可以包括具有约9或更小的介电常数的低K电介质材料层，例如硅氧化物层、硅氮氧化物层或其组合。低K电介质材料还可以具有比硅氧化物的介电常数小的介电常数，并可以包括例如氟掺杂的硅氧化物或碳掺杂的硅氧化物。在本发明构思的示范性实施方式中，第一界面层116A和第二界面层116B的每个可以包括硅酸盐或者硅酸盐和以上阐述的示范性材料的组合。
第一栅极绝缘层118A和第二栅极绝缘层118B的每个可以包括硅氧化物层、高K电介质层或其组合。高K电介质层可以包括具有比硅氧化物的介电常数大的介电常数的材料。例如，第一栅极绝缘层118A和第二栅极绝缘层118B的每个可以具有约10至约25的介电常数。高K电介质层可以包括从铪氧化物(HfO2)、铪氮氧化物(HfON)、铪硅氧化物(HfSiO)、铪铝氧化物(HfAlO)、镧氧化物(La2O3)、镧铝氧化物(LaAlO3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSiO4)、钽氧化物(Ta2O5)、钛氧化物(TiO2)、钡锶钛氧化物(BaSrTi2O6)、钡钛氧化物(BaTiO3)、锶钛氧化物(SrTiO3)、钇氧化物(Y2O3)、铝氧化物(Al2O3)、铅钪钽氧化物(Pb(Sc,Ta)O3)、铅锌铌酸盐(Pb(Zn1/3Nb2/3)O3)及其组合当中选择的材料，但是构成高K电介质层的材料不限于以上阐述的示范性材料。
在本发明构思的示范性实施方式中，第一栅线GL1和第二栅线GL2的每个可以包括第一含金属层MGA和第二含金属层MGB。
第一含金属层MGA可以调整第一栅线GL1和第二栅线GL2的每个的功函数。第二含金属层MGB可以填充形成在第一含金属层MGA之上的空间。在本发明构思的示范性实施方式中，第一含金属层MGA可以包括金属，该金属包括例如Ti、Ta、Al或其组合。在本发明构思的示范性实施方式中，第一含金属层MGA可以包括例如Ti层、TiN层、TiON层、TiO层、Ta层、TaN层、TaON层、氧掺杂的TiAlN(以下称为TiAlN(O))层、氧掺杂的TaAlN(以下称为TaAlN(O))层或其组合。在本发明构思的示范性实施方式中，第一含金属层MGA可以包括例如TiON层、TiO层、TaON层、TiAlN(O)层、TaAlN(O)层或其组合。在本发明构思的示范性实施方式中，第一含金属层MGA可以包括单层或多层。
第二含金属层MGB可以包括上功函数调整层、导电的阻挡层、间隙填充金属层或其组合。上功函数调整层可以包括例如TiAl、TiAlC、TiAlN、TiC、TaC、HfSi或其组合，而不限于此。导电的阻挡层可以包括金属氮化物，例如TiN、TaN或其组合，而不限于此。间隙填充金属层可以填充保留在导电的阻挡层上的栅极空间。间隙填充金属层可以包括钨(W)。上功函数调整层、导电的阻挡层和间隙填充金属层的每个可以通过例如原子层沉积(ALD)、化学气相沉积(CVD)或物理气相沉积(PVD)工艺形成。在本发明构思的示范性实施方式中，可以省略上功函数调整层、导电的阻挡层和间隙填充金属层中的至少一个。
在本发明构思的示范性实施方式中，第一栅线GL1和第二栅线GL2的每个可以包括TiAlC/TiN/W的堆叠结构、TiN/TaN/TiAlC/TiN/W的堆叠结构或TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构。在以上阐述的堆叠结构中，TiAlC层或TiN层可以用作用于调整功函数的含金属层。
第一晶体管TR1可以包括三维结构的MOS晶体管，其中沟道形成在第一鳍型有源区F1的顶表面和两个侧壁上，第二晶体管TR2可以包括三维结构的MOS晶体管，其中沟道形成第二鳍型有源区F2的顶表面和两个侧壁上。
在第一区域I中，第一界面层116A、第一栅极绝缘层118A和第一栅线GL1中的每个的两个侧壁覆盖有第一栅极绝缘间隔物124A。
在第二区域II中，第二界面层116B、第二栅极绝缘层118B和第二栅线GL2中的每个的两个侧壁覆盖有第二栅极绝缘间隔物124B。
第一栅极绝缘间隔物124A和第二栅极绝缘间隔物124B的每个可以包括例如硅氮化物(SiN)、含碳的硅氮氧化物(SiOCN)、硅碳氮化物(SiCN)或其组合。在本发明构思的示范性实施方式中，第一栅极绝缘间隔物124A可以包括与第一栅线GL1的侧壁接触的SiN层以及覆盖第一栅线GL1的侧壁的SiOCN层，使SiN层在第一栅线GL1的侧壁和SiOCN层之间，第二栅极绝缘间隔物124B可以包括与第二栅线GL2的侧壁接触的SiN层以及覆盖第二栅线GL2的侧壁的SiOCN层，使SiN层在第二栅线GL2的侧壁和SiOCN层之间。
在第一区域I中，第一凹陷R1形成在第一栅线GL1两侧的第一鳍型有源区F1的第一鳍部分上，并且第一源极/漏极区130A填充第一凹陷R1。第一源极/漏极区130A和第一栅线GL1可以通过其间的第一栅极绝缘间隔物124A而彼此绝缘。第一源极/漏极区130A可以包括半导体层，该半导体层在第一凹陷R1的内壁处暴露的第一鳍型有源区F1上外延生长。第一源极/漏极区130A可以具有抬高的源极/漏极(RSD)结构，该RSD结构具有处于比第一鳍型有源区F1的顶表面FT1的水平面高的水平面处的顶表面T1。
在第二区域II中，第二凹陷R2形成在第二栅线GL2两侧的第二鳍型有源区F2的第二鳍部分上，并且第二源极/漏极区130B填充第二凹陷R2。第二源极/漏极区130B和第二栅线GL2可以通过其间的第二栅极绝缘间隔物124B而彼此绝缘。第二源极/漏极区130B可以包括半导体层，该半导体层在第二凹陷R2的内壁处暴露的第二鳍型有源区F2上外延生长。第二源极/漏极区130B可以具有RSD结构，该RSD结构具有处于比第二鳍型有源区F2的顶表面FT2的水平面高的水平面处的顶表面T2。
在本发明构思的示范性实施方式中，第一源极/漏极区130A和第二源极/漏极区130B的每个可以具有嵌入的SiGe结构，其包括多个外延生长的SiGe层。该多个SiGe层可以具有不同的Ge含量。在本发明构思的示范性实施方式中，第一源极/漏极区130A和第二源极/漏极区130B的每个可以包括外延生长的Si层或外延生长的SiC层。尽管第一源极/漏极区130A和第二源极/漏极区130B被示出为具有图2A至图2C中的特定的截面形状，但是本发明构思不限于此。例如，第一源极/漏极区130A和第二源极/漏极区130B可以具有各种截面形状，诸如例如圆形、椭圆形或包括四边形、五边形和六边形等的多边形。
在本发明构思的示范性实施方式中，第一区域I中的第一源极/漏极区130A的尺寸可以小于第二区域II中的第二源极/漏极区130B的尺寸。例如，第一源极/漏极区130A在第二方向(Y方向)上的宽度可以小于第二源极/漏极区130B在第二方向(Y方向)上的宽度。此外，第一源极/漏极区130A的高度可以小于第二源极/漏极区130B的高度。
在第一区域I和第二区域II中，栅极间电介质132(见图2B和图2C)形成在图1所示的多个第一栅线GL1之间和在多个第二栅线GL2之间。栅极间电介质132可以覆盖多个第一栅线GL1之间的第一源极/漏极区130A以及多个第二栅线GL2之间的第二源极/漏极区130B。栅极间电介质132可以包括硅氧化物层，而不限于此。
在第一区域I中，第一鳍型有源区F1在第一凹陷R1下面的部分的两个侧壁覆盖有鳍绝缘间隔物128。因此，在第一区域I中，第一鳍型有源区F1在第一凹陷R1下面的部分的两个侧壁可以通过其间的鳍绝缘间隔物128而与栅极间电介质132间隔开。
在第一区域I中，鳍绝缘间隔物128可以覆盖第一凹陷R1下面且在第一器件隔离层112A和第一源极/漏极区130A之间的第一鳍型有源区F1的两个侧壁。
在第一区域I中，鳍绝缘间隔物128可以包括与第一栅极绝缘间隔物124A的材料相同的材料。例如，鳍绝缘间隔物128可以包括SiOCN、SiCN或其组合。
在本发明构思的示范性实施方式中，鳍绝缘间隔物128和第一栅极绝缘间隔物124A可以彼此一体地连接。例如，鳍绝缘间隔物128和第一栅极绝缘间隔物124可以在第一栅线GL1和第一鳍型有源区F1之间的内凹入角CN1(见图2A)处彼此一体地连接。
在第二区域II中，对应于鳍绝缘间隔物128的绝缘间隔物可以不形成在第二鳍型有源区F2在第二凹陷R2下面的部分的两个侧壁上。鳍绝缘间隔物128在第二器件隔离层112B上的高度可以基本上为0。因此，如图2B所示，在第二区域II中，第二鳍型有源区F2在第二凹陷R2下面的部分的两个侧壁可以覆盖有第二源极/漏极区130B。在第二区域II中，第二鳍型有源区F2在第二凹陷R2下面的部分的两个侧壁可以通过其间的第二源极/漏极区130B的部分而与栅极间电介质132间隔开。
在第一区域I和第二区域II中，阻挡绝缘层134形成在多个第一栅线GL1和多个第二栅线GL2以及栅极间电介质132上。阻挡绝缘层134可以防止不希望的外部物质(诸如氧)渗透到多个第一栅线GL1和多个第二栅线GL2中，从而防止包括多个第一栅线GL1和多个第二栅线GL2的晶体管中的阈值电压的不希望的变化。例如，如图2B中的虚线所示，第一源极/漏极接触插塞140A和第二源极/漏极接触插塞140B可以分别形成在第一源极/漏极区130A和第二源极/漏极区130B上并分别电连接到第一源极/漏极区130A和第二源极/漏极区130B。在此情况下，阻挡绝缘层134可以有助于防止可能发生在第一栅线GL1和第一源极/漏极接触插塞140A之间以及可能发生在第二栅线GL2和第二源极/漏极接触插塞140B之间的短路。在本发明构思的示范性实施方式中，阻挡绝缘层134可以包括包含硅和氮的层。例如，阻挡绝缘层134可以包括硅氮化物(SiN)层、硅氮氧化物(SiON)层、含碳的硅氮氧化物(SiOCN)层或其组合。在本发明构思的示范性实施方式中，阻挡绝缘层134可以具有约
Figure GDA0001363466720000121
至约
Figure GDA0001363466720000122
的厚度。
层间电介质136形成在阻挡绝缘层134上。层间电介质136可以包括硅氧化物层，而不限于此。
在图1至图2D所示的集成电路器件100中，在第一区域I中，第一鳍型有源区F1的在第一凹陷R1下面的部分的两个侧壁覆盖有鳍绝缘间隔物128，从而在第一鳍型有源区F1和其它导电区域之间具有更好的绝缘性能。多个第一鳍型有源区F1可以具有可变的节距，多个第二鳍型有源区F2可以具有不变的节距。此外，第一区域I中的结构的密度可以大于第二区域II中的结构的密度。因此，与第二区域II中的第二鳍型有源区F2相比，第一区域I中的第一鳍型有源区F1会更容易与其它导电区域的短路。因此，仅在第一区域I和第二区域II当中的第一区域I中，鳍绝缘间隔物128选择性地形成在第一鳍型有源区F1在第一凹陷R1下面的部分的两个侧壁上，从而消除第一区域I中的不希望的短路的可能性。因而，集成电路器件100包括具有不同结构的器件以保证根据该器件的种类和结构所需要的不同的电性能，从而提高集成电路器件100的性能和可靠性。
图3A和图3B是根据本发明构思的示范性实施方式的集成电路器件的截面图。更具体地，图3A所示出的截面图示出分别对应于沿图1的线3A1-3A1'和线3A2-3A2'剖取的截面图的配置，图3B所示出的截面图示出分别对应于沿图1的线3B1-3B1'和线3B2-3B2'剖取的截面图的配置。在图3A和图3B中，与图1至图2D中的相同的附图标记表示相同的元件，并将省略对其的描述。
图3A和图3B中示出的集成电路器件200具有与图2A至图2D中示出的集成电路器件100的配置大部分相同的配置。然而，在图3A和图3B所示的集成电路器件200中，第一区域I中的在第一栅线GL1两侧的第一鳍型有源区F1上的第一凹陷21的深度D21小于第二区域II中的在第二栅线GL2两侧的第二鳍型有源区F2上的第二凹陷R22的深度D22。如这里所用的，术语“深度”指的是沿着垂直于基板110主平面(X-Y平面)的方向(Z方向)的长度。
在第一区域I中，鳍绝缘间隔物228形成在第一器件隔离层112A和第一凹陷R21中的第一源极/漏极区230A之间，并覆盖第一鳍型有源区F1的两个侧壁。第一区域I中的在第一凹陷21下面并从第一器件隔离层112A向上突出的第一鳍型有源区F1的竖直(Z方向)长度L21可以大于第二区域II中的在第二凹陷R22下面并从第二器件隔离层112B向上突出的第二鳍型有源区F2的竖直(Z方向)长度L22。竖直长度L21是指第一鳍型有源区F1的从其突出在第一器件隔离层112A之外的点直到其到达第一凹陷R21的底部的点的长度。类似地，竖直长度L22是指第二鳍型有源区F2的从其突出在第二器件隔离层112B之外的点直到其到达第二凹陷R22的底部的点的长度。
鳍绝缘间隔物228以及第一源极/漏极区230A和第二源极/漏极区230B的更多细节与已经参照图2A至图2D描述的鳍绝缘间隔物128以及第一源极/漏极区130A和第二源极/漏极区130B的细节大部分相同。然而，在集成电路器件200中，第一区域I中的第一源极/漏极区230A的尺寸可以小于第二区域II中的第二源极/漏极区230B的尺寸。
在图3A和图3B所示的集成电路器件200中，第一区域I中的第一鳍型有源区F1在第一凹陷R21下面的部分的两个侧壁覆盖有鳍绝缘间隔物228，从而在第一鳍型有源区F1和与其相邻的其它导电区域之间具有更好的绝缘性能。第一区域I中的结构的密度可以大于第二区域II中的结构的密度。因此，与第二区域II中的第二鳍型有源区F2相比，第一区域I中的第一鳍型有源区F1会更容易与其它导电区域的短路。因而，仅在第一区域I和第二区域II当中的第一区域I中，鳍绝缘间隔物228选择性地形成在第一鳍型有源区F1在第一凹陷R21下面的部分的两个侧壁上，从而消除第一区域I中的不希望的短路的可能性。
图4A和图4B是用于说明根据本发明构思的示范性实施方式的集成电路器件的图，图4A示出集成电路器件300的主要部件的透视图，图4B示出分别沿线B1-B1'和线B2-B2'剖取的截面图。
在图4A和图4B中，与图1至图2D中的相同的附图标记表示相同的构件，并将省略对其的描述。
图4A和图4B所示的集成电路器件300具有与图2A至图2D所示的集成电路器件100的配置大部分相同的配置。然而，在图4A和图4B所示的集成电路器件300中，第一区域I中的第一鳍型有源区F1的在第一凹陷R1下面的部分的两个侧壁和第二区域II中的第二鳍型有源区F2的在第二凹陷R2下面的部分的两个侧壁分别覆盖有第一鳍绝缘间隔物328A和第二鳍绝缘间隔物328B。
在第一区域I中，第一鳍绝缘间隔物328A在第一器件隔离层112和第一源极/漏极区130A之间，并覆盖第一鳍型有源区F1在第一凹陷R1下面的部分的两个侧壁。在第二区域II中，第二鳍绝缘间隔物328B在第二器件隔离层112B和第二源极/漏极区130B之间，并覆盖第二鳍型有源区F2在第二凹陷R2下面的部分的两个侧壁。然而，第一鳍绝缘间隔物328A的高度H31大于第二鳍绝缘间隔物328B的高度H32。如这里所用的，术语“高度”指的是沿着垂直于基板110的主平面(X-Y平面)的方向(Z方向)的长度。在本发明构思的示范性实施方式中，尽管第一鳍绝缘间隔物328A和第二鳍绝缘间隔物328B之间的高度差可以在从约1nm至约15nm的范围内，但是本发明构思不限于此。
在第一区域I中，第一器件隔离层112A和第一源极/漏极区130A之间的第一鳍型有源区F1可以通过第一鳍型有源区F1和栅极间电介质132之间的第一鳍绝缘间隔物328A而与栅极间电介质132间隔开。在第二区域II中，第二器件隔离层112B和第二源极/漏极区130B之间的第二鳍型有源区F2可以通过在第二鳍型有源区F2和栅极间电介质132之间的第二鳍绝缘间隔物328B而与栅极间电介质132间隔开。
在第一区域I中，第一鳍绝缘间隔物328A可以一体地连接到第一栅极绝缘间隔物124A。例如，在第一栅线GL1和第一鳍型有源区F1之间的凹入角CN31(见图4A)处，第一鳍绝缘间隔物328A可以一体地连接到第一栅极绝缘间隔物124A。
在第二区域II中，第二鳍绝缘间隔物328B可以一体地连接到第二栅极绝缘间隔物124B。例如，在第二栅线GL2和第二鳍型有源区F2之间的凹入角CN32(见图4A)处，第二鳍绝缘间隔物328B可以一体地连接到第二栅极绝缘间隔物124B。
第一鳍绝缘间隔物328A和第二鳍绝缘间隔物328B可以包括相同的材料。第一鳍绝缘间隔物328A和第二鳍绝缘间隔物328B的更多细节与已经参照图2A至图2D描述的鳍绝缘间隔物128的细节大部分相同。
在图4A和图4B所示的集成电路器件300中，在第一区域I中，第一鳍型有源区F1的在第一凹陷R1下面的部分的两个侧壁覆盖有具有相对大的高度的第一鳍绝缘间隔物328A，并且在第二区域II中，第二鳍型有源区F2的在第二凹陷R2下面的部分的两个侧壁覆盖有具有相对小的高度的第二鳍绝缘间隔物328B。因而，具有彼此不同的尺寸的第一鳍绝缘间隔物328A和第二鳍绝缘间隔物328B形成为允许器件保证根据器件的种类和结构所需要的不同的电性能，从而提高集成电路器件300的可靠性。例如，集成电路器件300配置为使得具有相对大的高度的第一鳍绝缘间隔物328A被包括在相对更易于在导电区域之间具有短路的区域中(像在第一区域I中)，并使得具有相对小的高度的第二鳍绝缘间隔物328B被包括在相对较不易于具有导电区域之间的短路的区域中(像在第二区域II中)，从而提高集成电路器件300的可靠性。在以上示例中，多个第一鳍型有源区F1可以具有可变的节距，并且多个第二鳍型有源区F2可以具有不变的节距。此外，第一区域I中的结构的密度可以大于第二区域II中的结构的密度。因此，第一区域I中的第一鳍型有源区F1会更容易与其它导电区域短路，第二区域II中的第二鳍型有源区F2可以较不容易与其它导电区域短路。
图5示出用于说明根据本发明构思的示范性实施方式的集成电路器件的图，并示出截面图，该截面图示出分别对应于沿图1的线3A1-3A1'和线3A2-3A2'剖取的横截面的配置。在图5中，与图1至图4B中的相同的附图标记表示相同的元件，并将省略对其的描述。
图5所示的集成电路器件400具有与图3A至图3B所示的集成电路器件200的配置大部分相同的配置。然而，在图5所示的集成电路器件400中，第一区域I中的第一鳍型有源区F1的在第一凹陷R21下面的部分的两个侧壁和第二区域II中的第二鳍型有源区F2的在第二凹陷R22下面的部分的两个侧壁分别覆盖有第一鳍绝缘间隔物428A和第二鳍绝缘间隔物428B。
在第一区域I中，第一鳍绝缘间隔物428A在第一器件隔离层112A和第一源极/漏极区230A之间，并覆盖第一鳍型有源区F1的在第一凹陷R21下面的部分的两个侧壁。在第二区域II中，第二鳍绝缘间隔物428B在第二器件隔离层112B和第二源极/漏极区230B之间，并覆盖第二鳍型有源区F2的在第二凹陷R22下面的部分的两个侧壁。然而，第一鳍绝缘间隔物428A的高度H41大于第二鳍绝缘间隔物428B的高度H42。如图5所示，在第二凹陷R22下面的第二鳍型有源区F2的两个侧壁的上部也可以被第二源极/漏极区230B的部分覆盖。
在第一区域I中，第一器件隔离层112A和第一源极/漏极区230A之间的第一鳍型有源区F1可以通过在第一鳍型有源区F1和栅极间电介质132之间的第一鳍绝缘间隔物428A而与栅极间电介质132间隔开。在第二区域II中，第二器件隔离层112B和第二源极/漏极区230B之间的第二鳍型有源区F2可以通过在第二鳍型有源区F2和栅极间电介质132之间的第二鳍绝缘间隔物428B而与栅极间电介质132间隔开。
在第一区域I中，第一鳍绝缘间隔物428A可以一体地连接到第一栅极绝缘间隔物124A(见图3B)。在第二区域II中，第二鳍绝缘间隔物428B可以一体地连接到第二栅极绝缘间隔物124B(见图3B)。
第一鳍绝缘间隔物428A和第二鳍绝缘间隔物428B可以包括相同的材料。第一鳍绝缘间隔物428A和第二鳍绝缘间隔物428B的更多细节与已经参照图2A至图2D描述的鳍绝缘间隔物128的细节大部分相同。
在图5所示的集成电路器件400中，在第一区域I中，第一鳍型有源区F1的在第一凹陷R21下面的部分的两个侧壁覆盖有具有相对大的高度的第一鳍绝缘间隔物428A，并且在第二区域II中，第二鳍型有源区F2的在第二凹陷R22下面的部分的两个侧壁覆盖有具有相对小的高度的第二鳍绝缘间隔物428B。第二凹陷R22下面的第二鳍型有源区F2的两个侧壁的上部也可以被第二源极/漏极区230B的部分覆盖。因而，具有彼此不同的尺寸的第一鳍绝缘间隔物428A和第二鳍绝缘间隔物428B被形成以允许器件保证根据器件的种类和结构需要的不同的电性能，从而提高集成电路器件400的可靠性。
图6是根据本发明构思的示范性实施方式的集成电路器件500的方框图。
参照图6，集成电路器件500包括存储器区域510和逻辑区域520。
存储器区域510可以包括参照图1至图5关于第一区域I描述的配置中的至少一种。存储器区域510可以包括SRAM、DRAM、MRAM、RRAM和PRAM中的至少一种。
逻辑区域520可以包括参照图1至图5关于第二区域II描述的配置中的至少一种。逻辑区域520可以包括各种逻辑单元，该各种逻辑单元包括多个电路元件(诸如例如晶体管和寄存器等)，作为执行期望的逻辑功能的标准单元(诸如例如计数器、缓冲器等)。逻辑单元可以构成例如AND(与)、NAND(与非)、OR(或)、NOR(或非)、异或(XOR)、异或非(XNOR)、反相器(INV)、加法器(ADD)、缓冲器(BUF)、延迟器(DLY)、滤波器(FIL)、多路转接器(MXT/MXIT)、OR/AND/反向器(OAI)、AND/OR(AO)、AND/OR/反向器(AOI)、D触发器、重置触发器、主从式触发器、锁存器等。然而，以上阐述的单元仅是示例，本发明构思不限于此。
图7A是可被包括在图6所示的集成电路器件500的存储器区域510中的示范性存储器件500A的电路图。图7B是示出图7A所示的存储器件500A的主要配置的平面图。
图7A示出包括六个晶体管的6T SRAM单元的电路图。6T SRAM单元的结构可以存储一位的信息(one bit of information)。在图7A和图7B中，与图1至图6相同的附图标记表示相同的元件，并将省略对其的描述。
参照图7A，存储器件500A可以包括并联连接在电源节点(power node)Vcc和接地节点(ground node)Vss之间的第一反相器INV1和第二反相器INV2以及分别连接到第一反相器INV1和第二反相器INV2的输出节点的第一传输晶体管PS1和第二传输晶体管PS2。第一传输晶体管PS1和第二传输晶体管PS2可以分别连接到位线BL和互补位线/BL。第一传输晶体管PS1和第二传输晶体管PS2的每个可以连接到字线WL。
第一反相器INV1包括串联连接的第一上拉晶体管PU1和第一下拉晶体管PD1，第二反相器INV2包括串联连接的第二上拉晶体管PU2和第二下拉晶体管PD2。第一上拉晶体管PU1和第二上拉晶体管PU2可以包括PMOS晶体管，第一下拉晶体管PD1和第二下拉晶体管PD2可以包括NMOS晶体管。第一传输晶体管PS1和第二传输晶体管PS2也可以包括NMOS晶体管。
为了通过第一反相器INV1和第二反相器INV2配置一个锁存器电路，第一反相器INV1的输入节点连接到第二反相器INV2的输出节点，并且第二反相器INV2的输入节点连接到第一反相器INV1的输出节点。数据可以存储在交叉联接的第一反相器INV1和第二反相器INV2中。
参照图7B，存储器件500A包括SRAM阵列，该SRAM阵列包括在基板上布置成行和列的多个SRAM单元510A、510B、510C和510D。图7B示出四个SRAM单元510A、510B、510C和510D，其每个包括六个FinFET。
多个SRAM单元510A、510B、510C和510D的每个可以具有图7A所示的电路配置。
多个SRAM单元510A、510B、510C和510D的每个包括从基板110(见图2A至图5)突出并沿第一方向(X方向)彼此平行地延伸的多个第一鳍型有源区F1。
在多个SRAM单元510A、510B、510C和510D中，多个第一栅线GL1在与多个第一鳍型有源区F1交叉的第二方向(Y方向)上在多个第一鳍型有源区F1上延伸。
构成多个SRAM单元510A、510B、510C和510D的每个的第一上拉晶体管PU1、第一下拉晶体管PD1、第一传输晶体管PS1、第二上拉晶体管PU2、第二下拉晶体管PD2和第二传输晶体管PS2可以分别通过形成在多个第一栅线GL1与多个第一鳍型有源区F1交叉的位置处的多个FinFET器件来实现。
在SRAM单元510A中，晶体管可以分别形成在多个第一鳍型有源区F1和多个第一栅线GL1之间的六个交点处，并且所述晶体管可以包括第一传输晶体管PS1、第二传输晶体管PS2、第一下拉晶体管PD1、第二下拉晶体管PD2、第一上拉晶体管PU1和第二上拉晶体管PU2。
第一上拉晶体管PU1和第二上拉晶体管PU2的每个可以包括PMOS晶体管，并且第一下拉晶体管PD1、第二下拉晶体管PD2、第一传输晶体管PS1和第二传输晶体管PS2的每个可以包括NMOS晶体管。
存储器件500A可以包括已经参照图1至图5描述的集成电路器件100、200、300和400的第一区域I中的鳍绝缘间隔物128和228以及第一鳍绝缘间隔物328A和428A中的至少一个。
图8是示出可被包括在图6所示的集成电路器件500的逻辑区域520中的示范性逻辑器件500B的主要配置的平面图。在图8中，与图1至图6中的相同的附图标记表示相同的元件，并将省略对其的描述。
参照图8，逻辑器件500B可以具有在基板110(见图2A至图5)上的单元LC，其中单元LC可以具有单元边界560并可以包括至少一个逻辑功能电路。
单元LC包括第一器件区域562和第二器件区域564。在第一器件区域562和第二器件区域564中，多个鳍型有源区F2在第一方向(X方向)上延伸。
在第一器件区域562和第二器件区域564中，多个第二鳍型有源区F2可以具有不变的节距。
在单元LC中，多个第二栅线GL2在第二方向(Y方向)上延伸并与多个第二鳍型有源区F2交叉。晶体管可以分别形成在多个第二栅线GL2与多个第二鳍型有源区F2交叉的交叉点处。多个第二栅线GL2的每个可以被基板110上的多个FinFET器件共用。
存储器件500A中的包括多个第一鳍型有源区F1和多个第一栅线GL1的图案的密度可以大于逻辑器件500B中的包括多个第二鳍型有源区F2和多个第二栅线GL2的图案的密度。
像参照图1至图3B描述的集成电路器件100和200的第二区域II中一样，在本发明构思的示范性实施方式中，对应于第一区域I中的鳍绝缘间隔物128和228(见图2A、图2B和图3A)的绝缘间隔物可以不形成在逻辑器件500B中的每个第二鳍型有源区F2的两个侧壁上。
在本发明构思的示范性实施方式中，像参照图4A至图5描述的集成电路器件300和400的第二区域II一样，逻辑器件500B可以包括第二鳍绝缘间隔物328B和428B中的至少一个，第二鳍绝缘间隔物328B和428B分别具有比第一区域I中的第一鳍绝缘间隔物328A和428A的高度小的高度。
如参照图1至图8所述的，在集成电路器件100、200、300、400和500的每个的第一区域I中，第一鳍型有源区F1在第一凹陷R1或R21下面的部分的两个侧壁覆盖有鳍绝缘间隔物128和228以及第一鳍绝缘间隔物328A和428A中的至少一个，从而在第一鳍型有源区F1和与其相邻的其它导电区域之间具有更好的绝缘性能。与第二区域II中的第二鳍型有源区F2相比，第一区域I中的第一鳍型有源区F1会更容易与周围的导电区域短路。因此，在第一区域I中，形成鳍绝缘间隔物128或228或第一鳍绝缘间隔物328A或428A，其覆盖第一鳍型有源区F1在第一凹陷R1或R21下面的部分的两个侧壁，并且在第二区域II中，没有形成单独的鳍绝缘间隔物(其覆盖第二鳍型有源区F2在第二凹陷R2或R22下面的部分的两个侧壁)，或者形成分别具有比第一区域I中的第一鳍绝缘间隔物328A或428A的尺寸小的尺寸的第二鳍绝缘间隔物328B或428B，从而消除第一区域I中的不期望的短路的可能性。因此，构成集成电路器件的单元器件具有不同的结构以保证根据单元器件的种类和结构所需要的不同的电性能，从而提高集成电路器件的可靠性。
图9A至图17B是按照工艺次序示出根据本发明构思的示范性实施方式的制造集成电路器件的方法的截面图。在图9A至图17B当中，图9A、10A…和17A是按照工艺次序示出集成电路器件的主要配置的截面图，其对应于沿图2A的线B1-B1'和线B2-B2'剖取的横截面，图9B、图10B…和图17B是按照工艺次序示出集成电路器件的主要配置的截面图，其对应于沿图2A的线C1-C1'和线C2-C2'剖取的横截面。将参照图9A至图17B描述制造图1至图2D所示的集成电路器件100的方法。在图9A至图17B中，与图1至图2D中的相同的附图标记表示相同的元件，并将省略对其的描述。
参照图9A和图9B，制备具有第一区域I和第二区域II的基板110。
在第一区域I和第二区域II中，基板110可以具有MOS区域。例如，基板110的第一区域I和第二区域II的每个可以是PMOS晶体管区域和NMOS晶体管区域中的一个。第一区域I和第二区域II的更多细节与参照图1描述的那些细节相同。
第一鳍型有源区F1和第二鳍型有源区F2通过蚀刻基板110的部分而分别形成在第一区域I和第二区域II中，其中第一鳍型有源区F1和第二鳍型有源区F2从基板110的主平面(X-Y平面)向上(Z方向)突出并在第一方向(X方向)上延伸。根据期望形成在第一鳍型有源区F1和第二鳍型有源区F2中的MOS晶体管的沟道类型，第一鳍型有源区F1和第二鳍型有源区F2可以包括P型或N型杂质掺杂区。
在形成第一鳍型有源区F1和第二鳍型有源区F2之后，绝缘层形成在基板110上并覆盖第一鳍型有源区F1和第二鳍型有源区F2，随后对绝缘层执行回蚀刻，从而形成第一器件隔离层112A和第二器件隔离层112B。第一鳍型有源区F1和第二鳍型有源区F2分别从第一器件隔离层112A和第二器件隔离层112B向上突出并被暴露。
第一器件隔离层112A和第二器件隔离层112B可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层或其组合。第一器件隔离层112A和第二器件隔离层112B可以包括绝缘衬层(包括热氧化物层)以及在该绝缘衬层上的间隙填充绝缘层。在图9B中，第一鳍型有源区F1和第二鳍型有源区F2的最下面的水平面分别由虚线BL1和BL2标记。
参照图10A和图10B，虚设栅极结构DGS形成在第一区域I和第二区域II中的第一鳍型有源区F1和第二鳍型有源区F2的每个上，其中虚设栅极结构DGS在第二方向(Y方向)上延伸以与第一鳍型有源区F1和第二鳍型有源区F2的每个相交。
虚设栅极结构DGS可以包括虚设栅极绝缘层D114、虚设栅线D116和虚设栅极覆盖层D118，它们按此陈述的次序层叠在第一鳍型有源区F1和第二鳍型有源区F2的每个上。在本发明构思的示范性实施方式中，虚设栅极绝缘层D114可以包括硅氧化物。虚设栅线D116可以包括多晶硅。虚设栅极覆盖层D118可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。
参照图11A和图11B，内栅极绝缘间隔物722形成在第一区域I和第二区域II的每个中并覆盖虚设栅极结构DGS的两个侧壁，然后间隔物层724被形成并覆盖第一鳍型有源区F1和第二鳍型有源区F2、虚设栅极结构DGS以及内栅极绝缘间隔物722。
内栅极绝缘间隔物722可以包括SiN。间隔物层724可以包括例如SiOCN、SiCN或其组合。在本发明构思的示范性实施方式中，间隔物层724可以包括单层，该单层包括SiOCN层。在本发明构思的示范性实施方式中，间隔物层724可以包括覆盖内栅极绝缘间隔物722的SiOCN层以及覆盖SiOCN层的氧化物层。间隔物层724可以通过ALD、CVD或PVD工艺形成。对于CVD方法，包含构成将形成的间隔物层724的多个元素的多种气体可以在同一时间一起供应到反应室。对于ALD方法，包含构成将形成的间隔物层724的多个元素的多种气体可以被交替地供应。例如，为了形成SiOCN层作为间隔物层724，该多种气体可以包含：六氯乙硅烷(Si2Cl6)气体作为含硅的气体、丙烯(C3H6)气体作为含碳的气体、NH3气体作为含氮的气体、以及O2气体作为含氧的气体。
参照图12A和图12B，外栅极绝缘间隔物724G通过执行对间隔物层724的回蚀刻而形成，其中外栅极绝缘间隔物724G覆盖虚设栅极结构DGS的两个侧壁上的内栅极绝缘间隔物722。
在第一区域I中，内栅极绝缘间隔物722和外栅极绝缘间隔物724G可以构成第一栅极绝缘间隔物124A。在第二区域II中，内栅极绝缘间隔物722和外栅极绝缘间隔物724G可以构成第二栅极绝缘间隔物124B。
在形成外栅极绝缘间隔物724G期间，由于进行间隔物层724的回蚀刻，所以第一鳍型有源区F1和第二鳍型有源区F2可以被暴露。暴露的第一鳍型有源区F1和第二鳍型有源区F2也与间隔物层724一起受到回蚀刻，从而在第一区域I中的第一鳍型有源区F1上形成第一凹陷R1以及在第二区域II中的第二鳍型有源区F2上形成第二凹陷R2。当进行第一鳍型有源区F1和第二鳍型有源区F2的回蚀刻以形成第一凹陷R1和第二凹陷R2时，由于虚设栅极结构DGS的虚设栅极覆盖层D118的一定厚度可以从其顶表面去除，所以虚设栅极覆盖层D118的厚度可以减小。
在形成外栅极绝缘间隔物724G以及第一鳍型有源区F1和第二鳍型有源区F2期间，在第一区域I中，鳍绝缘间隔物128(其是间隔层724的一部分)保留在第一鳍型有源区F1在第一凹陷R1下面的部分的两个侧壁上。另一方面，在第二区域II中，对应于鳍绝缘间隔物128的绝缘间隔物可以不形成在第二鳍型有源区F2在第二凹陷R2下面的部分的两个侧壁上。
在本发明构思的示范性实施方式中，为了形成外栅极绝缘间隔物724G、第一凹陷R1和第二凹陷R2以及鳍绝缘间隔物128，间隔物层724以及第一鳍型有源区F1和第二鳍型有源区F2可以按此陈述的次序顺序地经受干蚀刻工艺和湿清洁工艺。
间隔物层724的一部分以及第一鳍型有源区F1和第二鳍型有源区F2的部分可以通过干蚀刻工艺去除，从而形成初始外栅极绝缘间隔物、在第一鳍型有源区F1上的第一初始凹陷以及在第二鳍型有源区F2上的第二初始凹陷，其中初始外栅极绝缘间隔物可以覆盖虚设栅极结构DGS的两个侧壁上的内栅极绝缘间隔物722。此外，与形成第一初始凹陷和第二初始凹陷同时地，初始鳍绝缘间隔物可以形成在第一器件隔离层112A与第一初始凹陷之间并覆盖第一鳍型有源区F1的两个侧壁，并且还可以形成在第二器件隔离层112B与第二初始凹陷之间并覆盖第二鳍型有源区F2的两个侧壁。
在湿清洁工艺期间，第一鳍型有源区F1的一部分和第二鳍型有源区F2的一部分(其暴露到湿清洁溶液)可以被进一步去除。因而，在第一区域I中，延伸直到第一栅极绝缘间隔物124A的下部的第一凹陷R1可以从第一初始凹陷获得，并且在第二区域II中，延伸直到第二栅极绝缘间隔物124B的下部的第二凹陷R2可以从第二初始凹陷获得。此外，在湿清洁工艺期间，初始外栅极绝缘间隔物的暴露到湿清洁溶液的部分也可以被去除，从而获得图12B所示的外栅极绝缘间隔物724G。此外，在形成第一凹陷R1和第二凹陷R2期间，初始鳍绝缘间隔物也可以暴露到用于湿清洁工艺的湿清洁溶液，从而，在第一区域I中，图12A所示的鳍绝缘间隔物128可以通过仅去除初始鳍绝缘间隔物的一部分而保留，并且在第二区域II中，对应于鳍绝缘间隔物128的绝缘间隔物可以通过去除初始鳍绝缘间隔物的全部而不形成在第二鳍型有源区F2在第二凹陷R2下面的部分的两个侧壁上。
在本发明构思的示范性实施方式中，在已经参照图11A和图11B描述的间隔物层724的形成工艺中，间隔物层724可以包括SiOCN层以及覆盖该SiOCN层的氧化物层。在此情况下，在湿清洁工艺期间，氧化物层可以暴露到湿清洁溶液并被去除。因而，在获得第一凹陷R1和第二凹陷R2之后，保留在虚设栅极结构DGS的侧壁上的外栅极绝缘间隔物724G以及保留在第一鳍型有源区F1在第一凹陷R1下面的部分的两个侧壁上的鳍绝缘间隔物128可以不包括氧化物层并可以仅包括SiOCN层。
在执行干蚀刻工艺的示例中，可以执行使用NH3、CF4或其组合作为蚀刻气体的等离子体蚀刻工艺。在执行湿清洁工艺的示例中，可以使用HF清洁溶液。然而，本发明构思不限于以上阐述的示例并可以被各种地变化和修改。
紧接在干蚀刻工艺之后获得的初始鳍绝缘间隔物经受湿清洁工艺，然后保留作为第一区域I中的鳍绝缘间隔物128，并且初始鳍绝缘间隔物的尺寸可以大于图12A所示的鳍状间隔物128的尺寸。
在第二区域II中，紧接在干蚀刻工艺之后，在湿清洁工艺之前，初始鳍绝缘间隔物(其是间隔物层724的剩余部分)可以保留在第二鳍型有源区F2在第二凹陷R2下面的部分的两个侧壁上。然而，由于保留在第二区域II中的初始绝缘间隔物经受湿清洁工艺，所以初始鳍绝缘间隔物的全部可以通过湿清洁溶液而与第二鳍型有源区F2的一部分一起被去除，从而在第二凹陷R2形成在第二鳍型有源区F2上之后，对应于鳍绝缘间隔物128的绝缘间隔物可以不保留在第二鳍型有源区F2在第二凹陷R2下面的部分的两个侧壁上。
在本发明构思的示范性实施方式中，在干蚀刻工艺和湿清洁工艺期间，在基板110中，第一区域I中的包括第一鳍型有源区F1和虚设栅极结构DGS的图案的密度可以大于第二区域II中的包括第二鳍型有源区F2和虚设栅极结构DGS的图案的密度。由于第一区域I和第二区域II之间的图案密度的差异，在干蚀刻工艺和湿清洁工艺之后，鳍绝缘间隔物128可以仅保留在第一区域I和第二区域II当中的第一区域I中，如图12A和图12B所示。
在本发明构思的示范性实施方式中，对于仅保留在第一区域I和第二区域II当中的第一区域I中的鳍绝缘间隔物128，第一区域I和第二区域II中的至少一个中的初始鳍绝缘间隔物可以经受预处理工艺，其中初始鳍绝缘间隔物是间隔物层724的剩余部分。
在本发明构思的示范性实施方式中，在干蚀刻工艺之后，在湿清洁工艺之前，可以对保留在基板110中的第一区域I和第二区域II中的至少一个中的初始鳍绝缘间隔物进行预处理工艺。
在本发明构思的示范性实施方式中，预处理工艺可以是等离子体施加工艺。
为了执行等离子体施加工艺，紧接在干蚀刻工艺之后，等离子体可以施加到初始鳍绝缘间隔物以损坏初始鳍绝缘间隔物(其是基板100中的间隔物层724的剩余部分)。尽管用于形成损坏初始鳍绝缘间隔物的等离子体的气体可以从CF4、O2、He、HBr、NF3、Ar、Cl2、N2、CH3F、CH4及其组合当中选择，但是本发明构思不限于此。通过执行等离子体施加工艺，初始鳍绝缘间隔物的至少一部分可以被等离子体损坏。在随后的湿清洁工艺时，初始鳍绝缘间隔物的等离子体损坏部分的通过湿清洁溶液的去除速率和/或去除量可以大于初始鳍绝缘间隔物的非等离子体损坏部分的通过湿清洁溶液的去除速率和/或去除量。因此，在干蚀刻工艺之后，在湿清洁工艺之前，等离子体施加工艺可以根据需要对第一区域I和/或第二区域II中的初始鳍绝缘间隔物进一步执行，从而增加初始鳍绝缘间隔物被湿清洁溶液的消耗。
在本发明构思的示范性实施方式中，为了控制第一区域I中的鳍绝缘间隔物128的尺寸，等离子体施加工艺可以选择性地仅对第一区域I和第二区域II当中的第一区域I中的初始鳍绝缘间隔物进行，其中初始鳍绝缘间隔物是间隔物层724的剩余部分。
在本发明构思的示范性实施方式中，为了使对应于鳍绝缘间隔物128的绝缘间隔物不保留在第二区域II中的第二鳍型有源区F2的两个侧壁上，等离子体施加工艺可以选择性地仅对第一区域I和第二区域II当中的第二区域II中的初始鳍绝缘间隔物进行，其中初始鳍绝缘间隔物是间隔物层724的剩余部分。在此情况下，在随后的湿清洁工艺期间，第二区域II中的作为间隔物层724的剩余部分的全部初始鳍绝缘间隔物可以被去除，并且鳍绝缘间隔物128可以仅保留在第一区域I中。
在本发明构思的示范性实施方式中，预处理工艺可以是离子注入工艺。
为了执行离子注入工艺，紧接在干蚀刻工艺之后，在湿清洁工艺之前，可以对初始鳍绝缘间隔物执行离子注入工艺以损坏初始鳍绝缘间隔物，初始鳍绝缘间隔物是基板110上的间隔物层724的剩余部分。尽管用于损坏初始鳍绝缘间隔物的离子注入工艺中使用的离子可以从包括Ge、BF2、As或其组合的气体获得，但是本发明构思不限于此。通过执行离子注入工艺，初始鳍绝缘间隔物的至少一部分可以被注入到其内部中的离子损坏。在随后的湿清洁工艺时，初始鳍绝缘间隔物的离子注入损坏部分通过湿清洁溶液的去除速率和/或去除量可以大于初始鳍绝缘间隔物的非离子注入损坏部分通过湿清洁溶液的去除速率和/或去除量。因此，在干蚀刻工艺之后，在湿清洁工艺之前，离子注入工艺可以根据需要对初始鳍绝缘间隔物进一步进行，从而增加初始鳍绝缘间隔物被湿清洁溶液的消耗。
在本发明构思的示范性实施方式中，为了控制第一区域I中的鳍绝缘间隔物128的尺寸，离子注入工艺可以选择性地仅对第一区域I和第二区域II当中的第一区域I中的间隔物层724的剩余部分进行。在本发明构思的示范性实施方式中，为了使对应于鳍绝缘间隔物128的绝缘间隔物不保留在第二区域II中的第二鳍型有源区F2的两个侧壁上，离子注入工艺可以选择性地仅对第一区域I和第二区域II当中的第二区域II中的间隔物层724的剩余部分进行。在此情况下，在随后的湿清洁工艺期间，可以去除第二区域II中的全部初始鳍绝缘间隔物(其是间隔物层724的剩余部分)，并且鳍绝缘间隔物128可以仅保留在第一区域I中。
在本发明构思的示范性实施方式中，预处理工艺可以是如上所述的等离子体施加工艺和离子注入工艺的组合。
参照图13A和图13B，在第一区域I和第二区域II中，通过在第一鳍型有源区F1和第二鳍型有源区F2的暴露表面上进行外延生长工艺，半导体层形成在虚设栅极结构DGS的两侧的第一凹陷R1和第二凹陷R2中，从而形成第一源极/漏极区130A和第二源极/漏极区130B。外延生长工艺可以是选择性外延生长工艺。在选择性外延生长工艺中，包含第一鳍型有源区F1和第二鳍型有源区F2的基板放置在反应室中，然后源气体被供应到反应室中。用于沉积硅的源气体可以包括例如SiCl4、SiF4、SiH2Cl2、SiHCl3、SiH4或Si2H6。为了沉积锗、硅锗或其它半导体，可以使用其它的源气体。反应室内供应的用于沉积硅的源气体吸附在第一鳍型有源区F1和第二鳍型有源区F2的暴露表面上，硅外延层然后选择性形成在第一鳍型有源区F1和第二鳍型有源区F2的暴露表面上。由于仅第一鳍型有源区F1的顶表面(第一凹陷R1的底表面)被暴露(见图12A，第一区域I)，所以第一源极/漏极区130A可以仅形成在第一鳍型有源区F1的顶表面上，使鳍绝缘间隔物128覆盖第一凹陷R1下面的第一鳍型有源区F1的两个侧壁并在第一器件隔离层112A和第一源极/漏极区130A之间(见图13A，第一区域I)。由于第二鳍型有源区F2的顶表面(第二凹陷R2的底表面)和两个上侧壁被暴露(见图12A，第二区域II)，所以第二源极/漏极区130B可以形成为覆盖第二鳍型有源区F2的顶表面和两个上侧壁，使第二器件隔离层112B和第二源极/漏极区130B覆盖第二鳍型有源区F2的两个侧壁而在其间没有鳍绝缘间隔物(见图13A，第二区域II)。
图13A和图13B所示的第一源极/漏极区130A和第二源极/漏极区130B的横截面形状仅是示例，并可以被各种改变和修改而没有脱离本发明构思的精神和范围。例如，第一源极/漏极区130A和第二源极/漏极区130B沿着Y-Z平面剖取的横截面形状可以是圆形、椭圆形或多边形形状诸如四边形、五边形和六边形。
第一源极/漏极区130A和第二源极/漏极区130B的每个可以包括杂质掺杂的半导体层。在本发明构思的示范性实施方式中，第一源极/漏极区130A和第二源极/漏极区130B的每个可以包括杂质掺杂的Si、SiGe或SiC。
在第一区域I和第二区域II中，栅极间电介质132被形成并覆盖第一源极/漏极区130A和第二源极/漏极区130B、虚设栅极结构DGS以及第一栅极绝缘间隔物124A和第二栅极绝缘间隔物124B。
在形成栅极间电介质132的示例中，绝缘层可以形成至足够的厚度并覆盖第一源极/漏极区130A和第二源极/漏极区130B、虚设栅极结构DGS以及第一栅极绝缘间隔物124A和第二栅极绝缘间隔物124B。接下来，包括绝缘层的最终产物可以通过平坦化工艺(例如化学机械抛光(CMP))平坦化，使得多个虚设栅极结构DGS被暴露，从而形成具有平坦顶表面的栅极间电介质132。
参照图14A和图14B，在第一区域I和第二区域II中，由栅极间电介质132暴露的多个虚设栅极结构DGS被去除，从而在第一区域I中形成第一栅极空间GH1以及在第二区域II中形成第二栅极空间GH2。
第一栅极绝缘间隔物124A和第一鳍型有源区F1可以被第一栅极空间GH1暴露，第二栅极绝缘间隔物124B和第二鳍型有源区F2可以被第二栅极空间GH2暴露。
参照图15A和图15B，在第一区域I和第二区域II中，第一界面层116A、第一栅极绝缘层118A和栅线GL以此陈述的次序形成在第一栅极空间GH1(见图14B)中，并且第二界面层116B、第二栅极绝缘层118B和栅线GL以此陈述的次序形成在第二栅极空间GH2(见图14B)中。
形成第一界面层116A和第二界面层116B的工艺可以包括氧化第一鳍型有源区F1和第二鳍型有源区F2分别在第一栅极空间GH1和第二栅极空间GH2(见图14B)中的暴露部分的工艺。在本发明构思的示范性实施方式中，第一界面层116A和第二界面层116B可以包括例如硅氧化物层、硅氮氧化物层、硅酸盐层或其组合。
第一栅极绝缘层118A和第二栅极绝缘层118B以及栅线GL可以覆盖栅极间电介质132的顶表面，同时填充第一栅极空间GH1和第二栅极空间GH2(见图14B)的内部。第一栅极绝缘层118A和第二栅极绝缘层118B可以通过ALD、CVD或PVD工艺形成。
栅线GL可以具有足够的厚度以填充第一栅极空间GH1和第二栅极空间GH2。栅线GL可以包括第一含金属层MGA和第二含金属层MGB。第一含金属层MGA和第二含金属层MGB的细节如参照图2A至图2D所描述的。为了形成栅线GL，可以使用ALD、CVD或PVD工艺。
参照图16A和图16B，第一区域I和第二区域II中的不需要的部分通过平坦化工艺(例如CMP工艺)从图15A和图15B的所得产物去除，从而栅线GL被分成分别保留在第一栅极空间GH1和第二栅极空间GH2中的第一栅线GL1和第二栅线GL2，并且第一栅极绝缘层118A和第二栅极绝缘层118B仅分别保留在第一栅极空间GH1和第二栅极空间GH2中。
作为平坦化工艺的结果，第一栅极绝缘间隔物124A和第二栅极绝缘间隔物124B以及栅极间电介质132从其各自的顶表面消耗从而从每个减小一定的厚度，也就是其竖直厚度(Z方向的厚度)可以减小，第一栅极绝缘层118A和第二栅极绝缘层118B的顶表面、第一栅极绝缘间隔物124A和第二栅极绝缘间隔物124B的顶表面以及栅极间电介质132的顶表面可以在第一栅线GL1和第二栅线GL2的顶表面周围暴露。
参照图17A和图17B，在第一区域I和第二区域II中，阻挡绝缘层134和层间电介质136以此陈述的次序形成并覆盖第一栅线GL1和第二栅线GL2的顶表面、第一栅极绝缘层118A和第二栅极绝缘层118B的顶表面、第一栅极绝缘间隔物124A和第二栅极绝缘间隔物124B的顶表面以及栅极间电介质132的顶表面。
层间电介质136可以具有平坦化的顶表面。尽管层间电介质136被示出为具有平坦的层形状，但是层间电介质136可以具有各种形状而没有脱离本发明构思的精神和范围。
在形成阻挡绝缘层134和层间电介质136之后，掩模图案可以形成(例如通过光刻工艺)在层间电介质136上，然后采用掩模图案作为蚀刻掩模以此陈述的次序蚀刻层间电介质136、阻挡绝缘层134和栅极间电介质132，从而根据需要形成穿过层间电介质136、阻挡绝缘层134和栅极间电介质132的接触孔。接下来，导电材料可以填充接触孔，从而形成由图2B中的虚线示出的第一源极/漏极接触插塞140A和第二源极/漏极接触插塞140B，第一源极/漏极接触插塞140A和第二源极/漏极接触插塞140B分别电连接到第一源极/漏极区130A和第二源极/漏极区130B。
根据制造集成电路器件100的方法(其包括参照图9A至图17B描述的工艺)，包括单元器件的集成电路器件可以通过低成本的简化工艺制造，其中单元器件可以具有不同的结构，以保证根据单元器件的种类和结构所需要的不同电特性。因此，可以有利于提供最佳的可靠性和性能的集成电路器件的实现。
在此之前，尽管已经参照图9A至图17B描述了制造图1至图2D所示的集成电路器件100的方法，但是本领域技术人员将理解，图3A和图3B所示的集成电路器件200、图4A和图4B所示的集成电路器件300、图5所示的集成电路器件400或具有从其改变和修改的各种结构的集成电路器件可以通过参照图9A至图17B描述的方法的改变和修改来制造，而没有脱离本发明构思的精神和范围。
在本发明构思的示范性实施方式中，为了制造图3A和图3B所示的集成电路器件200，代替在参照图12A和图12B描述的工艺中分别在第一区域I和第二区域II中形成第一凹陷R1和第二凹陷R2，具有不同深度的第一凹陷R21和第二凹陷R22可以通过控制第一鳍型有源区F1的蚀刻量和第二鳍型有源区F2的蚀刻量而分别形成在第一区域I和第二区域II中。接下来，执行与参照图13A至图17B描述的工艺类似的工艺，从而制造集成电路器件200。
在本发明构思的示范性实施方式中，为了制造图4A和图4B所示的集成电路器件300，在参照图12A和图12B描述的干蚀刻工艺和/或湿清洁工艺期间的工艺条件被控制，或者增加上面阐述的预处理工艺并且在作为预处理工艺的等离子体施加工艺和/或离子注入工艺期间的工艺条件被控制，从而可以控制分别保留在第一区域I和第二区域II中的第一鳍绝缘间隔物328A和第二鳍绝缘间隔物328B的尺寸。
在本发明构思的示范性实施方式中，为了制造图5所示的集成电路器件400，代替在参照图12A和图12B描述的工艺中分别在第一区域I和第二区域II中形成第一凹陷R1和第二凹陷R2，通过控制第一鳍型有源区F1的蚀刻量和第二鳍型有源区F2的蚀刻量，具有不同深度的第一凹陷R21和第二凹陷R22分别形成在第一区域I和第二区域II中，然后控制在参照图12A和图12B描述的干蚀刻工艺和/或湿清洁工艺期间的工艺条件或者控制在作为预处理工艺的等离子体施加工艺和/或离子注入工艺期间的工艺条件，从而可以控制分别保留在第一区域I和第二区域II中的第一鳍绝缘间隔物428A和第二鳍绝缘间隔物428B的尺寸。
尽管已经参照图1至图17B描述了包括具有三维结构的沟道的FinFET的集成电路器件及其制造方法，但是本发明构思不限于此。例如，本领域技术人员将理解，包括具有根据本发明构思的特征的平面MOSFET的集成电路器件及其制造方法可以通过本发明构思的各种修改和改变提供，而没有脱离本发明构思的精神和范围。
图18是包括根据本发明构思的示范性实施方式的集成电路器件的电子系统2000的方框图。
电子系统2000包括控制器2010、输入/输出(I/O)装置2020、存储器2030和接口2040，并且这些部件通过总线2050彼此连接。
控制器2010可以包括微处理器、数字信号处理器和与其类似的处理器中的至少一个。输入/输出装置2020可以包括键区、键盘和显示器中的至少一个。存储器2030可以用于存储由控制器2010执行的指令。例如，存储器2030可以用于存储用户数据。
电子系统2000可以构成无线通信装置或者能够在无线环境中发送和/或接收信息的装置。在电子系统2000中，为了通过无线通信网络发送/接收数据，接口2040可以配置为无线接口。接口2040可以包括天线和/或无线收发器。在本发明构思的示范性实施方式中，电子系统2000可以用于第三代通信系统的通信接口协议，诸如例如码分多址(CDMA)、全球移动通信系统(GSM)、北美数字蜂窝(NADC)、扩展时分多址(E-TDMA)和/或宽频码分多址(WCDMA)。电子系统2000可以包括图1至图8所示的集成电路器件100、200、300、400和500以及具有从其改变和修改的各种结构的集成电路器件中的至少一个而没有脱离本发明构思的精神和范围。
尽管已经参照其特定示范性实施方式示出并描述了本发明构思，但是将理解，可以在其中进行形式和细节上的各种变化，而没有脱离权利要求书的精神和范围。
本申请要求于2016年6月20日在韩国知识产权局提交的韩国专利申请第10-2016-0076615号的优先权，其公开内容通过引用整体地结合于此。

Claims (25)

1.一种集成电路器件，包括：
基板，具有第一区域和第二区域；
第一鳍型有源区，在所述第一区域中，所述第一鳍型有源区包括第一鳍部分，所述第一鳍部分具有第一凹陷，所述第一凹陷填充有第一源极/漏极区；
第一器件隔离层，覆盖所述第一鳍型有源区的两个下部侧壁；
第二鳍型有源区，在所述第二区域中，所述第二鳍型有源区包括第二鳍部分，所述第二鳍部分具有第二凹陷，所述第二凹陷填充有第二源极/漏极区；
第二器件隔离层，覆盖所述第二鳍型有源区的两个下部侧壁；以及
鳍绝缘间隔物，覆盖所述第一鳍型有源区的第一侧壁和所述第二鳍型有源区的第二侧壁中的至少一个，所述第一鳍型有源区的所述第一侧壁在所述第一器件隔离层和所述第一凹陷之间，并且所述第二鳍型有源区的所述第二侧壁在所述第二器件隔离层和所述第二凹陷之间。
2.如权利要求1所述的集成电路器件，其中所述鳍绝缘间隔物仅在所述第一区域和所述第二区域当中的所述第一区域中，并覆盖所述第一鳍型有源区的在所述第一器件隔离层和所述第一源极/漏极区之间的两个侧壁。
3.如权利要求1所述的集成电路器件，还包括：
栅极间电介质，覆盖所述第一源极/漏极区和所述第二源极/漏极区，
其中所述第一侧壁与所述栅极间电介质间隔开，使所述鳍绝缘间隔物在所述第一侧壁和所述栅极间电介质之间，并且
所述第二侧壁与所述栅极间电介质间隔开，使所述第二源极/漏极区的一部分在所述第二侧壁和所述栅极间电介质之间。
4.如权利要求1所述的集成电路器件，其中所述鳍绝缘间隔物包括：
第一鳍绝缘间隔物，覆盖所述第一器件隔离层和所述第一源极/漏极区之间的所述第一侧壁；和
第二鳍绝缘间隔物，覆盖所述第二器件隔离层和所述第二源极/漏极区之间的所述第二侧壁，
其中所述第一鳍绝缘间隔物的高度大于所述第二鳍绝缘间隔物的高度。
5.如权利要求1所述的集成电路器件，其中所述第一凹陷的深度小于所述第二凹陷的深度。
6.如权利要求1所述的集成电路器件，其中所述第一鳍型有源区的在所述第一凹陷下面从所述第一器件隔离层向上突出且在所述第一器件隔离层之外的部分的垂直长度大于所述第二鳍型有源区的在所述第二凹陷下面从所述第二器件隔离层向上突出且在所述第二器件隔离层之外的部分的垂直长度。
7.如权利要求1所述的集成电路器件，其中所述第一源极/漏极区的尺寸小于所述第二源极/漏极区的尺寸。
8.如权利要求1所述的集成电路器件，其中所述第一区域是SRAM区域，所述第二区域是逻辑区域。
9.如权利要求1所述的集成电路器件，其中所述第一区域是NMOS晶体管区域，所述第二区域是PMOS晶体管区域。
10.如权利要求1所述的集成电路器件，还包括：
第一栅线，在所述第一器件隔离层上以及在所述第一鳍型有源区上，所述第一栅线在与所述第一鳍型有源区交叉的方向上延伸；
第一栅极绝缘间隔物，在所述第一器件隔离层上以及在所述第一鳍型有源区上，所述第一栅极绝缘间隔物覆盖所述第一栅线的两个侧壁；
第二栅线，在所述第二器件隔离层上以及在所述第二鳍型有源区上，所述第二栅线在与所述第二鳍型有源区交叉的方向上延伸；以及
第二栅极绝缘间隔物，在所述第二器件隔离层上以及在所述第二鳍型有源区上，所述第二栅极绝缘间隔物覆盖所述第二栅线的两个侧壁，
其中所述鳍绝缘间隔物、所述第一栅极绝缘间隔物和所述第二栅极绝缘间隔物包括相同的材料。
11.如权利要求10所述的集成电路器件，其中所述鳍绝缘间隔物仅在所述第一区域和所述第二区域当中的所述第一区域中，并一体地连接到所述第一栅极绝缘间隔物。
12.如权利要求10所述的集成电路器件，其中所述鳍绝缘间隔物包括：
第一鳍绝缘间隔物，具有第一高度，覆盖所述第一侧壁，并一体地连接到所述第一栅极绝缘间隔物；和
第二鳍绝缘间隔物，具有小于所述第一高度的第二高度，覆盖所述第二侧壁，并一体地连接到所述第二栅极绝缘间隔物。
13.如权利要求10所述的集成电路器件，其中所述第一栅极绝缘间隔物和所述第二栅极绝缘间隔物包括内栅极绝缘间隔物和外栅极绝缘间隔物，所述内栅极绝缘间隔物包括SiN，所述外栅极绝缘间隔物包括SiOCN、SiCN或其组合，并且
所述鳍绝缘间隔物包括SiOCN、SiCN或其组合。
14.一种集成电路器件，包括：
第一鳍型有源区，在基板的第一区域中，所述第一鳍型有源区从所述基板突出并具有第一沟道区域和第一凹陷；
第一器件隔离层，在所述第一区域中，所述第一器件隔离层覆盖所述第一鳍型有源区的两个下部侧壁；
第一栅线，在所述第一器件隔离层上，所述第一栅线覆盖所述第一沟道区域；
第一源极/漏极区，在所述第一凹陷中；
第二鳍型有源区，在所述基板的第二区域中，所述第二鳍型有源区从所述基板突出并具有第二沟道区域和第二凹陷，所述基板的所述第二区域与所述基板的所述第一区域间隔开；
第二器件隔离层，在所述第二区域中，所述第二器件隔离层覆盖所述第二鳍型有源区的两个下部侧壁；
第二栅线，在所述第二器件隔离层上，所述第二栅线覆盖所述第二沟道区域；
第二源极/漏极区，在所述第二凹陷中；以及
鳍绝缘间隔物，仅在所述第一区域和所述第二区域当中的所述第一区域中，所述鳍绝缘间隔物覆盖所述第一鳍型有源区的在所述第一器件隔离层和所述第一源极/漏极区之间的两个侧壁。
15.如权利要求14所述的集成电路器件，还包括：
栅极间电介质，覆盖所述第一源极/漏极区和所述第二源极/漏极区，
其中所述第一鳍型有源区的在所述第一器件隔离层和所述第一源极/漏极区之间的两个侧壁与所述栅极间电介质间隔开，使所述鳍绝缘间隔物在第一鳍型有源区的两个侧壁和所述栅极间电介质之间，并且
所述第二鳍型有源区的在所述第二器件隔离层之上的两个侧壁与所述栅极间电介质间隔开，使所述第二源极/漏极区的部分在所述第二鳍型有源区的两个侧壁和所述栅极间电介质之间。
16.如权利要求14所述的集成电路器件，其中所述第一凹陷的深度小于所述第二凹陷的深度。
17.如权利要求14所述的集成电路器件，还包括：
第一栅极绝缘间隔物，在所述第一器件隔离层上以及在所述第一鳍型有源区上，所述第一栅极绝缘间隔物覆盖所述第一栅线的两个侧壁，
其中所述鳍绝缘间隔物一体地连接到所述第一栅极绝缘间隔物。
18.一种集成电路器件，包括：
第一鳍型有源区，在基板的第一区域中，所述第一鳍型有源区从所述基板突出并具有第一沟道区域和第一凹陷；
第一器件隔离层，在所述第一区域中，所述第一器件隔离层覆盖所述第一鳍型有源区的两个下部侧壁；
第一栅线，在所述第一器件隔离层上，所述第一栅线覆盖所述第一沟道区域；
第一源极/漏极区，在所述第一凹陷中；
第二鳍型有源区，在所述基板的第二区域中，所述第二鳍型有源区从所述基板突出并具有第二沟道区域和第二凹陷，所述基板的所述第二区域与所述基板的所述第一区域间隔开；
第二器件隔离层，在所述第二区域中，所述第二器件隔离层覆盖所述第二鳍型有源区的两个下部侧壁；
第二栅线，在所述第二器件隔离层上，所述第二栅线覆盖所述第二沟道区域；
第二源极/漏极区，在所述第二凹陷中；
第一鳍绝缘间隔物，覆盖所述第一鳍型有源区的在所述第一器件隔离层和所述第一源极/漏极区之间的侧壁，并具有第一高度；以及
第二鳍绝缘间隔物，覆盖所述第二鳍型有源区的在所述第二器件隔离层和所述第二源极/漏极区之间的侧壁，并具有小于所述第一高度的第二高度。
19.如权利要求18所述的集成电路器件，其中所述第一凹陷的深度小于所述第二凹陷的深度。
20.如权利要求18所述的集成电路器件，还包括：
第一栅极绝缘间隔物，在所述第一器件隔离层上以及在所述第一鳍型有源区上，所述第一栅极绝缘间隔物覆盖所述第一栅线的两个侧壁；以及
第二栅极绝缘间隔物，在所述第二器件隔离层上以及在所述第二鳍型有源区上，所述第二栅极绝缘间隔物覆盖所述第二栅线的两个侧壁，
其中所述第一鳍绝缘间隔物、所述第二鳍绝缘间隔物、所述第一栅极绝缘间隔物和所述第二栅极绝缘间隔物包括相同的材料。
21.一种制造集成电路器件的方法，该方法包括：
在基板的第一区域中形成第一鳍型有源区以及在所述基板的第二区域中形成第二鳍型有源区；
在所述基板上形成间隔物层，所述间隔物层覆盖所述第一鳍型有源区和所述第二鳍型有源区；
蚀刻所述间隔物层、所述第一鳍型有源区和所述第二鳍型有源区以同时形成所述第一鳍型有源区上的第一凹陷、所述第二鳍型有源区上的第二凹陷以及第一鳍绝缘间隔物，所述第一鳍绝缘间隔物是所述间隔物层的第一剩余部分，该第一剩余部分覆盖所述第一凹陷下面的所述第一鳍型有源区的侧壁。
22.一种制造集成电路器件的方法，该方法包括：
在基板的第一区域中形成第一鳍型有源区和第一器件隔离层以及在所述基板的第二区域中形成第二鳍型有源区和第二器件隔离层，所述第一器件隔离层覆盖所述第一鳍型有源区的两个下部侧壁，所述第二器件隔离层覆盖所述第二鳍型有源区的两个下部侧壁；
在所述第一器件隔离层上形成第一虚设栅极结构以及在所述第二器件隔离层上形成第二虚设栅极结构，所述第一虚设栅极结构覆盖所述第一鳍型有源区，所述第二虚设栅极结构覆盖第二鳍型有源区；
形成间隔物层，所述间隔物层覆盖所述第一鳍型有源区、所述第二鳍型有源区、所述第一虚设栅极结构和所述第二虚设栅极结构；
蚀刻所述间隔物层、所述第一鳍型有源区和所述第二鳍型有源区以同时形成第一栅极绝缘间隔物、第二栅极绝缘间隔物、在所述第一鳍型有源区上的第一凹陷、在所述第二鳍型有源区上的第二凹陷以及第一鳍绝缘间隔物，所述第一栅极绝缘间隔物包括所述间隔物层的第一部分并覆盖所述第一虚设栅极结构的两个侧壁，所述第二栅极绝缘间隔物包括所述间隔物层的第二部分并覆盖所述第二虚设栅极结构的两个侧壁，并且所述第一鳍绝缘间隔物包括所述间隔物层的第三部分并覆盖所述第一鳍型有源区的在所述第一器件隔离层和所述第一凹陷之间的侧壁。
23.一种集成电路器件，包括：
存储器区域和逻辑区域，该逻辑区域连接到所述存储器区域或与所述存储器区域间隔开；
第一晶体管，包括第一源极/漏极区，所述第一源极/漏极区填充在所述存储器区域中的第一鳍型有源区的第一凹陷部分中；
第一器件隔离层，覆盖所述存储器区域中的所述第一鳍型有源区的两个下部侧壁；
第二晶体管，包括第二源极/漏极区，所述第二源极/漏极区填充在所述逻辑区域中的第二鳍型有源区的第二凹陷部分中；
第二器件隔离层，覆盖所述逻辑区域中的所述第二鳍型有源区的两个下部侧壁；
第一鳍绝缘间隔物，覆盖所述第一鳍型有源区的在所述第一源极/漏极区和所述第一器件隔离层之间的第一侧壁，所述第一鳍绝缘间隔物具有第一高度；以及
第二鳍绝缘间隔物，覆盖所述第二鳍型有源区的在所述第二源极/漏极区和所述第二器件隔离层之间的第二侧壁，所述第二鳍绝缘间隔物具有小于所述第一高度的第二高度，或者没有第二鳍绝缘间隔物覆盖所述第二鳍型有源区的在所述第二源极/漏极区和所述第二器件隔离层之间的所述第二侧壁。
24.如权利要求23所述的集成电路器件，还包括：
第一栅线，在所述第一器件隔离层上以及在所述第一鳍型有源区上，所述第一栅线在与所述第一鳍型有源区交叉的方向上延伸；
第一栅极绝缘间隔物，在所述第一器件隔离层上以及在所述第一鳍型有源区上，所述第一栅极绝缘间隔物覆盖所述第一栅线的两个侧壁；
第二栅线，在所述第二器件隔离层上以及在所述第二鳍型有源区上，所述第二栅线在与所述第二鳍型有源区交叉的方向上延伸；以及
第二栅极绝缘间隔物，在所述第二器件隔离层上以及在所述第二鳍型有源区上，所述第二栅极绝缘间隔物覆盖所述第二栅线的两个侧壁，
其中所述第一鳍绝缘间隔物、所述第二鳍绝缘间隔物、所述第一栅极绝缘间隔物和所述第二栅极绝缘间隔物包括相同的材料。
25.如权利要求23所述的集成电路器件，其中所述第一源极/漏极区的尺寸小于所述第二源极/漏极区的尺寸。
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