CN109390342A - Sram存储器及其形成方法 - Google Patents

Sram存储器及其形成方法 Download PDF

Info

Publication number
CN109390342A
CN109390342A CN201710651016.2A CN201710651016A CN109390342A CN 109390342 A CN109390342 A CN 109390342A CN 201710651016 A CN201710651016 A CN 201710651016A CN 109390342 A CN109390342 A CN 109390342A
Authority
CN
China
Prior art keywords
fin
pull
layer
side wall
displacement zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710651016.2A
Other languages
English (en)
Inventor
李勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710651016.2A priority Critical patent/CN109390342A/zh
Priority to US16/050,566 priority patent/US10847520B2/en
Publication of CN109390342A publication Critical patent/CN109390342A/zh
Priority to US17/032,820 priority patent/US11545496B2/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种SRAM存储器及其形成方法，方法包括：提供半导体衬底，半导体衬底上有相邻的第一鳍部和第二鳍部、及覆盖第一鳍部部分侧壁的隔离层，隔离层暴露出的第一鳍部包括第一置换区；形成下拉晶体管的方法包括：形成横跨第一鳍部的下拉栅极结构，第一置换区位于下拉栅极结构两侧；在第一置换区的侧壁形成位于隔离层表面的鳍侧墙膜；在隔离层上形成覆盖鳍侧墙膜的侧壁且暴露出第一置换区顶部表面的第一下拉介质层；之后去除第一鳍部的第一置换区、以及第一置换区侧壁的鳍侧墙膜，形成第一槽；在第一槽中形成第一源漏掺杂层；形成邻置晶体管的方法包括：在第二鳍部中形成与第一源漏掺杂层相邻的第二源漏掺杂层。所述方法提高了SRAM存储器性能。

Description

SRAM存储器及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种SRAM存储器及其形成方法。
背景技术
随着半导体技术的不断发展，存储器呈现出高集成度、快速、低功耗的发展趋势。
从功能上将存储器分为随机存储器(RAM，Random Access Memory)和只读存储器(ROM，Read Only Memory)。随机存储器工作时，可以随时从任何一个指定的地址读出数据，也可以随时将数据写入任何一个指定的存储单元。随机存储器的读写操作方便，使用灵活。
随机存储器可以分为静态随机存储器(SRAM)和动态随机存储器(DRAM)。其中，静态随机存储器利用带有正反馈的触发器来实现存储数据，主要依靠持续的供电来保持数据的完整性。静态随机存储器在使用过程中不需要刷新。静态随机存储器已被广泛应用在计算机的高速缓存和频繁的数据处理中。
然而，现有技术中静态随机存储器的电学性能较差。
发明内容
本发明解决的问题是提高一种SRAM存储器及其形成方法，以提高SRAM存储器的性能。
为解决上述问题，本发明提供一种SRAM存储器的形成方法，包括：提供半导体衬底，半导体衬底上具有相邻的第一鳍部和第二鳍部、以及覆盖第一鳍部部分侧壁的隔离层，隔离层暴露出的第一鳍部包括第一置换区；形成下拉晶体管，形成下拉晶体管的方法包括：形成横跨第一鳍部的下拉栅极结构，下拉栅极结构覆盖第一鳍部的部分顶部表面和部分侧壁表面，第一置换区分别位于下拉栅极结构两侧；在第一鳍部第一置换区的侧壁形成位于隔离层表面的鳍侧墙膜；在隔离层上形成第一下拉介质层，第一下拉介质层覆盖鳍侧墙膜的侧壁且暴露出第一鳍部第一置换区的顶部表面；形成第一下拉介质层后，去除第一鳍部的第一置换区、以及第一置换区侧壁的鳍侧墙膜，形成第一槽；在第一槽中形成第一源漏掺杂层；形成邻置晶体管，形成邻置晶体管的方法包括：在第二鳍部中形成第二源漏掺杂层，第二源漏掺杂层与第一源漏掺杂层相邻。
可选的，去除第一鳍部的第一置换区、以及第一置换区侧壁的鳍侧墙膜的步骤包括：去除第一鳍部的第一置换区，形成第一初始槽；去除第一初始槽侧壁的鳍侧墙膜，形成第一槽。
可选的，形成所述第一源漏掺杂层的工艺包括外延生长工艺。
可选的，所述鳍侧墙膜的厚度为第一置换区宽度的15％～30％，第一置换区的宽度为第一置换区在垂直于第一鳍部延伸方向且平行于半导体衬底表面方向上的尺寸。
可选的，所述第一置换区的宽度为5nm～15nm；相邻第一鳍部和第二鳍部之间的距离为5nm～45nm；所述鳍侧墙膜的厚度为3nm～10nm。
可选的，形成下拉晶体管的方法还包括：在第一源漏掺杂层和第一下拉介质层上形成第二下拉介质层；形成贯穿第二下拉介质层的下拉凹槽，下拉凹槽暴露出第一源漏掺杂层的顶部表面；在下拉凹槽中形成下拉插塞。
可选的，所述邻置晶体管包括上拉晶体管。
可选的，所述下拉晶体管的类型为N型；所述上拉晶体管的类型为P型。
可选的，所述半导体衬底包括下拉区和上拉区，第一鳍部位于半导体衬底下拉区上，第二鳍部位于半导体衬底上拉区上；所述隔离层位于半导体衬底下拉区和上拉区上，隔离层还覆盖第二鳍部的部分侧壁；第一下拉介质层位于下拉区隔离层上；在形成第一下拉介质层之前，所述鳍侧墙膜还位于第一置换区的顶部表面、下拉区和上拉区的隔离层表面、以及第二鳍部表面；形成下拉晶体管的方法还包括：在形成第一下拉介质层的过程中去除第一置换区顶部的鳍侧墙膜，暴露出第一置换区顶部表面。
可选的，形成邻置晶体管的方法还包括：在形成第一下拉介质层的过程中，形成位于上拉区隔离层上的上拉介质层，所述上拉介质层覆盖上拉区的鳍侧墙膜；形成第一源漏掺杂层后，在上拉介质层中形成上拉凹槽，上拉凹槽暴露出第二鳍部的顶部表面；采用离子注入工艺在上拉凹槽暴露出的第二鳍部中形成第二源漏掺杂层。
可选的，在形成鳍侧墙膜之前，所述隔离层暴露出部分第二鳍部，隔离层暴露出的第二鳍部包括第二置换区；在形成第一下拉介质层之前，所述第二鳍部第二置换区的侧壁表面和顶部表面具有鳍侧墙膜；所述SRAM存储器的形成方法还包括：形成第一源漏掺杂层后，形成覆盖第一源漏掺杂层的下拉覆盖层；形成邻置晶体管的方法还包括：在形成鳍侧墙膜之前，形成横跨第二鳍部的上拉栅极结构，上拉栅极结构覆盖第二鳍部的部分顶部表面和部分侧壁表面，第二置换区分别位于上拉栅极结构两侧；在形成第一下拉介质层的过程中，形成位于上拉区隔离层上的上拉初始介质层，上拉初始介质层覆盖上拉区的鳍侧墙膜；形成下拉覆盖层后，回刻蚀上拉区的上拉初始介质层和上拉区的鳍侧墙膜直至暴露出第二鳍部第二置换区的顶部表面，且使上拉区初始介质层形成第一上拉介质层；回刻蚀上拉区的上拉初始介质层和上拉区的鳍侧墙膜后，去除第二鳍部的第二置换区、以及第二置换区侧壁的鳍侧墙膜，形成第二槽；在第二槽中形成第二源漏掺杂层；在第二源漏掺杂层和第一上拉介质层上形成第二上拉介质层，第二上拉介质层和第一上拉介质层构成上拉介质层；在上拉介质层中形成上拉凹槽，上拉凹槽暴露出第二源漏掺杂层的顶部表面。
可选的，还包括：形成第二源漏掺杂层后，在上拉凹槽中形成上拉插塞。
可选的，所述半导体衬底还包括第一逻辑区，第一逻辑区用于形成的晶体管类型和下拉晶体管的类型相同，半导体衬底第一逻辑区上具有第三鳍部；所述隔离层还位于半导体衬底第一逻辑区上且覆盖第三鳍部的部分侧壁；在形成鳍侧墙膜之前，所述隔离层暴露出部分第三鳍部，隔离层暴露出的第三鳍部包括第三置换区；在形成第一下拉介质层之前，所述鳍侧墙膜还位于第三置换区的顶部表面和侧壁表面、以及第一逻辑区的隔离层表面；所述SRAM存储器的形成方法还包括：在形成鳍侧墙膜之前，形成横跨第三鳍部的第一逻辑栅极结构，第一逻辑栅极结构覆盖第三鳍部的部分顶部表面和部分侧壁表面，第三置换区分别位于第一逻辑栅极结构两侧；在形成第一下拉介质层的过程中，形成位于第一逻辑区隔离层上的第一逻辑介质层，且在形成第一逻辑介质层的过程中去除第三置换区顶部的鳍侧墙膜，暴露出第三置换区顶部表面；在去除第一鳍部的第一置换区、以及第一置换区侧壁的鳍侧墙膜的过程中，去除第三鳍部的第三置换区、以及第三置换区侧壁的鳍侧墙膜，形成第三槽；在第一槽中形成第一源漏掺杂层的过程中，在第三槽中形成第三源漏掺杂层。
可选的，所述半导体衬底还包括第二逻辑区，第一逻辑区用于形成的晶体管类型和下拉晶体管的类型相反，半导体衬底第二逻辑区上具有第四鳍部；所述隔离层还位于半导体衬底第二逻辑区上且覆盖第四鳍部的部分侧壁；在形成鳍侧墙膜之前，所述隔离层暴露出部分第四鳍部，隔离层暴露出的第四鳍部包括第四置换区；在形成第一下拉介质层之前，所述鳍侧墙膜还位于第四置换区的顶部表面和侧壁表面、以及第二逻辑区的隔离层表面；所述SRAM存储器的形成方法还包括：在形成鳍侧墙膜之前，形成横跨第四鳍部的第二逻辑栅极结构，第二逻辑栅极结构覆盖第四鳍部的部分顶部表面和部分侧壁表面，第四置换区分别位于第二逻辑栅极结构两侧；形成位于第二逻辑区隔离层上的第二逻辑介质层，且在形成第二逻辑介质层的过程中去除第四置换区顶部的鳍侧墙膜，暴露出第四置换区顶部表面；去除第四鳍部的第四置换区、以及第四置换区侧壁的鳍侧墙膜，形成第四槽；在第四槽中形成第四源漏掺杂层。
本发明还提供一种采用上述任意一项方法形成的SRAM存储器。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的SRAM存储器的形成方法中，第一槽由去除第一鳍部的第一置换区、以及第一置换区侧壁的鳍侧墙膜而形成，在第一槽中形成第一源漏掺杂层。因此第一源漏掺杂层在第一鳍部宽度方向上的尺寸大于第一置换区的宽度，这样使得第一源漏掺杂层的顶部表面较大，用于降低第一源漏掺杂层和后续下拉插塞之间的接触电阻。由于在第一源漏掺杂层形成的过程中，第一下拉介质层限制第一源漏掺杂层的形成空间，因此避免第一源漏掺杂层沿第一鳍部宽度方向向外突出。进而避免第一源漏掺杂层的边缘和相邻的第二源漏掺杂层连接在一起，避免第一源漏掺杂层上施加的电压和第二源漏掺杂层上施加的电压发生桥接。综上，提高了SRAM存储器的性能。
附图说明
图1是一种SRAM存储器的结构示意图；
图2至图19是本发明一实施例中SRAM存储器形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
一种SRAM存储器的形成方法，请参考图1，包括：提供半导体衬底100，半导体衬底100上具有相邻的第一鳍部110和第二鳍部120、以及覆盖第一鳍部110部分侧壁和第二鳍部120部分侧壁的隔离层；形成下拉晶体管，形成下拉晶体管的方法包括：在隔离层上形成横跨第一鳍部110的下拉栅极结构130；在下拉栅极结构130两侧的第一鳍部110中形成第一源漏掺杂层150；形成上拉晶体管，形成上拉晶体管的方法包括：在隔离层上形成横跨第二鳍部120的上拉栅极结构140；在上拉栅极结构140两侧的第二鳍部120中形成第二源漏掺杂层160，第二源漏掺杂层160和第一源漏掺杂层150相邻。
然而，上述方法形成的SRAM存储器的性能较差，经研究发现，原因在于：
第一源漏掺杂层150的材料层采用外延生长工艺形成，且第一源漏掺杂层150在各个方向上的生长速率具有差异，最终使第一源漏掺杂层150在第一鳍部110宽度方向上向外凸出，在第一鳍部110宽度方向上，第一源漏掺杂层150两侧具有尖端。第二源漏掺杂层160的材料层采用外延生长工艺形成，且第二源漏掺杂层160在各个方向上的生长速率具有差异，最终使第二源漏掺杂层160在第二鳍部120宽度方向上向外凸出，在第二鳍部120宽度方向上，第二源漏掺杂层160两侧具有尖端。随着半导体器件的特征尺寸的不断减小，第二源漏掺杂层160和第一源漏掺杂层150之间的空间越来越小，第二源漏掺杂层160和第一源漏掺杂层150容易连接在一起，第二源漏掺杂层160上施加的电压和第一源漏掺杂层150上施加的电压发生桥接。
为了解决上述问题，本发明提供一种SRAM存储器的形成方法，形成下拉晶体管的方法包括：形成横跨第一鳍部的下拉栅极结构，下拉栅极结构覆盖第一鳍部的部分顶部表面和部分侧壁表面，第一置换区分别位于下拉栅极结构两侧；在第一鳍部第一置换区的侧壁形成位于隔离层表面的鳍侧墙膜；在隔离层上形成第一下拉介质层，第一下拉介质层覆盖鳍侧墙膜的侧壁且暴露出第一鳍部第一置换区的顶部表面；之后去除第一鳍部的第一置换区、以及第一置换区侧壁的鳍侧墙膜，形成第一槽；在第一槽中形成第一源漏掺杂层；形成邻置晶体管的方法包括：在第二鳍部中形成与第一源漏掺杂层相邻的第二源漏掺杂层。所述方法提高了SRAM存储器的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图19是本发明一实施例中SRAM存储器形成过程的结构示意图。
结合参考图2和图3，图3中对应上拉区B的示图为沿图2中切割线M-M1的剖面示意图，图3中对应下拉区A的示图为沿图2中切割线M2-M3的剖面示意图，提供半导体衬底200，半导体衬底200上具有相邻的第一鳍部211和第二鳍部212、以及覆盖第一鳍部211部分侧壁的隔离层201，隔离层201暴露出的第一鳍部211包括第一置换区。
所述半导体衬底200可以是单晶硅、多晶硅或非晶硅。半导体衬底200也可以是硅、锗、锗化硅等半导体材料。本实施例中，半导体衬底200的材料为单晶硅。
所述半导体衬底200包括下拉区A，下拉区A用于形成SRAM存储器的下拉晶体管。本实施例中，下拉晶体管与邻置晶体管相邻。在实际工艺中，根据SRAM存储器的电路布局而决定邻置晶体管的种类。本实施例中，以邻置晶体管为上拉晶体管为示例进行说明。所述半导体衬底200还包括上拉区B，上拉区B用于形成SRAM存储器的上拉晶体管。本实施例中，上拉晶体管的类型为P型，下拉晶体管的类型为N型。
第一鳍部211位于半导体衬底200下拉区A上，第二鳍部212位于半导体衬底200上拉区B上。
所述隔离层201位于半导体衬底200下拉区A和上拉区B上，隔离层201还覆盖第二鳍部212的部分侧壁。所述隔离层201的顶部表面低于第一鳍部211的顶部表面以及第二鳍部212的顶部表面。隔离层201的材料包括氧化硅。
所述隔离层201暴露出的第一鳍部211还包括第一非置换区，第一置换区与第一非置换区邻接且位于第一非置换区两侧，自第一置换区至第一非置换区的方向平行于第一鳍部211的延伸方向。隔离层暴201露出的第二鳍部212包括第二置换区和第二非置换区，第二置换区与第二非置换区邻接且位于第二非置换区两侧，自第二置换区至第二非置换区的方向平行于第二鳍部212的延伸方向。
所述半导体衬底200还包括逻辑区，所述逻辑区用于形成SRAM存储器的逻辑器件。具体的，逻辑区包括第一逻辑区(未图示)和第二逻辑区(未图示)。第一逻辑区用于形成的晶体管类型和下拉晶体管的类型相同，第二逻辑区用于形成的晶体管类型和下拉晶体管的类型相反。
所述半导体衬底200第一逻辑区上具有第三鳍部(未图示)；所述隔离层201还位于半导体衬底200第一逻辑区上且覆盖第三鳍部的部分侧壁，隔离层201暴露出的第三鳍部包括第三置换区和第三非置换区，第三置换区与第三非置换区邻接且位于第三非置换区两侧，自第三置换区至第三非置换区的方向平行于第三鳍部的延伸方向。所述半导体衬底200第二逻辑区上具有第四鳍部(未图示)；所述隔离层201还位于半导体衬底200第二逻辑区上且覆盖第四鳍部的部分侧壁，隔离层201暴露出的第四鳍部包括第四置换区和第四非置换区，第四置换区与第四非置换区邻接且位于第四非置换区两侧，自第四置换区至第四非置换区的方向平行于第四鳍部的延伸方向。
所述第一鳍部211、第二鳍部212、第三鳍部和第四鳍部的材料为单晶硅或单晶锗硅。
接着，形成下拉晶体管和邻置晶体管。形成下拉晶体管的方法包括：形成横跨第一鳍部211的下拉栅极结构，下拉栅极结构覆盖第一鳍部211的部分顶部表面和部分侧壁表面，第一置换区分别位于下拉栅极结构两侧；在第一鳍部211第一置换区的侧壁形成位于隔离层201表面的鳍侧墙膜；在下拉区A上隔离层201上形成第一下拉介质层，第一下拉介质层覆盖鳍侧墙膜的侧壁且暴露出第一鳍部211第一置换区的顶部表面；之后去除第一鳍部211的第一置换区、以及第一置换区侧壁的鳍侧墙膜，形成第一槽；在第一槽中形成第一源漏掺杂层；形成邻置晶体管的方法包括：在第二鳍部212中形成第二源漏掺杂层，第二源漏掺杂层与第一源漏掺杂层相邻。
继续结合参考图2和图3，在半导体衬底200和隔离层201上形成下拉栅极结构221，下拉栅极结构221横跨第一鳍部211的第一非置换区且覆盖第一鳍部211第一非置换区的顶部表面和侧壁表面；在半导体衬底200和隔离层201上形成上拉栅极结构222，上拉栅极结构222横跨第二鳍部212的第二非置换区且覆盖第二鳍部212第二非置换区的顶部表面和侧壁表面。
所述下拉栅极结构221包括横跨第一鳍部211的第一栅介质层和位于第一栅介质层上的第一栅电极层。所述上拉栅极结构222包括横跨第二鳍部212的第二栅介质层和位于第二栅介质层上的第二栅电极层。第一栅介质层位于下拉区A隔离层201部分表面、覆盖第一鳍部211第一非置换区的顶部表面和侧壁表面。第二栅介质层位于上拉区B隔离层201部分表面、覆盖第二鳍部212第二非置换区的顶部表面和侧壁表面。第一栅介质层和第二栅介质层的材料为氧化硅，所述第一栅电极层和第二栅电极层的材料为多晶硅。
本实施例中，下拉栅极结构221的顶部表面还具有第一栅保护层231，所述上拉栅极结构222的顶部表面具有第二栅保护层232。所述第一栅保护层231和第二栅保护层232的材料为SiN、SiCN、SiBN或SiON。
本实施例中，还包括：在半导体衬底200和隔离层201上形成第一逻辑栅极结构(未图示)，第一逻辑栅极结构横跨第三鳍部的第三非置换区且覆盖第三鳍部第三非置换区的顶部表面和侧壁表面；在半导体衬底200和隔离层201上形成第二逻辑栅极结构(未图示)，第二逻辑栅极结构横跨第四鳍部的第四非置换区且覆盖第四鳍部第四非置换区的顶部表面和侧壁表面。
所述第一逻辑栅极结构包括横跨第三鳍部的第三栅介质层和位于第三栅介质层上的第三栅电极层。所述第二逻辑栅极结构包括横跨第四鳍部的第四栅介质层和位于第四栅介质层上的第四栅电极层。第三栅介质层位于第一逻辑区隔离层201部分表面、覆盖第三鳍部第三非置换区的顶部表面和侧壁表面。第四栅介质层位于第二逻辑区隔离层201部分表面、覆盖第四鳍部第四非置换区的顶部表面和侧壁表面。第三栅介质层和第四栅介质层的材料为氧化硅，所述第三栅电极层和第四栅电极层的材料为多晶硅。
本实施例中，第一逻辑栅极结构的顶部表面还具有第三栅保护层(未图示)，第二逻辑栅极结构的顶部表面还具有第四栅保护层(未图示)。所述第三栅保护层和第四栅保护层的材料为SiN、SiCN、SiBN或SiON。
结合参考图4和图5，图4为在图2基础上的示意图，图5为在图3基础上的示意图，在第一鳍部211第一置换区的侧壁形成位于隔离层201表面的鳍侧墙膜240。
下拉区A的鳍侧墙膜240还位于第一置换区的顶部表面、下拉栅极结构221的侧壁和顶部、以及下拉区A隔离层201的表面。所述鳍侧墙膜240还位于第二鳍部212第二置换区的侧壁和顶部表面、上拉栅极结构222的侧壁和顶部、以及上拉区B隔离层201的表面。所述鳍侧墙膜240还位于第三鳍部第三置换区的顶部表面和侧壁表面、第一逻辑栅极结构的侧壁和顶部、第一逻辑区的隔离层201表面、第四鳍部第四置换区的顶部表面和侧壁表面、第二逻辑栅极结构的侧壁和顶部、以及第二逻辑区的隔离层201表面。
本实施例中，形成了第一栅保护层231、第二栅保护层232、第三栅保护层和第四栅保护层，所述鳍侧墙膜240还位于第一栅保护层231、第二栅保护层232、第三栅保护层和第四栅保护层上。
所述鳍侧墙膜240的材料为SiN、SiCN、SiBN或SiON。形成鳍侧墙膜240的工艺为沉积工艺，如原子层沉积工艺或等离子体化学气相沉积工艺。
本实施例中，所述鳍侧墙膜240的厚度为第一置换区宽度的15％～30％。第一置换区侧壁鳍侧墙膜240的厚度选择此范围的意义在于：为后续第一源漏掺杂层提供较大的生长空间，满足工艺要求，同时降低工艺成本，有效降低后续第一源漏掺杂层和第二源漏掺杂层连接在一起的几率。
在一个实施例中，所述第一置换区的宽度为5nm～15nm；相邻第一鳍部211和第二鳍部212之间的距离为5nm～45nm，如10nm、15nm、20nm、25nm、30nm或40nm；第一置换区侧壁的鳍侧墙膜240的厚度为3nm～10nm，3nm、6nm、8nm或10nm。
在一个具体的实施例中，所述第一置换区的宽度为10nm，相邻第一鳍部211和第二鳍部212之间的距离为20nm，第一置换区侧壁的鳍侧墙膜240的厚度为6nm。
结合参考图6和图7，图6为在图4基础上的示意图，图7为在图5基础上的示意图，在隔离层201上形成第一下拉介质层251，第一下拉介质层251覆盖鳍侧墙膜240的侧壁且暴露出第一鳍部211第一置换区的顶部表面。
第一下拉介质层251位于下拉区A隔离层201上。
本实施例中，在形成第一下拉介质层251的过程中，去除第一置换区的顶部表面的鳍侧墙膜240以及下拉栅极结构221顶部的鳍侧墙膜，使第一鳍部211第一置换区的顶部表面暴露出来。
形成第一下拉介质层251的方法包括：形成初始介质层，初始介质层覆盖下拉区A隔离层201表面的鳍侧墙膜240、下拉栅极结构221侧壁的鳍侧墙膜240、以及第一置换区的顶部和侧壁的鳍侧墙膜240，且初始介质层暴露出下拉栅极结构221顶部的鳍侧墙膜240；回刻蚀下拉区A的初始介质层和下拉区A的鳍侧墙膜240直至暴露出第一鳍部211第一置换区的顶部表面，且去除下拉栅极结构221顶部的鳍侧墙膜240，使下拉区A的初始介质层形成第一下拉介质层251。
回刻蚀下拉区A的初始介质层和下拉区A的鳍侧墙膜240的工艺去除了第一栅保护层231上的鳍侧墙膜240和第一置换区顶部的鳍侧墙膜240。
初始介质层的材料为氧化硅或低K(K小于3.9)介质材料。
本实施例中，在形成第一下拉介质层251的过程中，形成位于第一逻辑区隔离层201上的第一逻辑介质层，且在形成第一逻辑介质层的过程中去除第三置换区顶部的鳍侧墙膜240，暴露出第三置换区顶部表面。具体的，初始介质层还位于第一逻辑区，第一逻辑区的初始介质层覆盖第一逻辑区隔离层201表面的鳍侧墙膜240、第一逻辑栅极结构侧壁的鳍侧墙膜240、以及第三置换区的顶部和侧壁的鳍侧墙膜240，且第一逻辑区的初始介质层暴露出第一逻辑栅极结构顶部的鳍侧墙膜240；在回刻蚀下拉区A的初始介质层和下拉区A的鳍侧墙膜240的过程中，回刻蚀第一逻辑区的初始介质层和第一逻辑区的鳍侧墙膜240，直至暴露出第三鳍部第三置换区的顶部表面，且去除第一逻辑栅极结构顶部的鳍侧墙膜240，使第一逻辑区的初始介质层形成第一逻辑介质层。
回刻蚀第一逻辑区的初始介质层和第一逻辑区的鳍侧墙膜240的工艺去除了第三栅保护层上的鳍侧墙膜240和第三置换区顶部的鳍侧墙膜240。
在其它实施例中，不回刻蚀第一逻辑区的初始介质层和第一逻辑区的鳍侧墙膜，第一逻辑区的初始介质层直接构成第一逻辑介质结构。或者，在回刻蚀下拉区的初始介质层和下拉区的鳍侧墙膜的步骤和回刻蚀第一逻辑区的初始介质层和第一逻辑区的鳍侧墙膜的步骤分别进行。
本实施例中，在形成第一下拉介质层251的过程中，还形成位于上拉区B隔离层201上的上拉介质层252，所述上拉介质层252覆盖上拉区B的鳍侧墙膜240。具体的，初始介质层还位于上拉区B，上拉区B的初始介质层覆盖上拉区B隔离层201表面的鳍侧墙膜240、上拉栅极结构222侧壁的鳍侧墙膜240、以及第二置换区的顶部和侧壁的鳍侧墙膜240，且上拉区B的初始介质层暴露出上拉栅极结构222顶部的鳍侧墙膜240，上拉区B的初始介质层构成上拉介质层252。
本实施例中，初始介质层还位于第二逻辑区，第二逻辑区的初始介质层覆盖第二逻辑区隔离层201表面的鳍侧墙膜240、第二逻辑栅极结构侧壁的鳍侧墙膜240、以及第四置换区的顶部和侧壁的鳍侧墙膜240，且第二逻辑区的初始介质层暴露出第二逻辑栅极结构顶部的鳍侧墙膜240。
本实施例中，还包括：在形成初始介质层之后，且在回刻蚀下拉区A的初始介质层和下拉区A的鳍侧墙膜240之前，回刻蚀第二逻辑区的初始介质层和第二逻辑区的鳍侧墙膜240直至暴露出第四鳍部第四置换区的顶部表面，且去除第二逻辑栅极结构顶部的鳍侧墙膜240，使第二逻辑区的初始介质层形成第二逻辑介质层；去除第四鳍部的第四置换区、以及第四置换区侧壁的鳍侧墙膜240，形成第四槽；在第四槽中形成第四源漏掺杂层；形成覆盖第四源漏掺杂层表面的第二逻辑覆盖层；形成第二逻辑覆盖层后，回刻蚀下拉区A的初始介质层和下拉区A的鳍侧墙膜240。
去除第四鳍部的第四置换区、以及第四置换区侧壁的鳍侧墙膜240，形成第四槽的步骤包括：去除第四鳍部的第四置换区，形成第四初始槽；去除第四初始槽侧壁的鳍侧墙膜240，形成第四槽。
形成第四源漏掺杂层的工艺包括外延生长工艺。所述第四源漏掺杂层的材料包括掺杂有第四源漏离子的锗硅，所述第四源漏离子的导电类型为P型。第四源漏掺杂层分别位于第二逻辑栅极结构两侧的第四鳍部中。所述第二逻辑覆盖层的材料为SiN、SiCN、SiBN或SiON。
在其它实施例中，不回刻蚀第二逻辑区的初始介质层和第二逻辑区的鳍侧墙膜，第二逻辑区的初始介质层直接构成第二逻辑介质结构。
结合参考图8和图9，图8为在图6基础上的示意图，图9为在图7基础上的示意图，形成第一下拉介质层251后，去除第一鳍部211的第一置换区、以及第一置换区侧壁的鳍侧墙膜240，形成第一槽261。
去除第一鳍部211的第一置换区、以及第一置换区侧壁的鳍侧墙膜240的步骤包括：去除第一鳍部211的第一置换区，形成第一初始槽；去除第一初始槽侧壁的鳍侧墙膜240，形成第一槽261。具体的，去除第一鳍部211的第一置换区的工艺包括干法刻蚀工艺。去除第一初始槽侧壁的鳍侧墙膜240的工艺为干刻工艺、湿刻工艺或二者的结合。本实施例中，去除第一初始槽侧壁的鳍侧墙膜240的工艺为湿刻工艺，参数包括：采用的溶液为磷酸溶液。
本实施例中，在去除第一鳍部211的第一置换区、以及第一置换区侧壁的鳍侧墙膜240的过程中，去除第三鳍部的第三置换区、以及第三置换区侧壁的鳍侧墙膜240，形成第三槽。具体的，在去除第一鳍部211的第一置换区的过程中去除第三鳍部的第三置换区，形成第三初始槽；在去除第一初始槽侧壁的鳍侧墙膜240的过程中，去除第三初始槽侧壁的鳍侧墙膜240，形成第三槽。简化了工艺。
在其它实施例中，不形成第三槽。
结合参考图10和图11，图10为在图8基础上的示意图，图11为在图9基础上的示意图，在第一槽261(参考图8和图9)中形成第一源漏掺杂层271。
形成第一源漏掺杂层271的工艺包括外延生长工艺。形成第一源漏掺杂层271后，第一源漏掺杂层271分别位于下拉栅极结构221两侧的第一鳍部211中。所述第一源漏掺杂层271的材料包括掺杂有第一源漏离子的硅，第一源漏离子的导电类型为N型。
本实施例中，还包括：在第一槽261中形成第一源漏掺杂层271的过程中，在第三槽中形成第三源漏掺杂层，简化了工艺。第三源漏掺杂层的材料参照第一源漏掺杂层271的材料。第三源漏掺杂层分别位于第一逻辑栅极结构两侧的第三鳍部中。在其它实施例中，在不同的工艺中分别形成第一源漏掺杂层和第三源漏掺杂层。
结合参考图12和图13，图12为在图10基础上的示意图，图13为在图11基础上的示意图，在第一源漏掺杂层271和第一下拉介质层251上形成第二下拉介质层253；形成第二下拉介质层253后，去除下拉栅极结构221，形成下拉栅开口(未图示)；在下拉栅开口中形成下拉金属栅极结构223；形成第二下拉介质层253后，去除上拉栅极结构222，形成上拉栅开口；在上拉栅开口中形成上拉金属栅极结构224。
本实施例中，还包括：在第三源漏掺杂层和第一逻辑介质层上形成第三逻辑介质层，第三逻辑介质层和第一逻辑介质构成第一逻辑介质结构；在第四源漏掺杂层和第二逻辑介质层上形成第四逻辑介质层，第四逻辑介质层还位于第二逻辑覆盖层上，第四逻辑介质层和第二逻辑介质构成第二逻辑介质结构。本实施例中，形成第二下拉介质层253的过程中，形成第三逻辑介质层和第四逻辑介质层。
本实施例中，还包括：在形成第二下拉介质层253、第三逻辑介质层和第四逻辑介质层的过程中，去除下拉栅极结构221顶部的第一栅保护层231、第一逻辑栅极结构顶部的第三栅保护层、第二逻辑栅极结构顶部的第四栅保护层、以及上拉栅极结构222顶部的鳍侧墙膜240和第二栅保护层232，暴露出下拉栅极结构221顶部表面、上拉栅极结构222顶部表面、第一逻辑栅极结构顶部表面和第二逻辑介质结构顶部表面；之后，去除下拉栅极结构221、上拉栅极结构222、第一逻辑栅极结构和第二逻辑介质结构，分别对应形成下拉栅开口、上拉栅开口、第一逻辑栅开口和第二逻辑栅开口；在下拉栅开口中形成下拉金属栅极结构223；在上拉栅开口中形成上拉金属栅极结构224；在第一逻辑栅开口中形成第一逻辑金属栅极结构；在第二逻辑栅开口中形成第二逻辑金属栅极结构。
第一源漏掺杂层271分别位于下拉金属栅极结构223两侧的第一鳍部211中。所述第三源漏掺杂层分别位于第一逻辑金属栅极结构两侧的第三鳍部中。所述第四源漏掺杂层分别位于第二逻辑金属栅极结构两侧的第四鳍部中。
结合参考图14和图15，图14为在图12基础上的示意图，图15为在图13基础上的示意图，在第二下拉介质层253、上拉介质层252、第一逻辑介质结构、第二逻辑介质结构、下拉金属栅极结构223、上拉金属栅极结构224、第一逻辑金属栅极结构和第二逻辑金属栅极结构上形成顶层介质层254；形成贯穿第二下拉介质层253和顶层介质层254的下拉凹槽281，下拉凹槽281暴露出第一源漏掺杂层271的顶部表面；形成贯穿上拉介质层252和顶层介质层254的上拉凹槽282，上拉凹槽282暴露出第二鳍部212的顶部表面。
顶层介质层254的材料为氧化硅或低K介质材料。形成顶层介质层254的工艺为沉积工艺，如高密度等离子体化学气相沉积工艺。
本实施例中，还包括：形成贯穿第一逻辑介质结构和顶层介质层254的第一逻辑凹槽，第一逻辑凹槽暴露出第三源漏掺杂层的顶部表面；形成贯穿第二逻辑介质结构、第二逻辑覆盖层和顶层介质层254的第二逻辑凹槽，第二逻辑凹槽暴露出第四源漏掺杂层的顶部表面。
本实施例中，上拉凹槽282、下拉凹槽281、第一逻辑凹槽和第二逻辑凹槽在一道刻蚀工艺中形成，简化了工艺。在其它实施例中，上拉凹槽、下拉凹槽、第一逻辑凹槽和第二逻辑凹槽分别在不同的刻蚀工艺中形成。或者：下拉凹槽281和第一逻辑凹槽在一道刻蚀工艺中形成，上拉凹槽282和第二逻辑凹槽在另一道刻蚀工艺中形成。
本实施例中，还包括：在形成顶层介质层254后，进行退火处理，使顶层介质层254、第二下拉介质层253、上拉介质层252、第一逻辑介质结构和第二逻辑介质结构的材料致密化，其次，释放顶层介质层254后，进行退火处理，使顶层介质层254、第二下拉介质层253、上拉介质层252、第一逻辑介质结构和第二逻辑介质结构的应力。
结合参考图16和图17，图16为在图14基础上的示意图，图17为在图15基础上的示意图，采用离子注入工艺在上拉凹槽282暴露出的第二鳍部212中形成第二源漏掺杂层272，第二源漏掺杂层272与第一源漏掺杂层271相邻。
形成所述第二源漏掺杂层272后，第二源漏掺杂层272分别位于上拉金属栅极结构224两侧的第二鳍部212中。所述离子注入工艺采用的注入离子为第二源漏离子，第二源漏离子的导电类型为P型。
需要说明的是，本实施例中，由于上拉凹槽282和下拉凹槽281在一道刻蚀工艺中形成，第一源漏掺杂层271会暴露在离子注入工艺的环境中，因此会将第二源漏离子注入至第一源漏掺杂层271中。为了使第一源漏掺杂层271的材料的导电类型保持N型，需要使第二源漏掺杂层272中第二源漏离子的浓度小于第一源漏掺杂层271中第一源漏离子的浓度。本实施例中，由于上拉凹槽282和第一逻辑凹槽在一道刻蚀工艺中形成，第三源漏掺杂层会暴露在离子注入工艺的环境中，因此会将第二源漏离子注入至第三源漏掺层区中。为了使第三源漏掺杂层的材料的导电类型保持N型，需要使第二源漏掺杂层272中第二源漏离子的浓度小于第三源漏掺杂层中第三源漏离子的浓度。
在另一个实施例中，先形成上拉凹槽282，进行离子注入工艺后，形成下拉凹槽281和第一逻辑凹槽，能够避免将第二源漏离子注入至第一源漏掺杂层271和第三源漏掺杂层中。因此，无需对第二源漏掺杂层272中第二源漏离子的浓度进行限制。
结合参考图18和图19，图18为在图16基础上的示意图，图19为在图17基础上的示意图，在下拉凹槽281(参考图16和图17)中形成下拉插塞291；形成第二源漏掺杂层272后，在上拉凹槽282(参考图16和图17)中形成上拉插塞292。
本实施例中，还包括：在第一逻辑凹槽中形成第一逻辑插塞；在第二逻辑凹槽中形成第二逻辑插塞。所述下拉插塞291、上拉插塞292、第一逻辑插塞和第二逻辑插塞的材料为金属，如钨。在一个实施例中，进行离子注入之后，形成上拉插塞292、下拉凹槽281、第一逻辑插塞和第二逻辑插塞。
相应的，本实施例还提供一种采用上述方法形成的SRAM存储器。
本发明另一实施例还提供一种SRAM存储器的形成方法，本实施例与前一实施例的区别在于：第二源漏掺杂层不采用离子注入工艺形成，而是采用和形成第一源漏掺杂层类似的方式而形成。关于本实施例与前一实施例中相同的内容，不再详述。
具体的，形成第一源漏掺杂层后，形成覆盖第一源漏掺杂层的下拉覆盖层；形成上拉晶体管的方法还包括：在形成第一下拉介质层的过程中，形成位于上拉区隔离层上的上拉初始介质层，上拉初始介质层覆盖上拉区的鳍侧墙膜；形成下拉覆盖层后，回刻蚀上拉区的上拉初始介质层和上拉区的鳍侧墙膜直至暴露出第二鳍部第二置换区的顶部表面，且去除上拉栅极结构顶部的鳍侧墙膜，且使上拉区初始介质层形成第一上拉介质层；回刻蚀上拉区的上拉初始介质层和上拉区的鳍侧墙膜后，去除第二鳍部的第二置换区、以及第二置换区侧壁的鳍侧墙膜，形成第二槽；在第二槽中形成第二源漏掺杂层；在第二源漏掺杂层和第一上拉介质层上形成第二上拉介质层，第二上拉介质层和第一上拉介质层构成上拉介质层。
下拉覆盖层的材料为SiN、SiCN、SiBN或SiON。本实施例中，第二源漏掺杂层的材料包括含有第二源漏离子的锗硅，第二源漏离子的导电类型为P型。形成第二源漏掺杂层的工艺包括外延生长工艺。
本实施例中，下拉覆盖层还覆盖第三源漏掺杂层。
本实施例中，还包括：在第一源漏掺杂层和第一下拉介质层上形成第二下拉介质层。本实施例中，还包括：在第三源漏掺杂层和第一逻辑介质层上形成第三逻辑介质层，第三逻辑介质层还覆盖第三源漏掺杂层上的下拉覆盖层，第三逻辑介质层和第一逻辑介质构成第一逻辑介质结构；在第四源漏掺杂层和第二逻辑介质层上形成第四逻辑介质层，第四逻辑介质层还位于第二逻辑覆盖层上，第四逻辑介质层和第二逻辑介质构成第二逻辑介质结构。
本实施例中，在形成第二下拉介质层的过程中，形成第三逻辑介质层和第四逻辑介质层和第二上拉介质层。
本实施例中，还包括：在形成第二下拉介质层、第三逻辑介质层和第四逻辑介质层和第二上拉介质层的过程中，去除下拉栅极结构顶部的第一栅保护层、第一逻辑栅极结构顶部的第三栅保护层、第二逻辑栅极结构顶部的第四栅保护层、以及上拉栅极结构顶部的第二栅保护层，暴露出下拉栅极结构顶部表面、上拉栅极结构顶部表面、第一逻辑栅极结构顶部表面和第二逻辑介质结构顶部表面；之后，去除下拉栅极结构、上拉栅极结构、第一逻辑栅极结构和第二逻辑介质结构，分别对应形成下拉栅开口、上拉栅开口、第一逻辑栅开口和第二逻辑栅开口；在下拉栅开口中形成下拉金属栅极结构；在上拉栅开口中形成上拉金属栅极结构；在第一逻辑栅开口中形成第一逻辑金属栅极结构；在第二逻辑栅开口中形成第二逻辑金属栅极结构。
本实施例中，还包括：在第二下拉介质层、上拉介质层、第一逻辑介质结构、第二逻辑介质结构、下拉金属栅极结构、上拉金属栅极结构、第一逻辑金属栅极结构和第二逻辑金属栅极结构上形成顶层介质层；形成贯穿第二下拉介质层和顶层介质层的下拉凹槽，下拉凹槽暴露出第一源漏掺杂层的顶部表面；形成贯穿上拉介质层和顶层介质层的上拉凹槽，上拉凹槽暴露出第二源漏掺杂层的顶部表面。
本实施例中，还包括：形成贯穿第一逻辑介质结构和顶层介质层的第一逻辑凹槽，第一逻辑凹槽暴露出第三源漏掺杂层的顶部表面；形成贯穿第二逻辑介质结构、第二逻辑覆盖层和顶层介质层的第二逻辑凹槽，第二逻辑凹槽暴露出第四源漏掺杂层的顶部表面；在下拉凹槽中形成下拉插塞；在上拉凹槽中形成上拉插塞；在第一逻辑凹槽中形成第一逻辑插塞；在第二逻辑凹槽中形成第二逻辑插塞。
相应的，本实施例还提供一种采用上述方法形成的SRAM存储器。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (17)

1.一种SRAM存储器的形成方法，其特征在于，包括：
提供半导体衬底，半导体衬底上具有相邻的第一鳍部和第二鳍部、以及覆盖第一鳍部部分侧壁的隔离层，隔离层暴露出的第一鳍部包括第一置换区；
形成下拉晶体管，形成下拉晶体管的方法包括：
形成横跨第一鳍部的下拉栅极结构，下拉栅极结构覆盖第一鳍部的部分顶部表面和部分侧壁表面，第一置换区分别位于下拉栅极结构两侧；
在第一鳍部第一置换区的侧壁形成位于隔离层表面的鳍侧墙膜；
在隔离层上形成第一下拉介质层，第一下拉介质层覆盖鳍侧墙膜的侧壁且暴露出第一鳍部第一置换区的顶部表面；
形成第一下拉介质层后，去除第一鳍部的第一置换区、以及第一置换区侧壁的鳍侧墙膜，形成第一槽；
在第一槽中形成第一源漏掺杂层；
形成邻置晶体管，形成邻置晶体管的方法包括：
在第二鳍部中形成第二源漏掺杂层，第二源漏掺杂层与第一源漏掺杂层相邻。
2.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，去除第一鳍部的第一置换区、以及第一置换区侧壁的鳍侧墙膜的步骤包括：去除第一鳍部的第一置换区，形成第一初始槽；去除第一初始槽侧壁的鳍侧墙膜，形成第一槽。
3.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，所述鳍侧墙膜的材料为SiN、SiCN、SiBN或SiON；所述第一鳍部和第二鳍部的材料为单晶硅或单晶锗硅；所述第一下拉介质层的材料为氧化硅或低K介质材料。
4.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，形成所述第一源漏掺杂层的工艺包括外延生长工艺。
5.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，所述鳍侧墙膜的厚度为第一置换区宽度的15％～30％，第一置换区的宽度为第一置换区在垂直于第一鳍部延伸方向且平行于半导体衬底表面方向上的尺寸。
6.根据权利要求5所述的SRAM存储器的形成方法，其特征在于，所述第一置换区的宽度为5nm～15nm；相邻第一鳍部和第二鳍部之间的距离为5nm～45nm；所述鳍侧墙膜的厚度为3nm～10nm。
7.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，形成下拉晶体管的方法还包括：在第一源漏掺杂层和第一下拉介质层上形成第二下拉介质层；形成贯穿第二下拉介质层的下拉凹槽，下拉凹槽暴露出第一源漏掺杂层的顶部表面；在下拉凹槽中形成下拉插塞。
8.根据权利要求1所述的SRAM存储器的形成方法，其特征在于，所述邻置晶体管包括上拉晶体管。
9.根据权利要求8所述的SRAM存储器的形成方法，其特征在于，所述下拉晶体管的类型为N型；所述上拉晶体管的类型为P型。
10.根据权利要求9所述的SRAM存储器的形成方法，其特征在于，所述第一源漏掺杂层的材料包括掺杂有第一源漏离子的硅，第一源漏离子的导电类型为N型。
11.根据权利要求8所述的SRAM存储器的形成方法，其特征在于，所述半导体衬底包括下拉区和上拉区，第一鳍部位于半导体衬底下拉区上，第二鳍部位于半导体衬底上拉区上；所述隔离层位于半导体衬底下拉区和上拉区上，隔离层还覆盖第二鳍部的部分侧壁；第一下拉介质层位于下拉区隔离层上；在形成第一下拉介质层之前，所述鳍侧墙膜还位于第一置换区的顶部表面、下拉区和上拉区的隔离层表面、以及第二鳍部表面；形成下拉晶体管的方法还包括：在形成第一下拉介质层的过程中去除第一置换区顶部的鳍侧墙膜，暴露出第一置换区顶部表面。
12.根据权利要求11所述的SRAM存储器的形成方法，其特征在于，形成邻置晶体管的方法还包括：在形成第一下拉介质层的过程中，形成位于上拉区隔离层上的上拉介质层，所述上拉介质层覆盖上拉区的鳍侧墙膜；形成第一源漏掺杂层后，在上拉介质层中形成上拉凹槽，上拉凹槽暴露出第二鳍部的顶部表面；采用离子注入工艺在上拉凹槽暴露出的第二鳍部中形成第二源漏掺杂层。
13.根据权利要求11所述的SRAM存储器的形成方法，其特征在于，在形成鳍侧墙膜之前，所述隔离层暴露出部分第二鳍部，隔离层暴露出的第二鳍部包括第二置换区；在形成第一下拉介质层之前，所述第二鳍部第二置换区的侧壁表面和顶部表面具有鳍侧墙膜；所述SRAM存储器的形成方法还包括：形成第一源漏掺杂层后，形成覆盖第一源漏掺杂层的下拉覆盖层；形成邻置晶体管的方法还包括：在形成鳍侧墙膜之前，形成横跨第二鳍部的上拉栅极结构，上拉栅极结构覆盖第二鳍部的部分顶部表面和部分侧壁表面，第二置换区分别位于上拉栅极结构两侧；在形成第一下拉介质层的过程中，形成位于上拉区隔离层上的上拉初始介质层，上拉初始介质层覆盖上拉区的鳍侧墙膜；形成下拉覆盖层后，回刻蚀上拉区的上拉初始介质层和上拉区的鳍侧墙膜直至暴露出第二鳍部第二置换区的顶部表面，且使上拉区初始介质层形成第一上拉介质层；回刻蚀上拉区的上拉初始介质层和上拉区的鳍侧墙膜后，去除第二鳍部的第二置换区、以及第二置换区侧壁的鳍侧墙膜，形成第二槽；在第二槽中形成第二源漏掺杂层；在第二源漏掺杂层和第一上拉介质层上形成第二上拉介质层，第二上拉介质层和第一上拉介质层构成上拉介质层；在上拉介质层中形成上拉凹槽，上拉凹槽暴露出第二源漏掺杂层的顶部表面。
14.根据权利要求12或13所述的SRAM存储器的形成方法，其特征在于，还包括：形成第二源漏掺杂层后，在上拉凹槽中形成上拉插塞。
15.根据权利要求11所述的SRAM存储器的形成方法，其特征在于，所述半导体衬底还包括第一逻辑区，第一逻辑区用于形成的晶体管类型和下拉晶体管的类型相同，半导体衬底第一逻辑区上具有第三鳍部；所述隔离层还位于半导体衬底第一逻辑区上且覆盖第三鳍部的部分侧壁；在形成鳍侧墙膜之前，所述隔离层暴露出部分第三鳍部，隔离层暴露出的第三鳍部包括第三置换区；在形成第一下拉介质层之前，所述鳍侧墙膜还位于第三置换区的顶部表面和侧壁表面、以及第一逻辑区的隔离层表面；所述SRAM存储器的形成方法还包括：在形成鳍侧墙膜之前，形成横跨第三鳍部的第一逻辑栅极结构，第一逻辑栅极结构覆盖第三鳍部的部分顶部表面和部分侧壁表面，第三置换区分别位于第一逻辑栅极结构两侧；在形成第一下拉介质层的过程中，形成位于第一逻辑区隔离层上的第一逻辑介质层，且在形成第一逻辑介质层的过程中去除第三置换区顶部的鳍侧墙膜，暴露出第三置换区顶部表面；在去除第一鳍部的第一置换区、以及第一置换区侧壁的鳍侧墙膜的过程中，去除第三鳍部的第三置换区、以及第三置换区侧壁的鳍侧墙膜，形成第三槽；在第一槽中形成第一源漏掺杂层的过程中，在第三槽中形成第三源漏掺杂层。
16.根据权利要求11所述的SRAM存储器的形成方法，其特征在于，所述半导体衬底还包括第二逻辑区，第一逻辑区用于形成的晶体管类型和下拉晶体管的类型相反，半导体衬底第二逻辑区上具有第四鳍部；所述隔离层还位于半导体衬底第二逻辑区上且覆盖第四鳍部的部分侧壁；在形成鳍侧墙膜之前，所述隔离层暴露出部分第四鳍部，隔离层暴露出的第四鳍部包括第四置换区；在形成第一下拉介质层之前，所述鳍侧墙膜还位于第四置换区的顶部表面和侧壁表面、以及第二逻辑区的隔离层表面；所述SRAM存储器的形成方法还包括：在形成鳍侧墙膜之前，形成横跨第四鳍部的第二逻辑栅极结构，第二逻辑栅极结构覆盖第四鳍部的部分顶部表面和部分侧壁表面，第四置换区分别位于第二逻辑栅极结构两侧；形成位于第二逻辑区隔离层上的第二逻辑介质层，且在形成第二逻辑介质层的过程中去除第四置换区顶部的鳍侧墙膜，暴露出第四置换区顶部表面；去除第四鳍部的第四置换区、以及第四置换区侧壁的鳍侧墙膜，形成第四槽；在第四槽中形成第四源漏掺杂层。
17.一种根据权利要求1至16任意一项方法形成的SRAM存储器。
CN201710651016.2A 2017-08-02 2017-08-02 Sram存储器及其形成方法 Pending CN109390342A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201710651016.2A CN109390342A (zh) 2017-08-02 2017-08-02 Sram存储器及其形成方法
US16/050,566 US10847520B2 (en) 2017-08-02 2018-07-31 Static random access memory and fabrication methods thereof
US17/032,820 US11545496B2 (en) 2017-08-02 2020-09-25 Static random access memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710651016.2A CN109390342A (zh) 2017-08-02 2017-08-02 Sram存储器及其形成方法

Publications (1)

Publication Number Publication Date
CN109390342A true CN109390342A (zh) 2019-02-26

Family

ID=65230697

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710651016.2A Pending CN109390342A (zh) 2017-08-02 2017-08-02 Sram存储器及其形成方法

Country Status (2)

Country Link
US (2) US10847520B2 (zh)
CN (1) CN109390342A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112018042A (zh) * 2019-05-30 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101414632A (zh) * 2007-10-16 2009-04-22 台湾积体电路制造股份有限公司 鳍式场效应晶体管
CN101414621A (zh) * 2007-10-15 2009-04-22 台湾积体电路制造股份有限公司 半导体装置
US9166024B2 (en) * 2013-09-30 2015-10-20 United Microelectronics Corp. FinFET structure with cavities and semiconductor compound portions extending laterally over sidewall spacers
CN105914206A (zh) * 2015-02-24 2016-08-31 三星电子株式会社 集成电路器件及其制造方法
CN106684087A (zh) * 2015-11-11 2017-05-17 台湾积体电路制造股份有限公司 半导体器件及其静态随机存取存储器单元和制造方法
US9716096B1 (en) * 2016-06-28 2017-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with feature spacer and method for manufacturing the same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9620502B2 (en) * 2013-04-10 2017-04-11 Samsung Electronics Co., Ltd. Semiconductor device including an extended impurity region
US9443769B2 (en) * 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
KR102592326B1 (ko) * 2016-06-20 2023-10-20 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10128237B2 (en) * 2016-06-24 2018-11-13 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of gate replacement in semiconductor devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101414621A (zh) * 2007-10-15 2009-04-22 台湾积体电路制造股份有限公司 半导体装置
CN101414632A (zh) * 2007-10-16 2009-04-22 台湾积体电路制造股份有限公司 鳍式场效应晶体管
US9166024B2 (en) * 2013-09-30 2015-10-20 United Microelectronics Corp. FinFET structure with cavities and semiconductor compound portions extending laterally over sidewall spacers
CN105914206A (zh) * 2015-02-24 2016-08-31 三星电子株式会社 集成电路器件及其制造方法
CN106684087A (zh) * 2015-11-11 2017-05-17 台湾积体电路制造股份有限公司 半导体器件及其静态随机存取存储器单元和制造方法
US9716096B1 (en) * 2016-06-28 2017-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with feature spacer and method for manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112018042A (zh) * 2019-05-30 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
CN112018042B (zh) * 2019-05-30 2023-10-24 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法

Also Published As

Publication number Publication date
US20210013215A1 (en) 2021-01-14
US20190043867A1 (en) 2019-02-07
US10847520B2 (en) 2020-11-24
US11545496B2 (en) 2023-01-03

Similar Documents

Publication Publication Date Title
CN104218086B (zh) 具有共面形貌的多高度finfet
CN105097701B (zh) 静态存储单元的形成方法
US7666743B2 (en) Methods of fabricating semiconductor devices including transistors having recessed channels
KR20160114223A (ko) 반도체 소자 및 이의 제조 방법
TW202005054A (zh) 半導體元件
KR20140009189A (ko) 수직 반도체 메모리 장치 및 이를 제조하는 방법
US20110068393A1 (en) Semiconductor device and method for fabricating the same
TW201528436A (zh) 用於嵌式動態隨機存取記憶體的低洩漏非平面存取電晶體
CN104752361B (zh) 半导体结构的形成方法
CN112447605A (zh) Dram存储器及其形成方法
CN108573927A (zh) 半导体结构及其形成方法
CN109712981A (zh) 存储器及其形成方法
WO2012062125A1 (zh) 半导体存储单元、器件及其制备方法
CN109003985A (zh) 存储器结构及其形成方法
CN108122973A (zh) 半导体结构及其形成方法、以及sram
CN210272310U (zh) Dram存储器
JP2011014753A (ja) 半導体装置
JP2005327766A (ja) フィン型チャネルｆｅｔを用いたシステムｌｓｉ及びその製造方法
KR20160135010A (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
CN109755290A (zh) 纳米线晶体管及其制备方法
CN110828460B (zh) 半导体器件及其形成方法
CN109390342A (zh) Sram存储器及其形成方法
WO2020244198A1 (zh) 存储结构及其形成方法
TW201347198A (zh) 場效電晶體及其製造方法
CN103594362A (zh) 鳍式场效应晶体管及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20190226

RJ01 Rejection of invention patent application after publication