CN105097701B - 静态存储单元的形成方法 - Google Patents

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Abstract

一种静态存储单元的形成方法，包括：提供半导体衬底，半导体衬底的第一区域上有第一鳍部；在半导体衬底上形成隔离层，隔离层的表面低于第一鳍部的顶部表面；形成第一伪栅结构和第一侧墙；形成介质层，介质层与第一伪栅结构的表面齐平；在介质层和第一伪栅结构表面形成具有第一开口的掩膜层；沿第一开口去除第一伪栅结构，形成第一凹槽，暴露出第一鳍部的部分表面以及位于第一鳍部两侧的隔离层的表面；沿第一开口去除第一凹槽下方的部分厚度的隔离层，形成第二凹槽，暴露出低于隔离层表面的第一鳍部的部分侧壁；形成填充满第一凹槽和第二凹槽的第一栅极结构。上述方法在不增加晶体管面积的前提下提高晶体管的驱动电流。

Description

静态存储单元的形成方法
技术领域
本发明涉及半导体技术领域，特别涉及一种静态存储单元的形成方法。
背景技术
静态随机存储器(Static Random Access Memory，SRAM)作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于电脑、个人通信、消费电子产品(智能卡、数码相机、多媒体播放器)等领域。
随着半导体工艺技术的不断发展，工艺节点逐渐减小，多栅器件获得到了广泛的关注，鳍式场效应晶体管(Fin FET)是一种常见的多栅器件，被广泛应用于SRAM晶体管中，能够有效的提高SRAM晶体管的性能。
如图1，为采用鳍式场效应晶体管形成的SRAM存储单元的俯视示意图。图1中仅示出了各晶体管的鳍部和栅极。
所述SRAM存储单元包括：第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1、第二NMOS晶体管N2、第三NMOS晶体管N3以及第四NMOS晶体管N4。
其中，所述晶体管P1和P2为上拉晶体管；所述晶体管N1和N2为下拉晶体管。晶体管N3和N4为传输晶体管。
对于高性能的SRAM存储器中，相对于上拉晶体管，下拉晶体管通常需要更大的驱动电流，以满足存储器的性能要求。一般要求下拉晶体管N1、N2、上拉晶体管P1、P2和传输晶体管N3、N4的驱动电流比为2:1:1。由于晶体管的驱动电流与晶体管的沟道区域面积成正比，即要求下拉晶体管N1、N2、上拉晶体管P1、P2和传输晶体管N3、N4的沟道区域面积比为2:1:1。
现有技术中，在同一个SRAM存储单元中形成的鳍式场效应晶体管的鳍部高度以及栅极结构的尺寸是相同的，单个鳍部形成的晶体管具有相同的沟道面积，所以，所述下拉晶体管N1、N2分别具有两个鳍部，而上拉晶体管P1、P2与传输晶体管N3、N4仅需要一个鳍部，从而使下拉晶体管N1、N2的沟道面积为上拉晶体管P1、P2或传输晶体管N3、N4的沟道面积的两倍。这样SRAM结构增加了形成静态存储单元需要的鳍部数量，从而不利于静态存储器的集成度的提高。
发明内容
本发明解决的问题是提高一种静态存储单元的形成方法，可以提高静态存储单元的集成度。
为解决上述问题，本发明提供一种静态存储单元的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域上形成有第一鳍部；在所述半导体衬底上形成隔离层，所述隔离层的表面低于第一鳍部的顶部表面，并且覆盖部分第一鳍部的侧壁表面；在所述隔离层上形成横跨所述第一鳍部的第一伪栅结构以及位于所述第一伪栅结构侧壁表面的第一侧墙；在所述隔离层表面形成介质层，所述介质层与第一伪栅结构的表面齐平；在所述介质层和第一伪栅结构表面形成具有第一开口的掩膜层，所述第一开口暴露出第一伪栅结构的顶部表面；沿所述第一开口去除第一伪栅结构，形成第一凹槽，所述第一凹槽暴露出第一鳍部的部分表面以及位于所述第一鳍部两侧的隔离层的表面；沿所述第一开口去除所述第一凹槽下方的部分厚度的隔离层，形成第二凹槽，所述第二凹槽暴露出低于隔离层表面的第一鳍部的部分侧壁；形成填充满所述第一凹槽和第二凹槽的第一栅极结构。
可选的，所述掩膜层的第一开口宽度小于第一伪栅结构的宽度。
可选的，所述第一开口的宽度为第一伪栅结构宽度的1/2～4/5。
可选的，所述第一伪栅结构的宽度为20nm～25nm，所述第一开口的宽度为15nm～20nm。
可选的，所述第二凹槽的宽度小于第一凹槽的宽度。
可选的，去除所述第一伪栅结构的方法包括：沿所述第一开口对第一伪栅结构进行各向异性刻蚀，去除所述第一开口下方的部分第一伪栅结构，暴露出第一鳍部的部分表面；对所述第一开口两侧的掩膜层下方的剩余的第一伪栅结构进行各向同性刻蚀，去除剩余的第一伪栅结构。
可选的，所述各向异性刻蚀工艺为干法刻蚀工艺。
可选的，所述各向异性刻蚀工艺为湿法刻蚀工艺。
可选的，所述第一伪栅结构包括第一伪栅极，所述第一伪栅极的材料为多晶硅。
可选的，所述第一伪栅结构还包括位于第一鳍部和第一伪栅极之间的第一伪栅介质层，所述第一伪栅介质层的材料为氧化硅。
可选的，所述各向异性刻蚀工艺的参数包括：压力为10毫托～50毫托，功率为500W～750W；CF4的气体流量为50sccm～200sccm，HBr的气体流量为100sccm～1000sccm；He的气体流量为200sccm～1000sccm，O2的气体流量为5sccm～20sccm，温度为40℃～80℃，偏置电压为100V～250V。
可选的，所述各向同性刻蚀工艺采用的刻蚀溶液为四甲基氢氧化铵溶液，质量浓度为1％～5％，温度为50℃～80℃。
可选的，所述掩膜层的第一开口宽度等于第一伪栅结构的宽度。
可选的，所述第二凹槽的宽度等于第一凹槽的宽度。
可选的，采用各向异性刻蚀工艺，沿所述第一开口去除第一伪栅结构。
可选的，采用各向异性刻蚀工艺，沿所述第一开口刻蚀隔离层，去除所述第一凹槽下方的部分厚度的隔离层，形成第二凹槽。
可选的，第二凹槽的深度与高于隔离层表面的第一鳍部高度的比值为0.1～1。
可选的，所述半导体衬底还包括第二区域，所述第二区域上形成有第二鳍部，所述第二鳍部的高度与第一鳍部的高度相同；所述隔离层还覆盖部分第二鳍部的侧壁；在形成第一伪栅结构的同时，在所述隔离层上形成横跨所述第二鳍部的第二伪栅结构；在形成所述第一侧墙的同时，形成位于第二伪栅结构侧壁表面的第二侧墙；所述掩膜层还具有第二开口，所述第二开口暴露出第二伪栅结构的表面；在去除所述第一伪栅结构的同时，沿所述第二开口去除所述第二伪栅结构，形成第三凹槽；在所述第一区域上形成第二凹槽之前，在所述第二区域上形成保护层，保护所述第二区域上的隔离层；形成所述第二凹槽之后，去除所述保护层；在形成所述第一栅极结构的同时，在所述第二区域上形成填充满所述第三凹槽的第二栅极结构。
可选的，所述第一栅极结构包括：位于第一鳍部上的第一栅介质层，位于所述第一栅介质层上且填充满所述第一凹槽和第二凹槽的第一栅极；所述第二栅极结构包括：位于第二鳍部上的第二栅介质层，位于所述第二栅介质层上且填充满所述第三凹槽的第二栅极。
可选的，所述第一栅极结构还包括位于第一栅极和第一栅介质层之间的第一功函数层；所述第二栅极结构还包括位于第二栅极和第二栅介质层之间的第二功函数层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案中，半导体衬底的第一区域上具有第一鳍部，在第一区域上形成隔离层，所述隔离层表面低于第一鳍部的顶部表面；在所述隔离层上形成横跨第一鳍部的第一伪栅结构，以及第一伪栅结构侧壁表面的第一侧墙；然后在隔离层上形成介质层，使所述介质层的表面与第一伪栅结构的顶部表面齐平；再在介质层和第一伪栅结构表面形成具有第一开口的掩膜层；沿第一开口去除第一伪栅结构，形成第一凹槽后，继续沿第一开口去除第一凹槽底部的部分厚度的隔离层，形成第二凹槽，第二凹槽暴露出低于隔离层表面的第一鳍部的部分侧壁；然后在所述第一凹槽和第二凹槽内形成第一栅极结构。由于所述第二凹槽暴露出位于隔离层内的部分第一鳍部的侧壁，与现有技术相比，第一栅极结构与第一鳍部接触的表面积增加，从而可以提高第一区域上形成的晶体管的沟道区域面积，进而提高晶体管的驱动电流，满足静态存储单元中对下拉晶体管的驱动电流的要求，与现有技术相比，仅需要单个鳍部就能提高下拉晶体管的驱动电流，从而可以提高静态存储器的集成度。并且，本发明的技术方案在形成侧墙之后，再形成所述第一凹槽和第二凹槽，以及位于所述第一凹槽和第二凹槽内的第一栅极结构，所述第一侧墙仅位于第一凹槽内的部分第一栅极结构的两侧，与现有技术相比，所述第一侧墙的高度并没有因为第一栅极结构的高度增加而增加，从而并不会增加所述第一栅极结构的寄生电容，从而可以在提高第一区域上的晶体管的驱动电流的同时，不增加所述晶体管的栅极寄生电容，进而提高所述晶体管的性能。
进一步的，所述掩膜层的第一开口宽度小于第一伪栅结构的宽度。由于在刻蚀掩膜材料层形成所述第一开口和第二开口的过程中，会存在一定的刻蚀偏差，使得最终形成的第一开口和第二开口的位置和尺寸会与设计值之间存在一定的偏差。所述第一开口的宽度小于第一伪栅结构宽度，可以使得在发生一定刻蚀偏差的情况下，仍然能够保证第一开口完全位于第一伪栅结构表面，从而避免暴露出第一伪栅结构两侧的第一侧墙和介质层，避免所述第一侧墙和介质层在后续工艺中受到损伤。
附图说明
图1为本发明的现有技术的静态存储器单元的示意图；
图2至图17为本发明的实施例的静态存储单元的形成过程的结构示意图。
具体实施方式
如背景技术中所述，现有技术中的高性能静态存储器的下拉晶体管需要占用两个鳍部，导致静态存储器的集成度不高。
进一步研究发现，随着工艺节点的进一步缩小，下拉晶体管N1、N2的两个鳍部之间的距离也随之进一步缩小，受工艺条件限制，距离较小的两个鳍部形成难度会较大，且形成的这两个鳍部的质量也会较差，就会影响下拉晶体管的质量稳定性，最终使得形成的静态存储器的性能不够稳定。
在一个实施例中，可以在衬底上形成若干高度相同的鳍部，以及位于衬底上覆盖部分鳍部侧壁且表面平坦齐平的隔离层之后，刻蚀形成下拉晶体管区域的隔离层，使所述下拉晶体管区域上的鳍部暴露的高度增加；后续分别形成上拉晶体管、下拉晶体管以及传输晶体管的栅极结构。由于所述下拉晶体管区域上的鳍部暴露的高度增加，从而在所述下拉晶体管区域上的鳍部上形成栅极结构后，所述栅极结构下方的鳍部内的沟道区域面积也相应增加，进而可以提高所述下拉晶体管的驱动电流。通过调整所述下拉晶体管区域上的鳍部暴露的高度与其他区域上鳍部暴露高度的比例，可以使下拉晶体管的驱动电流符合静态存储器的设计要求。在形成栅极结构之后，还需要在栅极结构两侧的侧壁表面形成侧墙。由于下拉晶体管的鳍部高度较大，导致所述鳍部上形成的栅极结构的侧墙高度也较大。由于所述侧墙的材料一般具有较高的介电常数，与其他区域的晶体管相比，所述下拉晶体管的栅极寄生电容增加，会对所述下拉晶体管的性能造成影响，从而影响整个静态存储器的性能。
本发明的技术方案提供一种静态存储单元的形成方法，在单个鳍部上形成具有较高驱动电流的下拉晶体管，并且不影响所述下拉晶体管的栅极寄生电容，从而可以提高静态存储单元的集成度和性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图2，提供半导体衬底100，所述半导体衬底包括第一区域I，所述第一区域I上形成有第一鳍部101。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底100的类型不应限制本发明的保护范围。本实施例中，所述半导体衬底100为单晶硅衬底。
所述半导体衬底100的第一区域I上用于形成静态存储单元的下拉晶体管。本实施例中，所述半导体衬底100还包括第二区域II，所述第一区域I和第二区域II可以是相邻区域，也可以是不相邻区域。所述第二区域II上形成有第二鳍部102，所述第二鳍部102的高度与第一鳍部101的高度相同。所述半导体衬底100的第二区域II用于形成静态存储单元的其他晶体管，例如上拉晶体管或传输晶体管。所述第二区域II上待形成的晶体管的驱动电流小于第一区域I上待形成的晶体管的驱动电流。
作为一个具体的实施例，本实施例中，仅以一个第一鳍部101和一个第二鳍部102作为示例；在本发明的其他实施例中，可以根据静态存储单元的结构设计，形成若干第一鳍部101和若干第二鳍部102。
具体的，本实施例中，所述第一鳍部101和第二鳍部102的形成方法为：在所述半导体衬底100表面形成图形化硬掩膜层(未示出)，所述图形化硬掩膜层的图形定义出第一鳍部101和第二鳍部102的位置和尺寸；以所述图形化硬掩膜层为掩膜，刻蚀所述半导体衬底100，形成第一鳍部101和第二鳍部102，所述第一鳍部101和第二鳍部102的顶部表面齐平；然后去除所述硬掩膜层。可以采用干法刻蚀工艺刻蚀所述半导体衬底100形成第一鳍部101和第二鳍部102，所述干法刻蚀工艺采用的刻蚀气体包括：CF4、HBr、和O2，载气为He。
在本发明的其他实施例中，也可以在所述半导体衬底100上形成半导体外延层之后，刻蚀所述半导体外延层形成所述第一鳍部101和第二鳍部102。
在本发明的其他实施例中，在形成所述第一鳍部101和第二鳍部102之后，可以根据待形成的晶体管的类型，对所述第一鳍部101和第二鳍部102进行杂质离子掺杂，以调节所述晶体管的阈值电压等电性参数。例如，所述第一区域I上待形成的下拉晶体管为NMOS鳍式场效应晶体管，可以对所述第一鳍部101进行P型阈值调整离子注入，以提高所述NMOS鳍式场效应晶体管的阈值电压。
请参考图3，在所述半导体衬底100上形成隔离层200，所述隔离层200的表面低于第一鳍部101的顶部表面，并且覆盖部分第一鳍部101的侧壁表面。
由于本实施例中，在第二区域II上形成有第二鳍部102，所以，所述隔离层200的表面还低于第二鳍部102的顶部表面，并且覆盖部分第二鳍部102的部分侧壁。
所述隔离层200的材料可以是氧化硅、氮化硅、碳氧化硅等绝缘介质材料，所述隔离层200作为相邻鳍部之间的隔离结构，以及后续形成的第一栅极结构、第二栅极结构与半导体衬底100之间的隔离结构。本实施例中，所述隔离层200的材料为氧化硅。
形成所述隔离层200的方法包括：采用化学气相沉积工艺或旋涂工艺，在所述半导体衬底100表面形成隔离介质材料，所述隔离介质材料覆盖第一鳍部101和第二鳍部102；对所述隔离介质材料进行平坦化，形成隔离材料层，所述隔离材料层的表面与第一鳍部101和第二鳍部102的顶面齐平；回刻蚀所述隔离材料层，形成隔离层200，使所述隔离层200的表面低于第一鳍部101和第二鳍部102的顶部表面，暴露出第一鳍部101以及第二鳍部102的顶部表面和部分侧壁。
请参考图4，在所述隔离层200上形成横跨所述第一鳍部101的第一伪栅结构301和横跨所述第二鳍部102的第二伪栅结构302。
本实施例中，所述第一伪栅结构301仅包括位于第一鳍部101表面的第一伪栅极，所述第二伪栅结构302仅包括位于第二鳍部102表面的第二伪栅极，所述第一伪栅极和第二伪栅极的材料为多晶硅。
形成所述第一伪栅结构301和第二伪栅结构302的方法包括：在所述隔离层200、第一鳍部101和第二鳍部102表面形成伪栅极材料层；对所述伪栅极材料层进行图形化，形成横跨第一鳍部101的第一伪栅结构301，横跨第二鳍部102的第二伪栅结构302。
本实施例中，所述第一伪栅结构301与第二伪栅结构302相互分立，在本发明的其他实施例中，所述第一伪栅结构301与第二伪栅结构302也可以为连续结构，或者根据具体的器件结构做出调整。
在本发明的其他实施例中，所述第一伪栅结构301还包括位于第一鳍部101和第一伪栅极之间的第一伪栅介质层；所述第二伪栅结构302还包括位于第二鳍部102和第二伪栅极之间的第二伪栅介质层；所述第一伪栅介质层和第二伪栅介质层的材料为氧化硅。
为了进一步清楚的表示第一伪栅结构301和第二伪栅结构302的位置，请参考图5，图5为形成所述第一伪栅结构301和第二伪栅结构302之后的俯视示意图。图4为沿图5中割线AA’的剖面示意图。
如图5所示，所述第一伪栅结构301横跨第一鳍部101，第二伪栅结构302横跨第二鳍部102。
请参考图6和图7，在所述第一伪栅结构301的侧壁表面形成第一侧墙311，在第二伪栅结构302的侧壁表面形成第二侧墙312。图6为在图4基础上形成第一侧墙311和第二侧墙312之后的示意图，图7为在图5基础上形成第一侧墙311和第二侧墙312之后的示意图。
所述第一侧墙311和第二侧墙312的材料为氮化硅。所述第一侧墙311和第二侧墙312用于保护所述第一伪栅结构301和第二伪栅结构302的侧壁表面。
在形成所述第一侧墙311和第二侧墙312之后，在所述第一伪栅结构301两侧的第一鳍部101内形成第一源漏极(图中未示出)，在所述第二伪栅结构302两侧的第二鳍部102内形成第二源漏极(图中未示出)。可以采用离子注入工艺形成所述具有掺杂离子的第一源漏极和第二源漏极。所述第一侧墙311用于限定所述第一源漏极与第一伪栅结构之间的距离，所述第二侧墙312用于限定所述第二源漏极与第二伪栅结构之间的距离。本实施例中，第一区域I上形成的为N型下拉晶体管，所以所述第一源漏极内掺杂有N型杂质离子。所述第二源漏极的掺杂类型可以根据待形成的晶体管类型决定，例如：第二区域II上形成P型上拉晶体管，则所述第二源漏极内掺杂有P型杂质离子；第二区域II上形成N型传输晶体管，则所述第二源漏极内掺杂有N型杂质离子。
请参考图8，在所述隔离层200表面形成介质层400，所述介质层400与第一伪栅结构301和第二伪栅结构302的表面齐平。
所述介质层400的材料可以是氧化硅、碳氧化硅或多孔氧化硅等绝缘介质材料。本实施例中，所述介质层400的材料为氧化硅。
形成所述介质层400的方法包括：采用化学气相沉积工艺，在所述隔离层200、第一伪栅结构301、第二伪栅结构302、第一鳍部101和第二鳍部102表面形成介质材料层，所述介质材料层表面高于第一伪栅结构301和第二伪栅结构302的顶部表面；对所述介质材料层进行平坦化，形成介质层400，使所述介质层400的表面与所述第一伪栅结构301和第二伪栅结构302的顶部表面齐平。
请参考图9，图9为形成所述介质层400之后的俯视示意图。
所述介质层400仅暴露出第一伪栅结构301、第一侧墙311、第二伪栅结构302和第二侧墙312的顶部表面。
请参考图10至图12，在所述介质层400和第一伪栅结构301表面形成具有第一开口501的掩膜层500，所述第一开口501暴露出第一伪栅结构301的顶部表面；所述掩膜层500还具有第二开口502，所述第二开口502暴露出第二伪栅结构302的顶部表面。图10为形成所述掩膜层500之后的俯视示意图，其中，第一区域I上的虚线所构成图形为第一鳍部101(请参考图8)，第二区域II上的虚线所构成图形为第二鳍部102(请参考图8)。
图11为沿图10中割线BB’方向的剖面侧视图，图12为沿图10中割线CC’方向的剖面侧视图，以便于更清楚地表示所述掩膜层300内第一开口501和第二开口502的位置。
所述掩膜层500的形成方法包括：在所述介质层400、第一伪栅结构301、第一侧墙311、第二伪栅结构302和第二侧墙312表面形成掩膜材料层；在所述掩膜材料层表面形成图形化光刻胶层，所述图形化光刻胶层的图形定义出待形成的第一开口和第二开口的位置和尺寸；以所述图形化光刻胶层为掩膜，刻蚀所述掩膜材料层，形成具有第一开口501和第二开口502的掩膜层500。
所述第一开口501的宽度小于或等于第一伪栅结构301的宽度。所述第二开口502的宽度小于或等于第二伪栅结构302的宽度。
本实施例中，所述第一开口501的宽度小于第一伪栅结构301的宽度，并且所述第二开口502的宽度小于第二伪栅结构302的宽度。所述第一开口501的宽度可以为第一伪栅结构301宽度的1/2～4/5，所述第二开口502的宽度也可以为第二伪栅结构302宽度的1/2～4/5。所述第二开口502的宽度与第一开口501的宽度可以相同或不同。
具体的，所述第一伪栅结构301的宽度可以为20nm～25nm，所述第一开口501的宽度为15nm～20nm；所述第二伪栅结构302的宽度可以为20nm～25nm，所述第二开口502的宽度为15nm～20nm。
由于在刻蚀掩膜材料层形成所述第一开口501和第二开口502的过程中，会存在一定的刻蚀偏差，使得最终形成的第一开口501和第二开口502的位置和尺寸会与设计值之间存在一定的偏差。如果所述第一开口501的宽度与第一伪栅结构301的宽度相同，第二开口502的宽度与第二伪栅结构302的宽度相同，在发生刻蚀偏差的情况下，第一开口501和第二开口502的位置会发生偏移，或者第一开口501和第二开口502宽度变大，会暴露出第一侧墙311、第二侧墙312、甚至介质层400的表面，导致所述第一侧墙311、第二侧墙312或介质层400表面在后续的工艺中受到损伤，影响最终形成的器件的性能。
所述第一开口501的宽度小于第一伪栅结构301宽度，第二开口501的宽度小于第二伪栅结构302的宽度，可以使得在发生一定刻蚀偏差的情况下，仍然能够保证形成的第一开口501完全位于第一伪栅结构301表面，第二开口502完全位于第二伪栅结构302表面。
请参考图13，沿所述第一开口501去除第一伪栅结构301(请参考图11)，形成第一凹槽401，所述第一凹槽401暴露出第一鳍部101的部分表面以及位于所述第一鳍部101两侧的隔离层200的表面。图13为在图11基础上去除第一伪栅结构301之后的侧视示意图。
本实施例中，去除所述第一伪栅结构301的方法包括：沿所述第一开口501对第一伪栅结构301进行各向异性刻蚀，去除所述第一开口501下方的部分第一伪栅结构301，暴露出第一鳍部101的部分表面；对所述第一开口501两侧的掩膜层500下方的剩余的第一伪栅结构301进行各向同性刻蚀，完全去除第一伪栅结构301。
由于本实施例中，所述第一开口501的宽度小于第一伪栅结构301的宽度，所以所述第一开口501仅暴露出部分第一伪栅结构301的顶部表面，部分第一伪栅结构301被掩膜层500覆盖。所以，首先采用各向异性刻蚀工艺去除暴露出的部分第一伪栅结构301，然后再采用各向同性刻蚀工艺去除被掩膜层500覆盖的剩余的第一伪栅结构301，形成第一凹槽401。所述各向异性刻蚀工艺可以是干法刻蚀工艺，具有较快的刻蚀效率，可以提高去除所述第一伪栅结构301的效率。
所述各向异性刻蚀工艺的参数包括：压力为10毫托～50毫托，功率为500W～750W；CF4的气体流量为50sccm～200sccm，HBr的气体流量为100sccm～1000sccm；He的气体流量为200sccm～1000sccm，O2的气体流量为5sccm～20sccm，温度为40℃～80℃，偏置电压为100V～250V。
所述各向同性刻蚀工艺可以是湿法刻蚀工艺，所述湿法刻蚀工艺采用的刻蚀溶液可以为四甲基氢氧化铵溶液，质量浓度为1％～5％，温度为50℃～80℃。
在本发明的其他实施例中，也可以仅采用湿法刻蚀工艺，沿所述第一开口501去除第一伪栅结构301，但是与本实施例中的方法相比，仅采用湿法刻蚀工艺的刻蚀效率较低，需要消耗较长的时间。
在本发明的其他实施例中，所述第一开口501的宽度与第一伪栅结构301的宽度相同，完全暴露出第一伪栅结构301的顶部表面，所以可以仅采用各向异性刻蚀工艺，沿所述第一开口501去除所述第一伪栅结构301。
去除所述第一伪栅结构301之后，形成第一凹槽401，所述第一凹槽401的宽度与第一伪栅结构301的宽度相同，暴露出部分第一鳍部101的表面以及部分隔离层200的表面。
请参考图14，在去除所述第一伪栅结构301(请参考图11)的同时，沿第二开口502去除第二伪栅结构302(请参考图12)，形成第三凹槽403。
去除第二伪栅结构302的方法与去除第一伪栅结构302的方法相同，在此不做赘述。
请参考图15，沿第一开口501刻蚀第一凹槽401底部的部分厚度的隔离层200，形成第二凹槽402，所述第二凹槽402暴露出低于隔离层200表面的第一鳍部101的部分侧壁。
在刻蚀所述第一区域I上的隔离层200之前，在第二区域II上形成保护层，以保护第二区域II上第三凹槽403(请参考图14)下方的隔离层200。
可以采用各向异性刻蚀工艺，沿所述第一开口501刻蚀隔离层200，形成第二凹槽402。所述各向异性刻蚀工艺为干法刻蚀工艺，所述干法刻蚀工艺采用的刻蚀气体可以是CF4、SF6或NF3等氟基气体。
所述第二凹槽402的宽度与第一开口501的宽度相同。本实施例中，所述第一开口501的宽度小于第一凹槽401的宽度，所以，所述第二凹槽402的宽度小于第一凹槽501的宽度。后续在第二凹槽402和第一凹槽401内形成第一栅极结构，由于所述第二凹槽402的宽度小于第一凹槽401的宽度，所以，所述后续第二凹槽402内形成的部分第一栅极结构与所述第一栅极结构两侧的第一源漏极之间的距离较大，可以减小所述第一源漏极与第一栅极结构之间的漏电流，提高形成的晶体管的性能。
在本发明的其他实施例中，所述第一开口501的宽度与第一凹槽401的宽度相同，所以沿第一开口501刻蚀隔离层200形成的第二凹槽402的宽度与第一凹槽401的宽度相同。
所述第二凹槽402的深度H1与高于隔离层200表面部分的第一鳍部101高度H2的比值为0.1～1。而第二区域II上第三凹槽403(请参考图14)暴露的第二鳍部102的高度与高于隔离层200表面部分的第一鳍部101高度H2相同，所以，后续在第一区域I上形成的鳍式场效应晶体管的沟道区域面积大于第二区域II上形成的鳍式场效应晶体管的沟道区域面积，所以所述第一区域I上形成的鳍式场效应晶体管的驱动电流大于第二区域II上形成的鳍式场效应晶体管的驱动电流，在不改变鳍部数量的前提下，可以提高第一区域I上形成的下拉晶体管的驱动电流，从而提高静态存储器的性能。
当所述第二凹槽402的深度H1与高于隔离层200表面的部分第一鳍部101高度H2的比值为1时，所述第一区域I上形成的鳍式场效应晶体管的驱动电流为第二区域II上形成的鳍式场效应晶体管的驱动电流的两倍，满足高性能的静态存储器对于下拉晶体管的驱动电流的要求。
请参考图16，去除所述掩膜层500(请参考图15)之后，形成填充满第一凹槽401(请参考图15)和第二凹槽402(请参考图15)的第一栅极结构610。
在去除所述掩膜层500之前，还包括去除第二区域II上的保护层。可以采用湿法刻蚀工艺去除所述保护层和掩膜层500。
所述第一栅极结构610包括位于第一鳍部101上的第一栅介质层601，位于所述第一栅介质层601上，并且填充满所述第一凹槽401和第二凹槽402的第一栅极602。
所述第一栅介质层601的材料为高K介质材料，包括氧化铪、氧化钴、硅氧化铪或氧化铝等。所述第一栅极602的材料为金属材料，包括钨、铝、钛、钽、氮化钛、氮化钽或氮化钨等。
形成所述第一栅极结构610的方法包括：在所述第一凹槽401、第二凹槽402的内壁表面以及介质层400的表面形成栅介质材料层；在所述栅介质材料层表面形成栅极材料层，所述栅极材料层填充满所述第一凹槽401和第二凹槽402；以所述介质层400表面作为停止层，对所述栅介质材料层和栅极材料层进行平坦化，形成第一栅极结构610，所述第一栅极结构610的表面与介质层400的表面齐平。
在本发明的其他实施例中，所述第一栅介质层601与第一栅极602之间还具有第一功函数层，用于调节形成的鳍式场效应晶体管的功函数，所述第一功函数层的材料可以是氮化钛或氮化钽等。
由于在形成第一侧墙311之后，再形成所述第一凹槽401和第二凹槽402，然后在所述第一凹槽401和第二凹槽402内形成第一栅极结构610，所述第一侧墙311仅位于第一凹槽401内的部分第一栅极结构610的两侧，与现有技术相比，所述第一侧墙311的高度并没有因为第一栅极结构610的高度增加而增加，从而并不会增加所述第一栅极结构610的寄生电容，从而可以在提高第一区域I上的下拉晶体管的驱动电流的同时，不增加所述下拉晶体管的栅极结构的寄生电容，进而提高所述下拉晶体管的性能。
请参考图17，在形成第一区域I上的第一栅极结构610(请参考图16)的同时，在所述第二区域II上的第三凹槽403(请参考图14)内形成第二栅极结构620。
在形成第一栅极结构610的过程，所述栅介质材料层还覆盖第三凹槽403的内壁表面，位于栅介质材料层表面的栅极材料层还填充满所述第三凹槽403，然后对所述栅介质材料层和栅极材料层进行平坦化，同时形成所述第一栅极结构610和第二栅极结构620。
所述第二栅极结构620包括第二鳍部102上的第二栅介质层603，位于所述第二栅介质层603上的填充满所述第三凹槽403的第二栅极604。
在本发明的其他所述例中，所述第二栅极结构620还包括位于第二栅极604和第二栅介质603层之间的第二功函数层。
上述方法可以在不增加第一区域I上第一鳍部101数量的前提下，形成具有较高驱动电流的静态存储单元的下拉晶体管，并且不增加所述下拉晶体管的栅极寄生电容；而且，在第一区域I上形成下拉晶体管的同时，还可以同时在第二区域II上形成静态存储器单元的其他具有较低驱动电流的晶体管。上述方法可以提高静态存储单元的性能和集成度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种静态存储单元的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域上形成有第一鳍部；
在所述半导体衬底上形成隔离层，所述隔离层的表面低于第一鳍部的顶部表面，并且覆盖部分第一鳍部的侧壁表面；
在所述隔离层上形成横跨所述第一鳍部的第一伪栅结构以及位于所述第一伪栅结构侧壁表面的第一侧墙；
在所述隔离层表面形成介质层，所述介质层与第一伪栅结构的表面齐平；
在所述介质层和第一伪栅结构表面形成具有第一开口的掩膜层，所述第一开口暴露出第一伪栅结构的顶部表面；
沿所述第一开口去除第一伪栅结构，形成第一凹槽，所述第一凹槽暴露出第一鳍部的部分表面以及位于所述第一鳍部两侧的隔离层的表面；
沿所述第一开口去除所述第一凹槽下方的部分厚度的隔离层，形成第二凹槽，所述第二凹槽暴露出低于隔离层表面的第一鳍部的部分侧壁；
形成填充满所述第一凹槽和第二凹槽的第一栅极结构。
2.根据权利要求1所述的静态存储单元的形成方法，其特征在于，所述掩膜层的第一开口宽度小于第一伪栅结构的宽度。
3.根据权利要求2所述的静态存储单元的形成方法，其特征在于，所述第一开口的宽度为第一伪栅结构宽度的1/2～4/5。
4.根据权利要求2所述的静态存储单元的形成方法，其特征在于，所述第一伪栅结构的宽度为20nm～25nm，所述第一开口的宽度为15nm～20nm。
5.根据权利要求2所述的静态存储单元的形成方法，其特征在于，所述第二凹槽的宽度小于第一凹槽的宽度。
6.根据权利要求2所述的静态存储单元的形成方法，其特征在于，去除所述第一伪栅结构的方法包括：沿所述第一开口对第一伪栅结构进行各向异性刻蚀，去除所述第一开口下方的部分第一伪栅结构，暴露出第一鳍部的部分表面；对所述第一开口两侧的掩膜层下方的剩余的第一伪栅结构进行各向同性刻蚀，去除剩余的第一伪栅结构。
7.根据权利要求6所述的静态存储单元的形成方法，其特征在于，所述各向异性刻蚀工艺为干法刻蚀工艺。
8.根据权利要求6所述的静态存储单元的形成方法，其特征在于，所述各向同性刻蚀工艺为湿法刻蚀工艺。
9.根据权利要求6所述的静态存储单元的形成方法，其特征在于，所述第一伪栅结构包括第一伪栅极，所述第一伪栅极的材料为多晶硅。
10.根据权利要求9所述的静态存储单元的形成方法，其特征在于，所述第一伪栅结构还包括位于第一鳍部和第一伪栅极之间的第一伪栅介质层，所述第一伪栅介质层的材料为氧化硅。
11.根据权利要求9所述的静态存储单元的形成方法，其特征在于，所述各向异性刻蚀工艺的参数包括：压力为10毫托～50毫托，功率为500W～750W；CF4的气体流量为50sccm～200sccm，HBr的气体流量为100sccm～1000sccm；He的气体流量为200sccm～1000sccm，O2的气体流量为5sccm～20sccm，温度为40℃～80℃，偏置电压为100V～250V。
12.根据权利要求9所述的静态存储单元的形成方法，其特征在于，所述各向同性刻蚀工艺采用的刻蚀溶液为四甲基氢氧化铵溶液，质量浓度为1％～5％，温度为50℃～80℃。
13.根据权利要求1所述的静态存储单元的形成方法，其特征在于，所述掩膜层的第一开口宽度等于第一伪栅结构的宽度。
14.根据权利要求13所述的静态存储单元的形成方法，其特征在于，所述第二凹槽的宽度等于第一凹槽的宽度。
15.根据权利要求13所述的静态存储单元的形成方法，其特征在于，采用各向异性刻蚀工艺，沿所述第一开口去除第一伪栅结构。
16.根据权利要求1所述的静态存储单元的形成方法，其特征在于，采用各向异性刻蚀工艺，沿所述第一开口刻蚀隔离层，去除所述第一凹槽下方的部分厚度的隔离层，形成第二凹槽。
17.根据权利要求1所述的静态存储单元的形成方法，其特征在于，高于隔离层表面的第一鳍部的高度与第二凹槽的深度之间的比值为0.1～1。
18.根据权利要求1所述的静态存储单元的形成方法，其特征在于，所述半导体衬底还包括第二区域，所述第二区域上形成有第二鳍部，所述第二鳍部的高度与第一鳍部的高度相同；所述隔离层还覆盖部分第二鳍部的侧壁；在形成第一伪栅结构的同时，在所述隔离层上形成横跨所述第二鳍部的第二伪栅结构；在形成所述第一侧墙的同时，形成位于第二伪栅结构侧壁表面的第二侧墙；所述掩膜层还具有第二开口，所述第二开口暴露出第二伪栅结构的表面；在去除所述第一伪栅结构的同时，沿所述第二开口去除所述第二伪栅结构，形成第三凹槽；在所述第一区域上形成第二凹槽之前，在所述第二区域上形成保护层，保护所述第二区域上的隔离层；形成所述第二凹槽之后，去除所述保护层；在形成所述第一栅极结构的同时，在所述第二区域上形成填充满所述第三凹槽的第二栅极结构。
19.根据权利要求18所述的静态存储单元的形成方法，其特征在于，所述第一栅极结构包括：位于第一鳍部上的第一栅介质层，位于所述第一栅介质层上且填充满所述第一凹槽和第二凹槽的第一栅极；所述第二栅极结构包括：位于第二鳍部上的第二栅介质层，位于所述第二栅介质层上且填充满所述第三凹槽的第二栅极。
20.根据权利要求19所述的静态存储单元的形成方法，其特征在于，所述第一栅极结构还包括位于第一栅极和第一栅介质层之间的第一功函数层；所述第二栅极结构还包括位于第二栅极和第二栅介质层之间的第二功函数层。
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