CN105513965B - 晶体管的形成方法 - Google Patents

Abstract

一种晶体管的形成方法，包括：提供衬底；在衬底表面形成伪栅极层，伪栅极层的侧壁表面具有侧墙；在衬底和侧墙表面形成第一介质层，第一介质层的表面低于伪栅极层的表面；去除高于第一介质层表面的侧墙，并暴露出部分伪栅极层侧壁表面，在相邻伪栅极层之间的第一介质层和侧墙表面形成第一开口；在第一开口内形成第二介质层，第二介质层的表面与伪栅极层的表面齐平，第二介质层材料的密度高于第一介质层材料的密度；去除伪栅极层，在第二介质层和第一介质层内形成第二开口；对第二开口的第二介质层侧壁进行刻蚀，使第二开口的顶部尺寸扩大；在对第二开口的第二介质层侧壁进行刻蚀之后，在第二开口内形成栅极层。所形成的晶体管性能稳定、可靠性提高。

Description

晶体管的形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。

背景技术

随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS(Metal Oxide Semiconductor，金属-氧化物-半导体)器件的尺寸不断地缩小，以此满足集成电路发展的微型化和集成化的要求，而晶体管器件是MOS器件中的重要组成部分之一。

对于晶体管器件来说，随着晶体管的尺寸持续缩小，现有技术以氧化硅或氮氧化硅材料形成的栅介质层时，已无法满足晶体管对于性能的要求。尤其是以氧化硅或氮氧化硅作为栅介质层所形成的晶体管容易产漏电流以及杂质扩散等一系列问题，从而影响晶体管的阈值电压，造成晶体管的可靠性和稳定性下降。

为解决以上问题，一种以高K栅介质层和金属栅构成的晶体管被提出，即高K金属栅(HKMG，High K Metal Gate)晶体管。所述高K金属栅晶体管采用高K(介电常数)材料代替常用的氧化硅或氮氧化硅作为栅介质材料，以金属材料或金属化合物材料替代传统的多晶硅栅极材料，形成金属栅。所述高K金属栅晶体管能够在缩小尺寸的情况下，能够减小漏电流，降低工作电压和功耗，以此提高晶体管的性能。

然而，随着半导体工艺节点的不断缩小，所形成的高K金属栅晶体管的尺寸不断缩小、器件密度不断提高，导致制造高K金属栅晶体管的工艺难以控制，所形成的高K金属栅晶体管性能不稳定。

发明内容

本发明解决的问题是提高所形成的晶体管性能和可靠性。

为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供衬底；在所述衬底表面形成伪栅极层，所述伪栅极层的侧壁表面具有侧墙；在所述衬底和侧墙表面形成第一介质层，所述第一介质层的表面低于所述伪栅极层的表面；去除高于所述第一介质层表面的侧墙，并暴露出部分伪栅极层侧壁表面，在相邻伪栅极层之间的第一介质层和侧墙表面形成第一开口；在所述第一开口内形成第二介质层，所述第二介质层的表面与伪栅极层的表面齐平，所述第二介质层材料的密度高于所述第一介质层材料的密度；去除所述伪栅极层，在第二介质层和第一介质层内形成第二开口；对所述第二开口内的第二介质层侧壁进行刻蚀，使所述第二开口的顶部尺寸扩大；在对所述第二开口的第二介质层侧壁进行刻蚀之后，在所述第二开口内形成栅极层。

可选的，所述伪栅极层表面还具有掩膜层；在去除所述伪栅极层之前，去除所述掩膜层。

可选的，所述掩膜层的材料为氮化硅、氮氧化硅、掺碳的氮氧化硅、掺硼的氮氧化硅中的一种或多种；所述掩膜层的厚度为10埃～200埃；所述掩膜层的形成工艺包括原子层沉积工艺或化学气相沉积工艺。

可选的，还包括：在所述伪栅极层和衬底之间形成伪栅介质层；在去除所述伪栅极层之后，去除第二开口底部的伪栅介质层。

可选的，所述伪栅介质层的材料为氧化硅；所述伪栅介质层的厚度为5埃～100埃；所述伪栅介质层的形成工艺包括ISSG氧化工艺或化学气相沉积工艺。

可选的，所述伪栅极层的材料为无定形硅或多晶硅；所述伪栅极层的厚度为500埃～1500埃；所述伪栅极层的形成工艺包括化学气相沉积工艺或物理气相沉积工艺。

可选的，在所述伪栅极层内掺杂离子；在所述伪栅极层内掺杂离子的工艺包括热处理工艺。

可选的，所述第一介质层的材料为氧化硅；所述第一介质层的形成工艺包括：在所述衬底、侧墙和伪栅极层表面形成第一介质膜；平坦化所述第一介质膜，使所述第一介质膜的表面高于或齐平于所述伪栅极层表面；在平坦化所述第一介质膜之后，回刻蚀所述第一介质膜以形成第一介质层，使所述第一介质层的表面低于所述伪栅极层的表面。

可选的，所述第一介质膜的形成工艺为流体化学气相沉积工艺；回刻蚀所述第一介质膜的工艺为干法刻蚀工艺、湿法刻蚀工艺、或干法刻蚀工艺和湿法刻蚀工艺组合。

可选的，在形成所述第一介质膜之前，在所述衬底、侧墙和伪栅极层表面形成衬垫层，所述第一介质膜形成于所述衬垫层表面。

可选的，所述衬垫层的材料为氧化硅；所述衬垫层的形成工艺为热氧化工艺、ISSG氧化工艺、化学气相沉积工艺、原子层沉积工艺；所述衬垫层的厚度为10埃～200埃。

可选的，在回刻蚀所述第一介质膜时，回刻蚀所述衬垫层。

可选的，还包括：在形成所述衬垫层之前，在所述衬底、侧墙和伪栅极层表面形成停止层，所述衬垫层形成于所述停止层表面。

可选的，所述停止层的材料为氮化硅、氮氧化硅、掺碳的氮氧化硅、掺硼的氮氧化硅中的一种或多种；所述停止层的厚度为10埃～200埃；所述停止层的形成工艺包括原子层沉积工艺或化学气相沉积工艺。

可选的，在去除高于所述第一介质层表面的侧墙时，去除高于所述第一介质层表面的停止层。

可选的，所述侧墙的材料为氮化硅、氮氧化硅、掺碳的氮氧化硅、掺硼的氮氧化硅中的一种或多种；所述侧墙的厚度为20埃～200埃；所述侧墙的形成工艺包括原子层沉积工艺或化学气相沉积工艺；去除高于所述第一介质层表面的侧墙的工艺为干法刻蚀工艺、湿法刻蚀工艺、或干法刻蚀工艺和湿法刻蚀工艺组合。

可选的，所述第二介质层的形成工艺包括：在所述第一介质层、侧墙和伪栅极层表面形成第二介质膜；平坦化所述第二介质膜直至暴露出伪栅极层表面为止，形成第二介质层。

可选的，所述第二介质层的材料为氧化硅；所述第二介质膜的形成工艺为高密度等离子化学气相沉积工艺或高深宽比化学气相沉积工艺。

可选的，对所述第二开口的第二介质层侧壁进行刻蚀的工艺为干法刻蚀工艺、湿法刻蚀工艺、或干法刻蚀工艺和湿法刻蚀工艺组合。

可选的，所述栅极层的材料为金属；在形成所述栅极层之后，回刻蚀所述栅极层，直至所述栅极层的表面低于或齐平于所述侧墙的顶部表面；在回刻蚀所述栅极层之后，在所述栅极层表面形成覆盖层；所述覆盖层的材料为氮化硅、氮氧化硅、掺碳的氮氧化硅、掺硼的氮氧化硅中的一种或多种；所述覆盖层的厚度为20埃～600埃；所述覆盖层的形成工艺包括原子层沉积工艺或化学气相沉积工艺。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的形成方法中，在衬底表面形成伪栅极层之后，在衬底表面形成第一介质层，所述第一介质层的表面低于所述伪栅极层表面，则能够以所述第一介质层为掩膜，去除高于所述第一介质层表面的侧墙，从而使形成于相邻伪栅极层之间的第一开口的尺寸较大，使得所述第一开口的深宽比较小，有利于在所述第一开口内形成致密均匀的第二介质层。所述第二介质层的密度高于第一介质层，因此所述第一介质层表面能够保持与伪栅极层表面齐平，后续形成栅极层时，不会在所述第二介质层表面残留栅极层的材料；而且，由于所述第二介质层在形成栅极层之前形成，因此，不会在第一介质层和第二介质层之前材料栅极层的材，有利于减少相邻栅极层之间的漏电流。此外，在去除所述伪栅极层之后，由于所述第二介质层的侧壁未被侧墙覆盖，因此能够对所述第二开口的第二介质层侧壁进行刻蚀，从而能够扩大所述第二开口顶部的尺寸，而所述第二开口用于形成栅极层，所述较大的顶部尺寸能够避免所述第二开口过早闭合，从而避免所形成的栅极层内产生空洞，因此，所述栅极层内部致密均匀。因此，所形成的晶体管的性能稳定、可靠性提高。

进一步，所述第一介质层的形成工艺包括：在所述衬底、侧墙和伪栅极层表面形成第一介质膜；之后，对所述第一介质膜进行平坦化和回刻蚀，以形成第一介质层。其中，所述第一介质膜的形成工艺为流体化学气相沉积工艺，采用流体化学气相沉积工艺能够避免所形成的第一介质层在相邻伪栅极层之间的沟槽内产生空洞，使得所形成的第一介质层的隔离能力较好。

进一步，所述第二介质层的形成工艺包括：在所述第一介质层、侧墙和伪栅极层表面形成第二介质膜；之后，平坦化所述第二介质膜以形成第二介质层。其中，所述第二介质膜的形成工艺为高密度等离子化学气相沉积工艺或高深宽比化学气相沉积工艺；采用高密度等离子化学气相沉积工艺或高深宽比化学气相沉积工艺能够形成密度较高的第二介质膜，从而能够保证在平坦化所述第二介质膜之后，所形成的第二介质层表面能够与伪栅极层的表面齐平，则后续形成的栅极层的材料不易残留于所述第二介质层表面；而且，采用采用高密度等离子化学气相沉积工艺或高深宽比化学气相沉积工艺，能够避免形成于第一开口内的第二介质膜内产生空洞，使得所形成的第二介质层的隔离能力较好。

附图说明

图1至图4是本发明一实施例的高K金属栅晶体管的形成过程的剖面结构示意图；

图5至图14是本发明另一实施例的晶体管的形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，随着半导体工艺节点的不断缩小，形成高K金属栅晶体管的工艺难度提高，所形成的高K金属栅晶体管性能不佳。

所述高K金属栅晶体管的形成工艺为后栅(Gate Last)工艺，图1至图4是本发明一实施例的高K金属栅晶体管的形成过程的剖面结构示意图。

请参考图1，提供衬底100，所述衬底100表面具有伪栅极层101，所述伪栅极层101的材料为多晶硅。

请参考图2，在所述衬底100和伪栅极层101表面形成介质膜；采用化学机械抛光工艺平坦化所述介质膜，直至暴露出伪栅极层101表面为止，形成介质层102。

随着半导体工艺节点的缩小，所述伪栅极层101的尺寸缩小，且相邻伪栅极结构101之间距离缩小，使相邻伪栅极层101之间的沟槽深宽比增大，即使采用高深宽比(HARP，High Aspect Ratio Process)沉积工艺或高密度等离子体(HDP，High Density Plasma)工艺，也容易使所形成的介质层内部形成空洞，因此，需要采用流体化学气相沉积工艺形成所述介质层。

然而，由于所述流体化学气相沉积工艺所形成的介质层102材料的密度较低，因此，当所述化学机械抛光工艺所述伪栅极层101表面时，容易在所述介质层102表面形成凹陷，使得形成于相邻伪栅极层101之间的介质层102表面低于所述伪栅极层101的表面。

请参考图3，去除所述伪栅极层101(如图2所示)，在所述介质层102内形成开口(未示出)；在所述开口内形成金属栅104。

所述金属栅104的形成工艺包括：在所述开口和介质层102的表面形成金属膜；平坦化所述金属膜以形成金属栅104。然而，由于所述介质层102的表面具有凹陷，在平坦化所述金属膜时，容易在所述凹陷内残留金属材料108，所述金属材料容易引起相邻金属栅104之间发生桥接，产生漏电流，使得所形成的晶体管性能变差。

而且，随着半导体器件的尺寸缩小，所形成的伪栅极层101尺寸缩小，导致所述介质层102内形成的开口尺寸缩小；另一方面，所述开口的深度决定了金属栅104的厚度，为了保证所形成的晶体管的阈值电压符合技术需求，所述金属栅104的厚度不宜过度减薄，因此，所述开口的深宽比较大。由于所述开口的深宽比较大，导致在所述开口内填充金属膜的难度提高，所述金属膜的材料不易进入所述开口的底部，且所述金属膜的材料容易在所述开口的顶部侧壁表面堆积，从而使所述开口在还未填充满的情况下顶部闭合，使得形成于开口内的金属膜内部形成空洞105(void)，则由所述金属膜抛光形成的金属栅内部具有空洞105。所述金属栅104内部的空洞105会影响对所述金属栅的电阻、电容等电性能造成影响，还会对所述晶体管的阈值电压造成影响，使得所形成的晶体管性能不稳定。

在本实施例中，为了电隔离后续形成于介质层102表面的导电层与所述金属栅104，还会在所述金属栅104表面形成覆盖层，具体如下所述。

请参考图4，回刻蚀部分金属栅104，使所述金属栅104的表面低于介质层102的表面；在回刻蚀部分金属栅104之后，在金属栅104和介质层102表面形成覆盖层106。

然而，即使在形成所述覆盖层106之前，对所述金属栅104进行回刻蚀，依旧无法完全去除介质层102表面凹陷内所残留的金属材料108，因此所形成的覆盖层106和介质层102之间仍具有金属材料108残留，容易引起相邻金属栅104之间产生漏电流。

而且，在回刻蚀部分金属栅104之后，形成于金属栅104顶部的开口尺寸依旧较小，因此，所形成的覆盖层106内部也容易形成空洞107，导致所述覆盖层106的电隔离能力下降，使晶体管的性能变差。

为了解决上述问题，本发明提出一种晶体管的形成方法。其中，在衬底表面形成伪栅极层之后，在衬底表面形成第一介质层，所述第一介质层的表面低于所述伪栅极层表面，则能够以所述第一介质层为掩膜，去除高于所述第一介质层表面的侧墙，从而使形成于相邻伪栅极层之间的第一开口的尺寸较大，使得所述第一开口的深宽比较小，有利于在所述第一开口内形成致密均匀的第二介质层。所述第二介质层的密度高于第一介质层，因此所述第一介质层表面能够保持与伪栅极层表面齐平，后续形成栅极层时，不会在所述第二介质层表面残留栅极层的材料；而且，由于所述第二介质层在形成栅极层之前形成，因此，不会在第一介质层和第二介质层之前材料栅极层的材，有利于减少相邻栅极层之间的漏电流。此外，在去除所述伪栅极层之后，对所述第二开口的第二介质层侧壁进行刻蚀，从而能够扩大所述第二开口顶部的尺寸，而所述第二开口用于形成栅极层，所述较大的顶部尺寸能够避免所述第二开口过早闭合，从而避免所形成的栅极层内产生空洞，因此，所述栅极层内部致密均匀。因此，所形成的晶体管的性能稳定、可靠性提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图14是本发明实施例的晶体管的形成过程的剖面结构示意图。

请参考图5，提供衬底200；在所述衬底200表面形成伪栅极层201，所述伪栅极层201的侧壁表面具有侧墙202。

在本实施例中，所形成的晶体管为鳍式场效应晶体管，所述衬底200包括：基底、以及位于所述基底表面的鳍部，所述基底表面还具有隔离层，所述隔离层覆盖部分鳍部的侧壁，且所述隔离层的表面低于所述鳍部的顶部表面。

所述伪栅极层201横跨于所述鳍部上，而且所述伪栅极层201覆盖部分所述隔离层表面以及所述鳍部顶部和侧壁表面，后续以栅极层替代所述伪栅极层之后，能够使所述栅极层也能够横跨于所述鳍部上、且覆盖部分所述鳍部顶部和侧壁表面。

在一实施例中，所述基底和鳍部由半导体衬底刻蚀形成；所述半导体衬底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底；通过刻蚀部分所述半导体衬底，能够在所述半导体衬底内形成若干沟槽，相邻沟槽之间的半导体衬底形成鳍部，而且位于鳍部底部的半导体衬底形成基底。

在其它实施例中，所述鳍部还能够通过外延工艺形成于基底表面；所述基底为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底；所述鳍部的材料为硅、硅锗、锗或碳化硅。

在另一实施例中，所述衬底200为平面基底；所述衬底200硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，所述伪栅极层201形成于所述平面基底表面。

所述伪栅极层201为后续形成的栅极层占据空间和位置。本实施例中，所述伪栅极层201表面还具有掩膜层203，所述伪栅极层201的形成工艺包括：在衬底200表面形成伪栅极膜；在所述伪栅极膜表面形成掩膜层203，所述掩膜层覆盖了需要形成伪栅极层201的对应区域；以所述掩膜层203为掩膜，刻蚀所述伪栅极膜直至暴露出衬底200表面为止，形成伪栅极层201。

所述掩膜层203的材料为氮化硅、氮氧化硅、掺碳的氮氧化硅、掺硼的氮氧化硅中的一种或多种；所述掩膜层203的厚度为10埃～200埃；所述掩膜层203的形成工艺包括：在所述伪栅极膜表面形成掩膜材料膜；在所述掩膜材料膜表面形成图形化层，所述图形化层覆盖需要形成伪栅极层201的对应区域；以所述图形化层为掩膜，刻蚀所述掩膜材料膜，直至暴露出伪栅极膜表面为止，形成掩膜层203。其中，所述掩膜材料膜的形成工艺为原子层沉积工艺或化学气相沉积工艺；所述图形化层能够为图形化的光刻胶层，也能够为采用多重图形掩膜工艺形成的掩膜，例如自对准双重图形(Self-Aligned Double Patterning，简称SADP)掩膜。

所述伪栅极膜的形成工艺为化学气相沉积工艺或物理气相沉积工艺。所述伪栅极层201的材料为无定形硅(amorphous poly)或多晶硅(crystal poly)；由于后续需要去除所述伪栅极层201，而所述无定形硅或多晶硅易于被刻蚀、保型性良好、且易于被去除的材料，因此以所述无定形硅或多晶硅为材料形成伪栅极层201，能够使所述伪栅极膜201的形貌良好、结构稳定、易于被去除。

在一实施例中，所述伪栅极层201内还具有掺杂离子，所述掺杂离子为P型离子或N型离子；在所述伪栅极层201内掺杂离子的工艺为离子注入工艺或气体扩散工艺；而且，在所述伪栅极层201内掺杂离子之后，还能够采用热处理工艺激活所述掺杂离子，例如热退火工艺。在所述伪栅极层201内掺杂离子能够提高所述伪栅极层201的刻蚀选择性，以便后续更易去除所述伪栅极层，不易产生刻蚀残留物。

所述伪栅极层201的厚度为500埃～1500埃；所述伪栅极层201的厚度决定了后续所形成的栅极层的厚度。在本实施例中，后续需要在栅极层表面形成覆盖层，所述覆盖层用于电隔离栅极层以及后续形成于栅极层顶部的导电结构，因此，所述伪栅极层的厚度为后续所需形成的栅极层和覆盖层的厚度和，即所述伪栅极膜201的厚度需要大于所需形成的栅极层厚度，以便为后续所形成的覆盖层预留空间。

在本实施例中，所述伪栅极层201和衬底200之间还具有伪栅介质层204。所述伪栅介质层204的材料为氧化硅；所述伪栅介质层204的厚度为5埃～100埃。所述伪栅介质层204与所述伪栅极层201的材料不同，所述伪栅介质层204与伪栅极层201之间具有较高的刻蚀选择性，因此，所述伪栅介质层204能够在刻蚀伪栅极膜以形成伪栅极层201时、以及后续去除伪栅极层201时，用于保护衬底200表面免受损伤。

所述伪栅介质层204的形成工艺包括：在形成所述伪栅极膜之前，在衬底200表面形成伪栅介质膜，所述伪栅极膜形成于所述伪栅介质膜表面；在刻蚀所述伪栅极膜并暴露出所述伪栅介质膜之后，采用干法刻蚀工艺或湿法刻蚀工艺刻蚀所述伪栅介质膜，并暴露出衬底200表面，形成伪栅介质层204。其中，所述伪栅介质膜的形成工艺为ISSG(原位蒸汽生成，In-Situ Steam Generation)氧化工艺或化学气相沉积工艺。

由于所述伪栅介质层204和衬底200之间的刻蚀选择性较大，因此在刻蚀伪栅介质膜时，对衬底200表面的损伤较小。在其它实施例中，还能够不刻蚀所述伪栅介质膜，所述伪栅介质膜能够在后续形成源区和漏区时，保护衬底200表面。

在其它实施例中，在所述伪栅介质层和伪栅极层之间还具有以高K介质材料形成的栅介质层。

在本实施例中，所述伪栅极层201和伪栅介质层204的侧壁表面还形成有侧墙202，所述侧墙202用于定义源区或漏区到所述伪栅极层201的距离。所述侧墙202的材料为氮化硅、氮氧化硅、掺碳的氮氧化硅、掺硼的氮氧化硅中的一种或多种；所述侧墙202的厚度为20埃～200埃；所述侧墙202的形成工艺包括在衬底200表面形成侧墙层；回刻蚀所述侧墙层直至暴露出衬底200表面和掩膜层203表面为止，形成侧墙202。其中，侧墙层的形成工艺为原子层沉积(ALD)工艺或化学气相沉积工艺。所述掩膜层203能够在回刻蚀工艺中保护所述伪栅极层201的顶部表面免受损伤。

在形成所述侧墙202之后，在所述侧墙202和伪栅极层201两侧的衬底200内形成源区和漏区。所述源区和漏区的形成工艺为离子注入工艺，所注入的离子为P型离子或N型离子。在本实施例中，所述伪栅极层201横跨于鳍部表面，则所述源区和漏区形成于所述鳍部内。

在另一实施例中，还能够在所述侧墙202和伪栅极层201两侧的衬底200内形成应力层，所述应力层的材料为硅锗或碳化硅；当所述应力层的材料为硅锗时，在应力层内掺杂P型离子，以作为源区和漏区；当所述应力层的材料为碳化硅时，在应力层内掺杂N型离子，以作为源区和漏区。

请参考图6，在所述衬底200、侧墙202和伪栅极层201表面形成第一介质膜205。

所述第一介质膜205用于形成第一介质层，所述第一介质层用于保留所述伪栅极层201的形状和结构，且所述第一介质层用于在后续形成的栅极层之间进行电隔离。在本实施例中，所述伪栅极层201表面具有掩膜层203，则所述第一介质膜205形成于所述掩膜层203表面

随着半导体器件密度的增大、器件尺寸缩小，使得相邻伪栅极层201之间的距离缩小，因此，在相邻伪栅极层201之间形成致密均匀的第一介质膜205的难度增大。在本实施例中，为了使所述第一介质膜205的材料能够充分填充于相邻伪栅极层201之间的沟槽内，形成所述第一介质膜205的工艺为流体化学气相沉积工艺(FCVD)，所形成的第一介质膜205的材料为氧化硅。

所述流体化学气相沉积工艺包括：在衬底200、侧墙202和伪栅极层201表面涂布前驱体，所述前驱体能够为含硅材料，例如硅烷或正硅酸乙酯(TEOS)，且所述前驱体为液态，因此所述前驱体具有流动性，容易进入相邻伪栅极层201之间的沟槽内；采用含氧气体对所述前驱体进行处理，使所述前驱体氧化形成固态的氧化硅材料，形成所述第一介质膜205。

然而，由于采用流体化学气相沉积工艺形成的第一介质膜205密度较低，在后续的平坦化工艺中，容易使所形成的第一介质层表面产生凹陷，而所述凹陷容易在后续形成金属材料的栅极层时，残留金属材料，继而导致相邻栅极层之间发生桥接或产生漏电流。因此，为了避免后续直接对所述第一介质膜205表面形成凹陷，本实施例在后续去除伪栅极层201之前，在所述第一介质层表面形成第二介质层，所述第二介质层的密度高于所述第一介质层，则能够使所形成的第二介质层表面与伪栅极层201表面齐平，所述第二介质层表面难以形成凹陷，以此避免在后续形成栅极层时，在第二介质层表面残留金属材料。

在本实施例中，在形成所述第一介质膜205之前，在所述衬底200、侧墙202和伪栅极层201表面形成衬垫层206，所述第一介质膜205形成于所述衬垫层206表面。所述衬垫层206的材料为氧化硅；所述衬垫层206的形成工艺为热氧化工艺、ISSG氧化工艺、化学气相沉积工艺、原子层沉积工艺；所述衬垫层206的厚度为10埃～200埃。所述衬垫层206用于使所述第一介质膜205与衬底200、侧墙202和掩膜层203之间能够紧密结合，并且能够避免第一介质膜205的材料扩散进入衬底200、侧墙202或伪栅极层201内。

在本实施例中，在形成所述衬垫层206之前，在所述衬底200、侧墙202和伪栅极层201表面形成停止层207，所述衬垫层206形成于所述停止层207表面。所述停止层207的材料为氮化硅、氮氧化硅、掺碳的氮氧化硅、掺硼的氮氧化硅中的一种或多种；所述停止层207的厚度为10埃～200埃；所述停止层207的形成工艺包括原子层沉积工艺或化学气相沉积工艺。所述停止层207的材料与所述衬垫层206或第一介质膜205的材料不同，所述停止层207用于在后续形成栅极层之后，在源区和漏区表面形成导电结构时，作为刻蚀工艺的停止层207。

请参考图7，平坦化所述第一介质膜205(如图6所示)，使所述第一介质膜205的表面高于或齐平于所述伪栅极层201表面；在平坦化所述第一介质膜205之后，回刻蚀所述第一介质膜205以形成第一介质层205a，所述第一介质层205a的表面低于所述伪栅极层201的表面。

由于在本实施例中，需要在所形成的第一介质层205a表面形成密度更高的第二介质层，且所述第二介质层的表面需要与所述伪栅极层201的表面齐平，因此需要使所形成的第一介质层205a的表面低于所述伪栅极层201的表面。而所述第二介质层的密度大于第一介质层205a，因此所形成的第二介质层表面不易形成凹陷，因此在后续去除所述伪栅极层201，并以栅极层替代后，不易在所述第二介质层表面残留金属材料，以此保证相邻栅极层之间能够电隔离，避免漏电流的产生，使所形成的晶体管性能稳定。

所述平坦化所述第一介质膜205的工艺为化学机械抛光工艺，平坦化之后的第一介质膜205表面高于或齐平于所述掩膜层203的顶部表面。回刻蚀所述第一介质膜205的工艺为干法刻蚀工艺、湿法刻蚀工艺、或干法刻蚀工艺和湿法刻蚀工艺组合；其中，所述干法刻蚀工艺能够为各向同性的刻蚀工艺或各向异性的刻蚀工艺；所述湿法刻蚀的刻蚀液为氢氟酸溶液。

在本实施例中，所述衬垫层206的材料为氧化硅，因此，在回刻蚀所述第一介质膜205时，所述衬垫层206也受到刻蚀，所述衬垫层206的顶部表面与所述第一介质层205a表面齐平，并暴露出所述停止层207表面。

请参考图8，去除高于所述第一介质层205a表面的侧墙202，并暴露出部分伪栅极层201侧壁表面，在相邻伪栅极层201之间的第一介质层205a和侧墙202表面形成第一开口208。

由于后续需要在相邻伪栅极层201所述第一介质层205a表面形成第二介质层，而去除高于所述第一介质层205a表面的侧墙202，能够使所形成的第一开口208的深宽比减小，从而使用于形成第二介质层的材料更易进入所述第一开口208，能够避免第二介质层的材料在第一开口208的顶部侧壁表面堆积，从而避免所述第一开口208的顶部过早闭合，形成于第一开口208内的第二介质层内部不易形成空洞，能够使所述第二介质层内部致密均匀。

去除高于所述第一介质层205a表面的侧墙202的工艺为干法刻蚀工艺、湿法刻蚀工艺、或干法刻蚀工艺和湿法刻蚀工艺组合。其中，所述干法刻蚀工艺为各向同性的干法刻蚀工艺，所述各向同性的干法刻蚀工艺在平行于衬底200表面的方向上均具有较大的刻蚀速率，因此能够对位于伪栅极层201侧壁表面的侧墙202进行刻蚀。在一实施例中，所述各向同性的干法刻蚀工艺为等离子体刻蚀工艺，且所述等离子体刻蚀工艺的偏置功率为0瓦。

在本实施例中，由于所述侧墙202和掩膜层203的表面还具有所述停止层207，在去除高于所述第一介质层205a表面的侧墙208时，所述刻蚀工艺还能够去除高于所述第一介质层205a表面的停止层207。

请参考图9，在所述第一介质层205a、侧墙202和伪栅极层201表面形成第二介质膜209，所述第二介质膜209材料的密度高于所述第一介质层205a材料的密度。

所述第二介质膜209用于形成第二介质层，由于所述第二介质膜209的密度高于所述第一介质层205a，在后续对所述第二介质膜209进行平坦化工艺以形成第二介质层后，所形成的第二介质层表面不易形成凹陷，从而，在后续去除所述伪栅极层201，并形成栅极层的过程中，所述栅极层的材料不易残留于所述第二介质层表面，从而避免了相邻栅极层顶部之间发生桥接，保证了所形成的晶体管的性能稳定。

本实施例中，所述第二介质膜209的材料为氧化硅；所述第二介质膜209的形成工艺为高密度等离子化学气相沉积工艺或高深宽比化学气相沉积工艺；采用所述高密度等离子化学气相沉积工艺或高深宽比化学气相沉积工艺形成的氧化硅材料密度较高，能够保证在经过平坦化工艺之后形成的第二介质层表面平坦；而且，由于部分第二介质膜209形成于所述第一开口208(如图8所示)内，采用所述高密度等离子化学气相沉积工艺或高深宽比化学气相沉积工艺，能够在所述第一开口208较高的情况下，使形成于所述第一开口208内的部分第二介质膜209均匀致密，形成于第一开口208内的第二介质膜209内部不易产生空洞，从而保证了后续形成的第二介质层的电隔离能力良好。

请参考图10，平坦化所述第二介质膜209直至暴露出伪栅极层201表面为止，在所述第一开口208(如图8所示)内形成第二介质层209a，所述第二介质层209a的表面与伪栅极层201的表面齐平。

所述平坦化工艺为化学机械抛光，由于所述第二介质膜209的密度较高，经过所述化学机械抛光工艺之后，所形成的第二介质层209a能够保持平坦，并与伪栅极层201的表面齐平，而且所形成的第二介质层209a表面不易产生凹陷，从而在后续去除所述伪栅极层201，并形成栅极层之后，所述栅极层的材料不易残留于所述第二介质层209a的表面，避免了所形成的栅极层顶部之间产生漏电流，保证了所形成的晶体管的性能稳定。

在本实施例中，由于所述伪栅极层201的表面具有掩膜层203(如图9所示)，所述化学机械抛光工艺在暴露出所述掩膜层203之后，继续对所述第二介质膜209和所述掩膜层203进行抛光，直至暴露出伪栅极层201表面为止，即在所述化学机械抛光工艺中，所述掩膜层203被去除。

请参考图11，去除所述伪栅极层201(如图10所示)，在第二介质层209a和第一介质层205a内形成第二开口210。

所述第二开口210用于形成栅极。去除所述伪栅极层201的工艺为湿法刻蚀工艺或干刻蚀工艺，所述干法刻蚀工艺为各向同性的干法刻蚀或各向异性的干法刻蚀，所述湿法刻蚀为各向同性的湿法刻蚀。

本实施例中，所述伪栅极层201的材料为多晶硅，所述干法刻蚀的刻蚀气体包括氯气和溴化氢气体中的一种或两种混合；所述湿法刻蚀的刻蚀液包括硝酸溶液和氢氟酸溶液中的一种或两种混合。

本实施例中，所述伪栅极层201和衬底200之间还形成有伪栅介质层204(如图10所示)，所述伪栅介质层204能够在去除所述伪栅极层201的过程中，保护所述衬底200表面免受损伤；并且，能够在去除所述伪栅极层之后，去除所述伪栅介质层204，由于所述伪栅介质层204与衬底200之间的刻蚀选择比较大，在去除所述伪栅介质层204时，对所述衬底200表面的所述较小。在一实施例中，去除所述伪栅介质层204的工艺为湿法刻蚀工艺，所述湿法刻蚀的刻蚀液为氢氟酸溶液，所述湿法刻蚀工艺对衬底200表面的损伤较小。

在其它实施例中，在所述伪栅介质层和伪栅极层之间具有以高K介质材料形成的栅介质层，则在去除所述伪栅极层之后，所形成第一开口底部暴露出所述栅介质层。

请参考图12，对所述第二开口210内的第二介质层209a侧壁进行刻蚀，使所述第二开口210的顶部尺寸扩大。

在所述第二开口210中，由于所述第一介质层205的侧壁表面具有侧墙202覆盖以进行保护，而所述第二介质层209a的侧壁被暴露，因此能够以所述侧墙202为掩膜，对所述第二开口210的第二介质层209a的侧壁进行刻蚀，以扩大所述第二开口210的顶部尺寸。

对所述第二介质层209a侧壁进行刻蚀之后，所述第二开口210的顶部尺寸大于底部尺寸，使得后续形成栅极层的材料易于进入所述第二开口210底部，而且，用于形成所述栅极层的材料不易在所述第二开口210顶部的侧壁表面过度堆积，能够避免在所述第二开口210还未填充满之前，所述第二开口210的顶部已闭合的问题，则后续形成的栅极层内不易形成空洞，则所形成的栅极层内部均匀致密，使所述栅极层的电性能稳定。

对所述第二开口210的第二介质层209a侧壁进行刻蚀的工艺为干法刻蚀工艺、湿法刻蚀工艺、或干法刻蚀工艺和湿法刻蚀工艺组合；而且，所述干法刻蚀工艺或湿法刻蚀工艺为各向同性的刻蚀工艺，所述各向同性的刻蚀工艺在垂直于衬底200表面和平行于衬底200表面的方向上，均具有较大的刻蚀速率，从而能够以平行于衬底200表面的方向对所述第二介质层209a的侧壁进行刻蚀。

在本实施例中，所述刻蚀工艺为湿法刻蚀工艺，由于所述第二介质层209a的材料为氧化硅，则所述湿法刻蚀工艺的刻蚀液为氢氟酸溶液。在所述湿法刻蚀工艺中，所述第二介质层209a的厚度也相应减薄，因此，为了保证后续形成的栅极层的厚度尺寸精确，所述伪栅极层201的厚度需要为所述刻蚀工艺提供冗余量。

请参考图13，在对所述第二开口210(如图12所示)的第二介质层209a侧壁进行刻蚀之后，在所述第二开口210内形成栅极层211。

所述栅极层211的形成工艺包括：在所述第二介质层209a表面以及所述第二开口210内形成栅极膜，所述栅极膜填充满所述第二开口210；对所述栅极膜进行平坦化，直至暴露出所述第二介质层209a的表面为止，形成所述栅极层211。

所述栅极层211的材料为金属，所述金属为钨、铝、铜、钛、银、金、铅或镍。所述栅极膜的形成工艺为物理气相沉积工艺、化学气相沉积工艺、电镀工艺或化学镀工艺；由于所述第二开口210的顶部尺寸大于底部尺寸，能够使形成于所述第二开口210内的栅极膜内部致密均匀、不易形成空洞，因此，所形成的栅极层211致密均匀、电性能稳定，所形成的晶体管性能良好。

本实施例中，在形成所述栅极膜之前，还包括：在所述第二介质层209a表面以及所述第二开口210的侧壁和底部表面形成栅介质膜；所述栅介质膜的材料为高K介质材料，所述高K材料包括氧化铪、氧化锆、氧化铪硅、氧化镧、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛或氧化铝；所述栅介质膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。

在形成栅介质膜之前，还能够采用氧化工艺在所述第二开口210底部表面形成氧化衬垫层，所述氧化衬垫层用于使栅介质膜与衬底200之间的结合更为紧密。

在形成所述栅介质膜之后，形成所述栅极膜之前，还能够在所述栅介质膜表面形成功函数膜，所述功函数膜用于形成功函数层，所述功函数层用于调节具体的阈值电压。而且，由于PMOS晶体管和NMOS晶体管所需的功函数不同，因此形成于PMOS晶体管区域和NMOS晶体管区域的功函数膜的材料能够相同或不同；形成于PMOS晶体管区域的功函数膜材料能够包括氮化钛；形成于NMOS晶体管的功函数膜的材料能够包括钛铝。

在其它实施例中，当所述第二开口210底部暴露出以高K介质材料形成的栅介质层时，则直接在所述栅介质层表面形成功函数膜或栅极膜。

所述平坦化工艺为化学机械抛光工艺，所述化学机械抛光工艺停止于所述第二介质层209a表面。在一实施例中，当所述第二介质层209a表面还具有栅介质膜和功函数膜，则所述化学机械抛光工艺还对所述栅介质膜和功函数膜进行抛光，直至暴露出第二介质层209a表面，在所述第二开口210内形成栅介质层和功函数层。

请参考图14，在形成所述栅极层211之后，回刻蚀所述栅极层211，直至所述栅极层211的表面低于或齐平于所述侧墙202的顶部表面；在回刻蚀所述栅极层211之后，在所述栅极层211表面形成覆盖层212。

所述覆盖层212用于使所述栅极层211与后续形成于第二介质层209a表面的导电结构之间进行电隔离。所述覆盖层212的材料为氮化硅、氮氧化硅、掺碳的氮氧化硅、掺硼的氮氧化硅中的一种或多种；所述覆盖层212的厚度为20埃～600埃。

所述覆盖层212的形成工艺包括：在所述第二介质层209a和栅极层211表面形成覆盖膜；平坦化所述覆盖膜，直至暴露出所述第二介质层209a表面为止，形成覆盖层。其中，所述覆盖膜的形成工艺为原子层沉积工艺或化学气相沉积工艺；所述平坦化工艺为化学机械抛光工艺。

本实施例中，所述回刻蚀工艺的深度大于或等于所述第二介质层209a的厚度，从而使经过回刻蚀的栅极层211侧壁表面均具有侧墙202覆盖，而且能够使所形成的栅极层211侧壁垂直于衬底200表面，有利于保证所形成的晶体管性能的稳定性。

而且，在对所述栅极层211进行回刻蚀之后，能够暴露出部分第二开口210的顶部区域，由于所述第二开口210(如图12所示)的顶部尺寸较大，使得所暴露出的第二开口210顶部区域的深宽比较小，因此，在所述第二开口210的顶部区域内形成覆盖膜时，所形成的覆盖膜内部不易产生空洞，因此，以所述覆盖膜形成的覆盖层212内部致密，则所述覆盖层212的电隔离性能良好。

综上所述，在衬底表面形成伪栅极层之后，在衬底表面形成第一介质层，所述第一介质层的表面低于所述伪栅极层表面，则能够以所述第一介质层为掩膜，去除高于所述第一介质层表面的侧墙，从而使形成于相邻伪栅极层之间的第一开口的尺寸较大，使得所述第一开口的深宽比较小，有利于在所述第一开口内形成致密均匀的第二介质层。所述第二介质层的密度高于第一介质层，因此所述第一介质层表面能够保持与伪栅极层表面齐平，后续形成栅极层时，不会在所述第二介质层表面残留栅极层的材料；而且，由于所述第二介质层在形成栅极层之前形成，因此，不会在第一介质层和第二介质层之前材料栅极层的材，有利于减少相邻栅极层之间的漏电流。此外，在去除所述伪栅极层之后，由于所述第二介质层的侧壁未被侧墙覆盖，因此能够对所述第二开口的第二介质层侧壁进行刻蚀，从而能够扩大所述第二开口顶部的尺寸，而所述第二开口用于形成栅极层，所述较大的顶部尺寸能够避免所述第二开口过早闭合，从而避免所形成的栅极层内产生空洞，因此，所述栅极层内部致密均匀。因此，所形成的晶体管的性能稳定、可靠性提高。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种晶体管的形成方法，其特征在于，包括：

提供衬底；

在所述衬底表面形成伪栅极层，所述伪栅极层的侧壁表面具有侧墙；

在所述衬底和侧墙表面形成第一介质层，所述第一介质层的表面低于所述伪栅极层的表面；

去除高于所述第一介质层表面的侧墙，并暴露出部分伪栅极层侧壁表面，在相邻伪栅极层之间的第一介质层和侧墙表面形成第一开口；

在所述第一开口内形成第二介质层，所述第二介质层的表面与伪栅极层的表面齐平，所述第二介质层材料的密度高于所述第一介质层材料的密度；

去除所述伪栅极层，在第二介质层和第一介质层内形成第二开口；

对所述第二开口内的第二介质层侧壁进行刻蚀，使所述第二开口的顶部尺寸扩大；

在对所述第二开口的第二介质层侧壁进行刻蚀之后，在所述第二开口内形成栅极层。

2.如权利要求1所述的晶体管的形成方法，其特征在于，所述伪栅极层表面还具有掩膜层；在去除所述伪栅极层之前，去除所述掩膜层。

3.如权利要求2所述的晶体管的形成方法，其特征在于，所述掩膜层的材料为氮化硅、氮氧化硅、掺碳的氮氧化硅、掺硼的氮氧化硅中的一种或多种；所述掩膜层的厚度为10埃～200埃；所述掩膜层的形成工艺包括原子层沉积工艺或化学气相沉积工艺。

4.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：在所述伪栅极层和衬底之间形成伪栅介质层；在去除所述伪栅极层之后，去除第二开口底部的伪栅介质层。

5.如权利要求4所述的晶体管的形成方法，其特征在于，所述伪栅介质层的材料为氧化硅；所述伪栅介质层的厚度为5埃～100埃；所述伪栅介质层的形成工艺包括原位蒸汽生成氧化工艺或化学气相沉积工艺。

6.如权利要求1所述的晶体管的形成方法，其特征在于，所述伪栅极层的材料为无定形硅或多晶硅；所述伪栅极层的厚度为500埃～1500埃；所述伪栅极层的形成工艺包括化学气相沉积工艺或物理气相沉积工艺。

7.如权利要求6所述的晶体管的形成方法，其特征在于，在所述伪栅极层内掺杂离子；在所述伪栅极层内掺杂离子的工艺包括热处理工艺。

8.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一介质层的材料为氧化硅；所述第一介质层的形成工艺包括：在所述衬底、侧墙和伪栅极层表面形成第一介质膜；平坦化所述第一介质膜，使所述第一介质膜的表面高于或齐平于所述伪栅极层表面；在平坦化所述第一介质膜之后，回刻蚀所述第一介质膜以形成第一介质层，使所述第一介质层的表面低于所述伪栅极层的表面。

9.如权利要求8所述的晶体管的形成方法，其特征在于，所述第一介质膜的形成工艺为流体化学气相沉积工艺；回刻蚀所述第一介质膜的工艺为干法刻蚀工艺、湿法刻蚀工艺、或干法刻蚀工艺和湿法刻蚀工艺组合。

10.如权利要求9所述的晶体管的形成方法，其特征在于，在形成所述第一介质膜之前，在所述衬底、侧墙和伪栅极层表面形成衬垫层，所述第一介质膜形成于所述衬垫层表面。

11.如权利要求10所述的晶体管的形成方法，其特征在于，所述衬垫层的材料为氧化硅；所述衬垫层的形成工艺为热氧化工艺、原位蒸汽生成氧化工艺、化学气相沉积工艺、原子层沉积工艺；所述衬垫层的厚度为10埃～200埃。

12.如权利要求10所述的晶体管的形成方法，其特征在于，在回刻蚀所述第一介质膜时，回刻蚀所述衬垫层。

13.如权利要求10所述的晶体管的形成方法，其特征在于，还包括：在形成所述衬垫层之前，在所述衬底、侧墙和伪栅极层表面形成停止层，所述衬垫层形成于所述停止层表面。

14.如权利要求13所述的晶体管的形成方法，其特征在于，所述停止层的材料为氮化硅、氮氧化硅、掺碳的氮氧化硅、掺硼的氮氧化硅中的一种或多种；所述停止层的厚度为10埃～200埃；所述停止层的形成工艺包括原子层沉积工艺或化学气相沉积工艺。

15.如权利要求13所述的晶体管的形成方法，其特征在于，在去除高于所述第一介质层表面的侧墙时，去除高于所述第一介质层表面的停止层。

16.如权利要求1所述的晶体管的形成方法，其特征在于，所述侧墙的材料为氮化硅、氮氧化硅、掺碳的氮氧化硅、掺硼的氮氧化硅中的一种或多种；所述侧墙的厚度为20埃～200埃；所述侧墙的形成工艺包括原子层沉积工艺或化学气相沉积工艺；去除高于所述第一介质层表面的侧墙的工艺为干法刻蚀工艺、湿法刻蚀工艺、或干法刻蚀工艺和湿法刻蚀工艺组合。

17.如权利要求1所述的晶体管的形成方法，其特征在于，所述第二介质层的形成工艺包括：在所述第一介质层、侧墙和伪栅极层表面形成第二介质膜；平坦化所述第二介质膜直至暴露出伪栅极层表面为止，形成第二介质层。

18.如权利要求17所述的晶体管的形成方法，其特征在于，所述第二介质层的材料为氧化硅；所述第二介质膜的形成工艺为高密度等离子化学气相沉积工艺或高深宽比化学气相沉积工艺。

19.如权利要求1所述的晶体管的形成方法，其特征在于，对所述第二开口的第二介质层侧壁进行刻蚀的工艺为干法刻蚀工艺、湿法刻蚀工艺、或干法刻蚀工艺和湿法刻蚀工艺组合。

20.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅极层的材料为金属；在形成所述栅极层之后，回刻蚀所述栅极层，直至所述栅极层的表面低于或齐平于所述侧墙的顶部表面；在回刻蚀所述栅极层之后，在所述栅极层表面形成覆盖层；所述覆盖层的材料为氮化硅、氮氧化硅、掺碳的氮氧化硅、掺硼的氮氧化硅中的一种或多种；所述覆盖层的厚度为20埃～600埃；所述覆盖层的形成工艺包括原子层沉积工艺或化学气相沉积工艺。