TW202036662A - 半導體裝置的形成方法 - Google Patents

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王培勳
林群雄
王志豪
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台灣積體電路製造股份有限公司
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Abstract

本文揭露了半導體裝置及其製造方法。例示性方法包括於基板之上形成鰭片，其中鰭片包括具有不同半導體材料的第一半導體層及第二半導體層，並且鰭片包括通道區及源極/汲極區；於鰭片的通道區之上及基板之上形成虛設閘極結構；蝕刻位於源極/汲極區中的一部分鰭片以在其中形成溝槽，其中溝槽的底表面於第二半導體層的底表面下方；於通道區選擇性去除第二半導體層的邊緣部分，使得第二半導體層凹入；於凹入的第二半導體層周圍及溝槽的底表面之上形成犧牲結構；以及於鰭片的源極/汲極區中磊晶生長源極/汲極部件。

Description

半導體裝置的形成方法
本發明實施例是關於半導體技術，特別是關於一種全繞式閘極結構及其形成方法。
業界已經引入多閘極裝置並藉由增加閘極-通道耦合，減小關閉狀態電流來改善閘極控制。一種這樣的多閘極裝置是全繞式閘極（gate-all-around，GAA）裝置。全繞式閘極裝置通常是指具有閘極結構或其一部分的任何裝置形成在通道區的超過一個以上側面（例如，圍繞通道區的一部分）。全繞式閘極電晶體與傳統的互補式金屬氧化物半導體（CMOS）製造製程兼容，並且可以積極微縮化電晶體尺寸。然而，全繞式閘極電晶體的製造出現了挑戰。例如，在傳統的全繞式閘極裝置中，磊晶源極/汲極（S/D）結構直接接觸基板。這可能會導致汲極導引位障降低（drain-induced-barrier-lowering，DIBL）問題，並且汲極導引位障降低的結果是隨著全繞式閘極裝置中汲極至源極電壓的增加，導致殘餘漏電流的增加。此外，在全繞式閘極裝置中已觀察到磊晶源極/汲極成長不好，並且這可能會導致磊晶源極/汲極部件缺陷及/或遷移率降低，從而使全繞式閘極裝置性能降低。
一種形成半導體裝置的方法，包括：於基板之上形成鰭片，其中鰭片包括具有不同半導體材料的第一半導體層及第二半導體層，並且鰭片包括通道區及源極/汲極區；於鰭片的通道區之上及基板之上形成虛設閘極結構；蝕刻位於源極/汲極區中的一部分鰭片以在其中形成溝槽，其中溝槽的底表面於第二半導體層的底表面下方；於通道區選擇性去除第二半導體層的邊緣部分，使得第二半導體層凹入；於凹入的第二半導體層周圍及溝槽的底表面之上形成犧牲結構；以及於鰭片的源極/汲極區中磊晶生長源極/汲極部件。
一種形成半導體裝置的方法，包括：於基板之上形成鰭片，其中鰭片包括具有不同半導體材料的第一半導體層及第二半導體層；於基板及鰭片之上形成虛設閘極結構以定義鰭片的通道區及源極/汲極區；蝕刻位於鰭片的源極/汲極區中的一部分第一半導體層及第二半導體層以形成溝槽；選擇性去除於鰭片的通道區中的一部分第二半導體層，使得第二半導體層凹入；於溝槽中形成犧牲結構以覆蓋凹入的第二半導體層及該溝槽的底表面；於鰭片的該源極/汲極區中磊晶生長源極/汲極部件；以及形成內部間隔物以替換犧牲結構。
一種半導體裝置，包括：鰭片，設置於基板之上，其中鰭片包括通道區及源極/汲極區；閘極結構，設置於該基板之上，並環繞該鰭片的通道區；源極/汲極部件，磊晶生長於鰭片的源極/汲極區；以及介電內部間隔物，設置在源極/汲極部件及閘極結構之間，以及在源極/汲極部件及基板之間。
以下揭露提供了許多的實施例或範例，用於實施所提供的發明之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。
此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。再者，一個部件形成、連接及/或耦合至本發明中的另一部件，可以包括部件以直接接觸的方式形成的實施例，並且也可以包括其中可以形成插入部件的附加部件的實施例，使得部件可能不直接接觸。此外，為了本發明的容易性，使用空間相對用詞，例如「較低的」、「較高的」、「水平」、「垂直」、「上方」、「在……之上」、「下方」、「在……之下」、「上」、「下」、「頂」、「底」等，以及前述之衍生詞（例如「水平」、「向下」、「向上」等），來表示一個部件與另一部件的關係。空間相對用詞意在覆蓋包括部件裝置的不同方位。更進一步，當用「大約」、「近似」等類似用詞描述一個數字或一個數字範圍時，此用詞意在涵蓋在包含所述數字之合理範圍內的數字，例如在所述數字的+/-10％以內或在本領域技術人員理解的其它值。例如，「約5nm」一詞是涵蓋從4.5nm至5.5nm的尺寸範圍。
本發明實施例總體而言是關於半導體裝置及其製造方法，以及特別是有關於場效電晶體(FETs)的製造方法，例如全繞式閘極場效電晶體(GAA FETs)。
在全繞式閘極裝置中，單個裝置的通道區可以包括彼此物理性分離的多層半導體材料。在一些範例中，裝置的閘極設置在裝置的半導體層之上、旁邊、甚至之間。這種配置可以在閘極附近放置更多的半導體材料，從而改善對通過通道區之載子的控制。因此，與類似鰭片的場效應電晶體（FinFET）裝置相比，全繞式閘極裝置允許更積極的閘極長度微縮化以改善性能和密度。本揭露總體上涉及全繞式閘極裝置的形成，其中全繞式閘極裝置的磊晶源極/汲極部件形成在介電層上並且不直接與基板接觸。犧牲磊晶結構在製造過程中使用，之後被內部間隔物取代。本揭露中的全繞式閘極裝置範例可以表現出汲極導引位障降低的改善及更好的洩漏控制。當然，這些優點僅僅是範例，對於任何特定的實施例都不需要特定的優點。
第1圖是根據本揭露的一些實施例，繪示出形成半導體裝置200（以下簡稱為「裝置200」）的方法100之流程圖。方法100僅是範例，並非對本揭露實施例在申請專利範圍中明確記載的範圍之外作出限定。可以在方法100之前，期間及之後執行其他操作，並且對於該方法的其他實施例，可以替換、消除或移動所描述的一些操作。下面結合其他圖描述方法100，這些圖說明了在方法100的中間步驟期間，裝置200的各種三維及剖面示意圖。詳細而言，第2A圖繪示出裝置200的三維視圖。第2B圖繪示出裝置200的平面俯視圖。第3A至13A圖繪示出第2A及2B圖所示的平面AA'（即，沿y方向）沿著鰭片長度截取的裝置200之剖面示意圖；以及圖3B至13B繪示截取跨過如圖2A及2B所示的平面BB'指示（即，沿x方向）的一組源極/汲極區的裝置200之剖面示意圖。
裝置200可以是在積體電路（IC）或其一部分的製程期間製造的中間裝置，其可以包括靜態隨機存取記憶體（SRAM）及/或其他邏輯電路、被動元件（例如電阻器、電容器及電感器）、以及主動元件，例如p型場效電晶體(PFETs)、n型場效電晶體(NFETs)、鰭式場效電晶體(FinFETs)、金屬氧化物半導體場效電晶體（MOSFET）、互補式金屬氧化物半導體（CMOS）電晶體、 雙載子電晶體、高壓電晶體、高頻電晶體、及/或其他記憶單元。裝置200可以是積體電路(IC)的核心區（通常稱為邏輯區）、記憶區（例如靜態隨機存取記憶體（SRAM）區）、類比區、周邊區(通常稱為輸入/輸出(I/O)區)、虛設區、其他合適區或前述之組合的一部分。在一些實施例中，裝置200可以是積體電路晶片、系統單晶片（SoC）、或前述之部分的一部分。本揭露實施例不限於任何特定數量的裝置或裝置區，或任何特定的裝置配置。舉例來說，儘管所示的裝置200是三維場效電晶體裝置（例如，鰭式場效電晶體或全繞式閘極場效電晶體），但是本揭露還可提供用於製造平面場效電晶體裝置的實施例。
參考第1及2A至2B圖，在操作102中，方法100提供一種半導體裝置200，其包括從基板202突出並被隔離結構208分開的一個或多個半導體鰭片204，以及設置於基板202及半導體鰭片204上方的一個或多個虛設閘極堆疊210。虛設閘極堆疊210定義鰭片204的通道區、源極區以及汲極區。裝置200可包含其他元件，例如設置於虛設閘極堆疊210側壁上的閘極間隔物、設置於虛設閘極堆疊210之上的各種硬遮罩層、阻障層、其他合適的層、或前述之組合。
在第2A及2B圖所描繪的實施例中，裝置200包括基板（晶圓）202。在所描繪的實施例中，基板202是包括矽的塊狀基板。替代地或額外地，塊狀基板包括另一種元素半導體，例如鍺；化合物半導體，例如碳化矽、磷化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦、氧化鋅、硒化鋅、硫化鋅、碲化鋅、硒化鎘、硫化鎘、及/或碲化鎘；合金半導體，例如矽鍺、碳化矽磷、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；其他III-V族材料；其他II-IV族材料；或前述之組合。替代地，基板202是半導體-絕緣體基板，例如絕緣層上矽（Silicon-On-Insulator，SOI）基板、絕緣層上矽鍺（Silicon Germanium-On-Insulator，SGOI）基板或絕緣層上鍺（Germanium-On-Insulator，GOI）基板。半導體-絕緣體基板可以藉由氧佈植（Separation by Implantation of Oxygen， SIMOX）、晶圓接合、及/或其他合適的方法使用分離來製造。基板202可以包括各種摻雜區。在一些範例中，基板202包括摻雜諸如磷（例如，31 P）、砷、其他n型摻質、或前述之組合的n型摻質之n型摻雜區（例如，n型井）。在所描繪的實施例中，基板202包括摻雜諸如硼（例如11 B、BF2 ）、銦、其他p型摻質、或前述之組合的p型摻質之p型摻雜區（例如，p型井）。在一些實施例中，基板202包括由p型摻質及n型摻質之組合形成的摻雜區。各種摻雜區可以直接於基板202上及/或內形成，例如，提供p井結構、n井結構、雙井結構、凸起結構、或前述之組合。可以執行離子佈植製程、擴散製程、及/或其他合適的摻雜製程以形成各種摻雜區。
裝置200包括半導體鰭片204以及被隔離結構208分離之半導體鰭片204（第2A圖）的下部。隔離結構208電性隔離裝置200的主動裝置區及/或被動裝置區。隔離結構208可以配置為不同的結構，例如淺溝槽隔離（STI）結構、深溝槽隔離（DTI）結構、局部矽氧化（LOCOS）結構、或前述之組合。隔離結構208包括隔離材料，例如氧化矽、氮化矽、氮氧化矽、其他合適的隔離材料（例如，包括矽、氧、氮、碳、及/或其他合適的隔離成分）、或前述之組合。
每個半導體鰭片204可以適合於提供n型場效電晶體或p型場效電晶體。在一些實施例中，如本文所示的半導體鰭片204可適合於提供相似類型的場效電晶體，即同為n型或同為p型。替代地，它們可以適合於提供相反類型的場效電晶體，即n型與p型。半導體鰭片204大抵上彼此平行地定向。半導體鰭片204各自具有在x方向上定義的寬度、在y方向上定義的長度、以及在z方向上定義的高度。再者，每個半導體鰭片204具有至少一個通道區以及沿著它們在y方向上長度所定義的至少一個源極區與汲極區，其中至少一個通道區被虛設閘極堆疊210覆蓋並且設置在源極區與汲極區之間。
在一些實施例中，半導體鰭片204包括半導體層堆疊，其具有設置於基板202之上的各種半導體層（例如異質結構）。在第3A/3B至13A/13B圖所描繪的實施例中，半導體層堆疊包括交替的半導體層，例如由第一半導體材料組成的半導體層204A以及由與第一半導體材料不同的第二半導體材料組成的半導體層204B。組成交替的半導體層204A及204B之不同半導體材料提供用於不同的氧化速率及/或不同的蝕刻選擇性。在一些範例中，半導體層204A包括矽（Si），以及半導體層204B包括矽鍺（SiGe）。因此，半導體層堆疊從底部到頂部配置有交替的矽/矽鍺/矽/矽鍺…層。如第3A/3B至13A/13B圖所描繪的實施例所示，底部半導體層204A可以與基板202（也包括Si）合併，並形成基板202的一部分。在一些實施例中，於半導體層堆疊中之頂部半導體層的材料與底部半導體層相同。在一些其他實施例中，頂部半導體層的材料不同於半導體層堆疊中的底部半導體層。在一些範例中，於交替的矽及矽鍺層之半導體層堆疊中，底部半導體層包括矽，頂部半導體層可以是矽或矽鍺層。
在一些實施例中，半導體層堆疊包括相同材料但具有交替成分的原子百分比之半導體層，例如具有第一原子百分比成分的半導體層及具有第二原子百分比成分的半導體層。在一些範例中，半導體層堆疊包括具有交替的矽及/或鍺原子百分比的矽鍺層（例如，從下到上依次為Sia Geb /Sic Ged /Sia Geb /Sic Ged ，其中a及c是不同的矽原子百分比，b及d是不同的鍺原子百分比）。在各種實施例中，半導體層堆疊中的交替材料層可以包括其他材料，例如鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，例如磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化銦鎵、磷化鎵銦、及/或磷砷化鎵銦；或前述之組合。可以基於提供不同的氧化速率及/或蝕刻選擇性來選擇交替半導體層的材料。
在一些其他實施例中，半導體層204A可以是未摻雜或基本上無摻質的（即，具有約0cm-3 至約1×1017 cm-3 的外來摻質濃度）。在一些範例中，當形成半導體層204A時不執行摻雜。在一些其他實施例中，半導體層204A對於p型通道可以摻雜p型摻質，例如硼或硼化合物（B、11 B或BF2 ）、鋁（Al）、銦（In）、鎵（Ga）、或前述之組合，或對於n型通道可以摻雜n型摻質，例如磷（P、31 P）、砷（As）、銻（Sb）、或前述之組合。在一些實施例中，半導體層204B可以包括鍺莫耳比約20％-40％的矽鍺。在一些實施例中，半導體層204B可以包括鍺莫耳比為約25％的矽鍺。在一些實施例中，半導體層204A可以在它們之間包括不同的成分，以及半導體層204B可以在它們之間包括不同的成分。半導體鰭片204中的全部半導體層的數量取決於裝置200的設計。例如，半導體鰭204可以包括三至十個交替的半導體層。在一些實施例中，於半導體層堆疊中的不同半導體層在z方向中具有相同的厚度。在一些其他實施例中，於半導體層堆疊中的不同半導體層具有不同的厚度。在一些實施例中，半導體層堆疊的底層（其部分地埋藏於隔離結構208中）比半導體層堆疊的其他層厚。在一些實施例中，在隔離結構208上方延伸的每個半導體層具有在約5奈米（nm）至約20奈米範圍內的厚度以及在z方向上約50奈米至約70奈米的半導體鰭片204（半導體層堆疊）的高度H1。然而，本揭露不限於這種配置。
使用任何合適的製程在基板202之上形成包括交替的半導體層204A及204B之半導體鰭片204。在一些實施例中，執行沉積、磊晶、微影、蝕刻、及/或其他合適的製程之組合以形成半導體鰭片204。可以以不同的順序形成隔離結構208及半導體鰭片204。在一些實施例中，在半導體鰭片204之前形成隔離結構208（隔離先製方案）。在一些其他實施例中，在隔離結構208之前形成半導體鰭片204（鰭片先製方案）。下面藉由範例進一步討論這兩個實施例。
在隔離先製方案中，通過微影製程於基板202之上形成遮蔽元件。微影製程可以包括於基板202之上形成光阻（或光阻劑），將光阻劑暴露至限定各種幾何形狀的圖案，執行曝光後烘烤製程，以及顯影光阻劑以形成遮蔽元件。然後，通過遮蔽元件蝕刻基板202以在其中形成第一溝槽。蝕刻製程可以包括一個或多個乾式蝕刻製程、濕式蝕刻製程、以及其他合適的蝕刻技術。例如，乾式蝕刻製程可以實施含氧氣體、含氟氣體（例如，四氟化碳、六氟化硫、二氟甲烷、三氟甲烷、及/或六氟乙烷）、含氯氣體（例如，氯、三氯甲烷、四氯化碳、及/或三氯化硼）、含溴氣體（例如，溴化氫及/或三溴甲烷）、含碘氣體、其他合適的氣體及/或電漿、及/或前述之組合。例如，濕式蝕刻製程可以包括在稀氫氟酸（DHF）中蝕刻；氫氧化鉀（KOH）溶液；氨；含有氫氟酸（HF）、硝酸（HNO3 ）、及/或乙酸（CH3 COOH）的溶液；或其他合適的濕蝕刻劑。隨後，第一溝槽填充諸如氧化矽及/或氮化矽的介電材料，並且執行化學機械平坦化（CMP）製程以平坦化介電材料及基板202的頂表面。可以藉由化學氣相沉積（CVD）、電漿增強化學氣相沉積（PECVD），物理氣相沉積（PVD）、熱氧化、或其他技術來形成介電材料。該介電材料層簡稱為介電層，其隔離基板202的各個部分。接下來，蝕刻基板202，同時通過選擇性蝕刻製程使介電層基本上保持不變，從而在介電層的各個部分之間形成第二溝槽。第二溝槽蝕刻至期望的深度以在其中生長鰭片204。蝕刻製程可以是乾蝕刻製程、濕蝕刻製程、或另一種合適的蝕刻技術。隨後，在第二溝槽中交替沉積包括不同半導體材料的各種半導體層。例如，可以藉由分子束磊晶（MBE）製程、諸如金屬有機化學氣相沉積（MOCVD）製程的化學氣相沉積（CVD）製程、及/或其他合適的磊晶生長製程來生長半導體層。在一些實施例中，第一類型的沉積層，例如半導體層204A，包括與基板202相同的材料（例如，矽）。在一些其他實施例中，所有沉積層（包括半導體層204A及半導體層204B）包括與基板202不同的材料。可以執行化學機械平坦化（CMP）製程以平坦化裝置200的頂表面。隨後，將介電層凹蝕以提供在介電層的頂表面上方延伸的半導體鰭片204。在一些實施例中，控制凹蝕深度（例如，藉由控制蝕刻時間），以便獲得半導體鰭片204暴露之上部的期望高度（例如，50-70奈米）。介電層的其餘部分成為隔離結構208。
鰭片先製方案可以包括如上所述的基本上相同或相似的製程，儘管順序不同。在一些範例中，首先，包括不同半導體材料的各種半導體層交替地沉積在基板202之上。通過微影製程於半導體層之上形成遮蔽元件。然後，通過遮蔽元件蝕刻半導體層以在其中形成溝槽。半導體層的剩餘部分成為半導體鰭片204。隨後，將諸如氧化矽的介電材料沉積到溝槽中。可以執行化學機械平坦化（CMP）製程以平坦化裝置200的頂表面。之後，凹蝕介電材料以形成隔離結構208。
在第2A及2B圖所描繪的實施例中，於半導體鰭片204之上形成各種虛設閘極堆疊210。每個虛設閘極堆疊210作為佔位件(placeholder)，用於隨後形成的金屬閘極結構。如將在下面詳細討論的，在製造半導體裝置200的其他組件（例如，磊晶源極/汲極部件250）之後，在閘極替換製程期間，用金屬閘極結構替換部分虛設閘極堆疊210。虛設閘極堆疊210沿x方向延伸並橫過各別的半導體鰭片204。在所描繪的實施例中，虛設閘極堆疊210設置在半導體鰭片204的通道區之上，從而插入半導體鰭片204的各個源極/汲極區。虛設閘極堆疊210接合半導體鰭片204的各個通道區，使得電流可以在操作期間於半導體鰭片204的各個源極/汲極區之間流動。在第3A及3B圖所描繪的實施例中，每個虛設閘極堆疊210包括虛設電極211，其包括多晶矽（或多晶）及各種其他層，例如，第一硬遮罩層216設置在虛設電極211之上、及/或第二硬遮罩層218設置在第一硬遮罩層216之上。虛設閘極堆疊210還可包括設置在半導體鰭片204及基板202之上的界面層224，並且在虛設閘極電極211下方。第一硬遮罩層216及第二硬遮罩層218均可以包括任何合適的介電材料，例如半導體氧化物及/或半導體氮化物。在一些實施例中，硬遮罩層216包括碳氮化矽（SiCN）或氮化矽（SiN），並且硬遮罩層218包括氧化矽（SiO2 ）。界面層224可以包括任何合適的材料，例如氧化矽。虛設閘極電極211可以是多層的單個介電層。虛設閘極電極211的材料可以選自氧化矽（SiO2 ）、碳氧化矽（SiOC）、氮氧化矽（SiON）、碳氮氧化矽（SiOCN）、碳含量氧化物(carbon content oxide)、氮含量氧化物(nitrogen content oxide)、碳氮含量氧化物(carbon and nitrogen content oxide)、金屬氧化物介電質、氧化鉿（HfO2 ）、氧化鉭（Ta2 O5 ）、氧化鈦（TiO2 ）、氧化鋯（ZrO2 ）、氧化鋁（Al2 O3 ）、氧化釔（Y2 O3 ）、任何其他合適的材料、或前述之組合。
藉由沉積製程、微影製程、蝕刻製程、其他合適的製程、或前述之組合來形成虛設閘極堆疊210。在一些範例中，執行沉積製程以在基板202、半導體鰭片204、及隔離結構208之上形成虛設閘極電極層211、第一硬遮罩層216、及第二硬遮罩層218。沉積製程包括化學氣相沉積、物理氣相沉積、原子層沉積、高密度電漿化學氣相沉積、金屬有機化學氣相沉積、遠距電漿化學氣相沉積、電漿增強化學氣相沉積、低壓化學氣相沉積、原子層化學氣相沉積、常壓化學氣相沉積、電鍍、其他合適的方法、或前述之組合。然後執行微影圖案化及蝕刻製程以圖案化虛設閘極電極層211、第一硬遮罩層216、及第二硬遮罩層218以形成虛設閘極堆疊210，使得虛設閘極堆疊210包裹半導體鰭片204。微影圖案化製程包括光阻劑塗層（例如旋轉塗佈）、軟烤、遮罩對準、曝光、曝光後烘烤、顯影光阻劑、沖洗、乾燥（例如硬烤）、其他合適的製程、或前述之組合。替代地，微影曝光製程可以藉由其他方法來輔助、實施或替代，例如無遮罩微影、電子束寫入、或離子束寫入。在另一替代方案中，微影圖案化製程實施奈米壓印技術。蝕刻製程包括乾蝕刻製程、濕蝕刻製程、其他蝕刻方法、或前述之組合。
繼續參考第1、3A及3B圖，在操作104中，方法100在半導體裝置200之上形成介電層220。在許多實施例中，介電層220順應地形成在半導體裝置200之上，包括半導體鰭片204及虛設閘極堆疊210。介電層220可以包括任何合適的介電材料，例如含氮介電材料，並且可以藉由任何合適的方法形成，例如原子層沉積、化學氣相沉積、物理氣相沉積、其他合適的方法、或前述之組合。在所描繪的實施例中，藉由熱原子層沉積製程形成介電層220。在一些範例中，介電層220可以包括氮化矽（SiN）、碳氮化矽（SiCN）、碳氮氧化矽（SiOCN）、其他合適的介電材料、或前述之組合。
繼續參考第1、3A圖及3B，仍在操作106中，方法100在介電層220之上形成可棄式間隔物層222。與介電層220相似，可棄式(disposable)間隔物層222可以順應地形成在虛設閘極堆疊210之上，即在介電層220的頂面及側壁上具有大約相同的厚度。可棄式間隔物層222可以包括任何合適的介電材料，例如矽、氧、碳、氮、其他合適的材料、或前述之組合（例如，氧化矽、氮化矽、氮氧化矽、或碳化矽、低介電常數（介電常數>3.9）介電質）。在一些範例中，可棄式間隔物層222包括多層結構，例如包括氮化矽的第一介電層以及包括氧化矽的第二介電層。在一些實施例中，介電層220及可棄式間隔物層222包括不同的組成，使得當兩者都遭受共同的蝕刻劑時，在介電層220及可棄式間隔物層222之間存在蝕刻選擇性。可以藉由任何合適的方法（例如，原子層沉積、化學氣相沉積、物理氣相沉積、其他合適的方法、或前述之組合）來形成可棄式間隔物層222。
繼續參考第1、3A及3B圖，仍在操作104中，方法100在裝置200之上形成圖案層228。在一些實施例中，圖案層228順應性地形成在裝置200之上，即在可棄式間隔物層222的頂表面及側壁上具有大約相同的厚度。圖案層228可以包括任何合適的材料，其具有不同的蝕刻速率比間隔層222及/或介電層220，例如氮化矽、碳氮化矽、其他合適的介電材料、或前述之組合。圖案層228藉由諸如原子層沉積的任何合適的方法沉積至任何合適的厚度。
參考第1、4A及4B圖，在操作106中，方法100去除在源極/汲極區中的半導體鰭片204的部分以在其中形成溝槽230。因此，交替的半導體層204A和204B的側壁暴露在溝槽230中。溝槽230凹入，使得每個溝槽230的底表面在底部半導體層204B的底表面下方。在第4A及4B圖所描繪的實施例中，蝕刻裝置200的源極/汲極區，從而蝕刻底部半導體層204A的部分（基板202的部分）。在一些實施例中，溝槽230的底表面在底部半導體層204B的底表面下方約5nm至約20nm。在一些範例中，溝槽230的底部表面在底部半導體層204B的底部表面下方的程度基本上等於每個半導體層204A和204B的厚度在隔離結構208上方延伸的程度。在一些實施例中，方法100透過合適的蝕刻製程，例如乾蝕刻製程、濕蝕刻製程、反應離子蝕刻（reactive ion etching，RIE）製程、或前述之組合來形成溝槽230。在一些實施例中，方法100選擇性去除半導體鰭片204的部分以沿著圖案層228形成溝槽230，而不蝕刻或基本上不蝕刻在虛設閘極堆疊210的側壁上形成的層220和222的部分。在第4A及4B圖所示的實施例中，同樣在操作106中，可以去除介電層220、拋棄式間隔物層222及圖案層228、以及形成在虛設閘極電極211上方的第二硬遮罩層218的頂部。在操作106中的蝕刻製程可以使用包括含溴氣體（例如，溴化氫及/或三溴甲烷）、含氟氣體（例如，四氟化碳、六氟化硫、二氟甲烷、三氟甲烷及/或六氟乙烷）、其他合適的氣體、或前述之組合的蝕刻劑來實施乾蝕刻製程。參考第4A圖，沿著虛設閘極堆疊210之介電層220、可棄式間隔物層222及圖案層228的剩餘部分形成閘極間隔物。參考第4B圖，沿著半導體鰭片204去除的部分之介電層220、拋棄式間隔層222、及界面層224的剩餘部分稱為鰭片側壁260。在一些實施例中，鰭片側壁260在z方向上的高度H2小於約30nm。
現在參考第1、5A及5B圖，在操作108中，方法100藉由合適的蝕刻製程選擇性地去除暴露於溝槽230中之部份的半導體層204B，以在半導體層204A之間形成凹蝕的半導體層204B，使得半導體層204A的部分（邊緣）懸浮於溝槽230中。可以透過蝕刻製程的持續時間來控制去除半導體層204B的程度。在一些實施例中，選擇性去除半導體層204B的程度W約為3至8奈米。如上所述，在所描繪的實施例中，半導體層204A包括矽，以及半導體層204B包括矽鍺。相應地，在操作108中的蝕刻製程選擇性地去除部分的矽鍺層204B，而不去除或基本上不去除矽層204A。在一些實施例中，蝕刻製程是選擇性等向蝕刻製程（例如，選擇性乾蝕刻製程或選擇性濕蝕刻製程），並且半導體材料204B被去除的程度藉由蝕刻製程的持續時間控制。在一些實施例中，選擇性濕蝕刻製程可以包括氟化氫（HF）、氟氣（F2 ）或氫氧化銨的蝕刻劑。在所描繪的實施例中，其中半導體層204A包括矽以及半導體層204B包括矽鍺，選擇性去除矽鍺層可以包括矽鍺氧化製程後，接續去除SiGeOx。例如，矽鍺氧化製程可以包括形成及圖案化各種遮蔽層，使得氧化被控制至矽鍺層。在其他實施例中，由於半導體層204A及204B的不同組成，矽鍺氧化製程是選擇性氧化。在一些實施例中，可以藉由將裝置200暴露於濕氧化製程、乾氧化製程、或前述之組合來執行矽鍺氧化製程。之後，藉由諸如氫氧化銨或稀釋的氟化氫之蝕刻劑去除包括SiGeOx的氧化半導體層。
現在參考第1、6A及6B圖，在操作110中，方法100在凹入的半導體層204B周圍並在溝槽230的底表面上形成犧牲磊晶結構240。犧牲磊晶結構240、半導體層204A、及半導體層204B具有不同的組成。在各種實施例中，提供犧牲磊晶結構240以具有與半導體層204A及半導體層204B不同的氧化速率及/或不同的蝕刻選擇性。在所描繪的實施例中，半導體層204A包括矽、半導體層204B包括矽鍺、並且半導體層204B中鍺的莫耳比約為20-40％。在一些實施例中，犧牲磊晶結構240包括矽鍺，並且犧牲磊晶結構240中鍺的莫耳比大於45％。因此，犧牲磊晶結構240具有與半導體層204A和半導體層204B不同的氧化速率及/或不同的蝕刻選擇性。在一些其他實施例中，犧牲磊晶結構240包括鍺（Ge）、其他合適的材料、或前述之組合，以提供與半導體層204A和204B不同的氧化速率和/或不同的蝕刻選擇性。在該實施例的進一步方案中，犧牲磊晶結構240可以摻雜有碳（C）、硼（B）、其他摻質、或前述之組合，以實現比半導體層204A和204B更好的不同的氧化速率和/或不同的蝕刻選擇性。
犧牲磊晶結構240可以透過各種製程形成。例如，犧牲磊晶層240可以在凹槽230中順應性磊晶成長，即，犧牲磊晶層240在圍繞半導體層204A和凹入半導體層204B的側壁表面以及溝槽230的底表面的凹槽230中以相對均勻的層厚度成長。隨後，選擇性蝕刻犧牲磊晶層240以暴露溝槽230中的半導體層204A的側壁表面。犧牲磊晶層240的剩餘部分形成犧牲磊晶結構240。磊晶製程可以實施化學氣相沉積沉積技術（例如，氣相磊晶（vapor-phase epitaxy，VPE）、超高真空化學氣相沉積（UHV-CVD）、低壓化學氣相沉積、及/或電漿增強化學氣相沉積）、分子束磊晶、其他合適的選擇性磊晶成長製程、或前述之組合。磊晶製程可以使用氣態和/或液態前驅物。在一些實施例中，在沉積製程之後，透過離子佈植製程來摻雜犧牲磊晶結構240。在一些實施例中，執行退火製程以活化犧牲磊晶結構240中的摻質。
如上所述，半導體層204A、204B、及犧牲磊晶結構240包括具有不同氧化速率及/或不同蝕刻選擇性的不同材料。因此，在操作110中的蝕刻製程選擇性去除犧牲磊晶層240的部分，而不去除或基本不去除半導體層204A和204B以形成犧牲磊晶結構240。在一些實施例中，蝕刻製程是選擇性蝕刻製程（例如，選擇性乾蝕刻製程或選擇性濕蝕刻製程），並且犧牲磊晶層240的去除程度由蝕刻製程的持續時間控制，直到半導體層204A的側壁表面在溝槽230中暴露。凹入的半導體層204B周圍的犧牲磊晶結構240的寬度基本上等於半導體層204B被凹入的程度W（例如3-8nm），使得犧牲磊晶結構240和半導體層204A形成溝槽230（裝置200的源極/汲極區）的連續晶體側壁表面。在一些實施例中，選擇性濕蝕刻製程可以包括氟化氫（HF）、氟化物（F2）或氫氧化銨蝕刻劑。選擇性去除犧牲磊晶層240還可以包括氧化製程後，接著進行氧化去除。例如，由於半導體層204A、204B、和犧牲磊晶層240的組成不同，所以氧化製程可以是選擇性氧化。在一些實施例中，可以透過暴露裝置200於濕式氧化製程、乾式氧化製程、或前述之組合來執行氧化製程。之後，透過諸如氫氧化銨或稀釋的氫氟酸的蝕刻劑去除氧化的犧牲磊晶層240。在一些實施例中，在凹槽230的底部的犧牲磊晶結構240的高度H3約為10-30nm。
在本公開中，全繞式閘極裝置的源極/汲極區的側壁和底表面可以僅包括形成連續表面的晶體材料。例如，在一些實施例中，裝置200的源極/汲極區（溝槽230）的側壁和底表面是連續表面，並且僅包括矽（半導體層204A）和矽鍺（犧牲磊晶結構240）。連續的晶體表面為磊晶成長的源極/汲極部件提供最佳化的環境。因此，可以減少由包含晶體和介電材料的源極/汲極區組合表面引起的缺陷，並提高全繞式閘極裝置的性能。此外，因為蝕刻了源極/汲極區（溝槽230），並且隨後形成的磊晶源極/汲極部件不直接接觸基板202，所以可以改善汲極導引位障降低並且可以控制電流洩漏。在下面的描述中將討論這部分的細節。
現在參考第1、7A及7B圖，在操作112中，方法100在裝置200的溝槽230（源極/汲極區）中成長磊晶源極/汲極部件250。在一些實施例中，磊晶源極/汲極部件250包括與半導體層204A相同的材料（例如，均包括矽）。在一些其他實施例中，磊晶源極/汲極部件250和半導體層204A包括不同的材料或成分。在各種實施例中，磊晶源極/汲極部件250可以包括半導體材料，例如矽或鍺；化合物半導體，例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦；合金半導體，例如磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；或前述之組合。
可以實施磊晶製程以磊晶成長源極/汲極部件250。磊晶製程可以包括化學氣相沉積（例如，氣相磊晶（VPE）、超高真空化學氣相沉積（UHV-CVD）、低壓化學氣相沉積、及/或電漿增強化學氣相沉積）、分子束磊晶、其他合適的選擇性磊晶成長製程、或前述之組合。磊晶製程可以使用氣態及/或液態前驅物。在一些實施例中，磊晶S/D部件250摻雜硼、二氟化硼、碳、其他p型摻質或其組合（例如，形成Si：Ge：B磊晶S/D部件或Si：Ge ：C磊晶S/D部件）。在一些實施例中，磊晶S/D部件250摻雜磷、砷、其他n型摻質或其組合（例如，形成Si：P磊晶S/D部件、Si：C磊晶S/D部件或Si：C：P磊晶S/D部件）。在一些實施例中，磊晶S/D部件250可以包括多個磊晶半導體層，並且不同的磊晶半導體層在其中包括不同數量的摻質。在一些實施例中，磊晶S/D部件250包括在通道區中達到期望的拉伸應力及/或壓縮應力的材料及/或摻質。在一些實施例中，在沉積期間通過向磊晶製程的源材料添加雜質來摻雜磊晶S/D部件250。在一些實施例中，在沉積製程之後，通過離子佈植製程來摻雜磊晶S/D部件250。在一些實施例中，執行退火製程以活化半導體裝置200的磊晶S/D部件250中的摻質，例如HDD區及/或LDD區。參考第7A及7B圖，因為溝槽230（半導體裝置200的S/D區）是凹入的，並且溝槽230的底表面被犧牲磊晶結構240覆蓋，所以磊晶S/D部件250不直接接觸基板202。
參考第1、8A及8B圖，在操作114中，方法100去除圖案層228及拋棄式間隔層222。在一些實施例中，拋棄式間隔層222和圖案層228各自包括具有與介電層220、磊晶S/D部件250及隔離結構208不同蝕刻速率的材料，方法100選擇性地蝕刻拋棄式間隔層222及圖案層228而沒有大抵去除介電層220、磊晶S/D部件250及隔離結構208。蝕刻製程可以是乾式蝕刻製程、濕式蝕刻程或其組合。可以調整各種蝕刻參數以選擇性地蝕刻圖案層228和拋棄式間隔層222，例如蝕刻劑組成、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力、源功率、射頻（radio frequency, RF）偏置電壓、RF偏置功率、蝕刻劑流速、其他合適的蝕刻參數或其組合。
參考第1、9A及9B圖，仍在操作114中，回蝕刻介電層220以暴露虛設閘極堆疊210的側壁表面。介電層220下方的部分的界面層224也被去除。如第9B圖所示，在操作114中，去除包括介電層220、拋棄式間隔層222及界面層224的鰭片側壁260。蝕刻製程可以是乾式蝕刻製程、濕式蝕刻製程或其組合。在去除部分界面層224之後，犧牲磊晶結構240也被暴露並且準備在下一步驟中被去除。
現在參考第1、10A及10B圖，在操作116中，方法100選擇性地去除犧牲磊晶結構240。如先前所述，犧牲磊晶結構240包括具有與半導體層204A、204B及磊晶S/D部件250的表面（例如，Ge的莫耳比例為約20- 30％）不同蝕刻速率及/或氧化速率的材料。例如，在一些實施例中，半導體層包括Si、半導體層204B包括SiGe（Ge的莫耳比例為約20-30％）並且犧牲磊晶結構240包括SiGe（Ge的莫耳比例大於45％）。或者，在另一實施方式中，犧牲磊晶結構240包括Ge、其他材料或其組合，以確保犧牲磊晶結構240具有與半導體層204A及半導體層204B不同的氧化速率及/或不同的蝕刻選擇性。因此，在操作116中，方法100去除犧牲磊晶結構240，同時半導體層204A及204B通過選擇性蝕刻製程大抵保持不變。在磊晶S/D部件250的側壁表面與凹陷的半導體層204B之間，以及磊晶S/D部件250的底表面與溝槽230的底表面（基板202的頂表面）之間形成間隙268。蝕刻製程可以是乾式蝕刻製程、濕式蝕刻製程或另一種合適的蝕刻技術。在一些實施例中，選擇性蝕刻製程是包括HF或NH4 OH蝕刻劑的濕式蝕刻製程。在一些實施例中，選擇性去除犧牲磊晶結構240可以包括氧化製程，隨後進行氧化去除。
參考第1、11A及11B圖，在操作118中，方法100形成內部間隔物242以填充磊晶S/D部件250的側壁表面與凹陷的半導體層204B之間的間隙268，以及磊晶S/D部件250的底表面與基板202的頂表面之間的間隙268。內部間隔物242也覆蓋虛設閘極堆疊210、磊晶S/D部件250及隔離結構208。在一些實施例中，內部間隔物242包括低介電常數介電材料、SiN、其他介電材料或其組合。可以藉由任何合適的方法例如ALD、CVD、PVD、其他合適的方法或其組合形成內部間隔物242。內部間隔物242順應地（conformally）覆蓋虛設閘極堆疊210。在一些實施例中，在虛設閘極堆疊210的頂表面及側壁表面上的內部間隔物242的厚度大抵相同。如第11A及11B圖所示，由於內部間隔物242填充磊晶S/D部件250的底表面與基板202的頂表面之間的間隙268，所以磊晶S/D部件250被介電質內部間隔物層242與基板202隔開。這種結構有效地解決由磊晶S/D部件與基板直接接觸引起的DIBL問題，並且更提供對裝置200更好的漏電流（leakage）控制。
繼續參考第1、11A及11B圖，在操作120中，方法100在內部間隔物層242上形成蝕刻停止層（etch stop layer, ESL）264。ESL 264可以包括任何合適的介電材料，例如低介電常數介電材料，並且可以藉由任何合適的方法，例如ALD、CVD、PVD、其他合適的方法或其組合形成。如第11A及11B圖所示，ESL 264沿著內部間隔物242設置並覆蓋虛設閘極堆疊210、磊晶S/D部件250和隔離部件208。在一些實施例中，ESL 264在虛設閘極堆疊210上具有順應的（conformal）輪廓（例如，在虛設閘極堆疊210的頂表面和側壁表面上具有大約相同的厚度）。在一些實施例中，ESL 264在磊晶S/D部件250上也具有共形輪廓（例如，在磊晶S/D部件250的頂表面和側壁表面上具有大約相同的厚度）。在一些實施例中，ESL 264具有約2nm至約7nm的厚度。
參考第1、12A、12B、13A及13B圖，在操作122中，方法100執行閘極替換製程，以用相應的金屬閘極結構270替換虛設閘極堆疊210。在操作122中，方法100首先在裝置200上沉積層間介電（interlayer dielectric, ILD）層266。ILD層266藉由任何合適的製程沉積在ESL 264上。ILD層266包括介電材料，例如原矽酸四乙酯（tetraethylorthosilicate, TEOS）、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如硼磷矽酸鹽玻璃（borophosphosilicate glass, BPSG）、熔融石英玻璃（fused silica glass, FSG）、磷矽酸鹽玻璃（phosphosilicate glass, PSG）、硼摻雜的矽玻璃 （boron doped silicon glass, BSG）、其他合適的介電材料或其組合。ILD層266可以包括具有多種介電材料的多層結構，並且可以藉由沉積製程例如CVD、流動式CVD（flowable CVD, FCVD）、旋塗玻璃（spin-on-glass, SOG）、其他合適的方法或其組合形成。在一些實施例中，操作122更包括執行CMP製程以平坦化裝置200的頂表面。CMP製程也去除第一硬遮罩層216和第二硬遮罩層218。因此，虛設閘極電極211（多層）從裝置200的頂表面暴露（未示出）。
參考第1、12A及12B圖，仍在操作122中，方法100去除虛設閘極電極211以暴露半導體鰭片204的通道區。在一些實施例中，去除虛設閘極電極211包括一種或多種蝕刻製程，例如濕式蝕刻、乾式蝕刻、RIE或其他蝕刻技術。隨後，方法100去除凹陷的半導體層204B或其一部分，因為在去除虛設閘極電極211之後暴露出通道區。因此，通道區中的半導體層204A懸浮在半導體鰭片204的通道區中。根據裝置200的設計，半導體層204A被略微蝕刻或未被蝕刻。例如，半導體層204A可以被略微蝕刻以形成為線狀形狀（用於奈米線GAA電晶體）；可以略微蝕刻半導體層204A以形成片狀形狀（用於奈米片GAA電晶體）； 或者，可以略微蝕刻半導體層204A以形成其他幾何形狀（用於其他奈米結構GAA電晶體）。藉由選擇性蝕刻製程去除半導體層204B，其選擇性蝕刻製程被調整為僅去除半導體層204B，而半導體層204A和內部間隔物242大抵保持不變。選擇性蝕刻可以是選擇性濕式蝕刻、選擇性乾式蝕刻或其組合。在一些實施例中，選擇性濕式蝕刻製程可以包括HF或NH4 OH蝕刻劑。在一些實施例中，半導體層204B的選擇性去除可以包括氧化製程（例如，以形成包含SiGeOx 的半導體層204B），隨後進行氧化去除（例如，SiGeOx 去除）。
參考第1、13A及13B圖，仍在操作122中，方法100在半導體鰭片204的通道區上形成金屬閘極結構270。金屬閘極結構270環繞在每個懸浮在通道區中的半導體層204A周圍。每個金屬閘極結構270可以包括多層，例如環繞半導體層204A的閘極介電層274、形成在閘極介電層274上的功函數金屬層的閘極電極276、形成在功函數金屬層上的塊狀導電層、其他合適的層或其組合。閘極介電層274可以是高介電常數層，並且可以包括一種或多種高介電常數介電材料（或一層或多層高介電常數介電材料），例如HfSiO、 HfO2 、Al2 O3 、ZrO2 、La2 O3 、TiO2 、Y2 O3 、SrTiO3 或其組合。功函數金屬層可以包括任何合適的材料，例如TiN，TaN、Ru，Mo，W， Pt， Ti，Al， TaC， TaCN， TaSiN、TiSiN、其他合適的材料或其組合。在一些實施例中，功函數金屬層包括相同或不同類型的多個材料層（即，兩種n型功函數金屬或兩種p型功函數金屬），以達到期望的臨界（threshold）電壓。塊狀導電層可以包括Al、 Cu、W、Co、Ru、其他合適的導電材料或其組合。金屬閘極結構270可以包括其他材料層，例如阻障層、黏著層、硬遮罩層272及/或蓋層。金屬閘極結構270的各個層可以藉由任何合適的方法形成，例如CVD、ALD、PVD、電鍍、化學氧化、熱氧化、其他合適的方法或其組合。之後，方法100可以執行一個或多個拋光製程（例如，CMP）以去除任何多餘的導電材料並平坦化裝置200的頂表面。
參考第1圖，在操作124中，方法100執行進一步製程以完成裝置200的製造。例如，其可以在基板202上形成接觸開口、接觸金屬以及多個接點、導孔、導線及多層互連部件（例如，金屬層及層間介電質），其被配置以連接多個部件以形成功能電路，其可能包括一個或多個多閘極裝置。
第14圖提供用於製造半導體裝置1500（以下簡稱為“裝置1500”）的方法1400的另一實施例。裝置1500也參考第15A/15B至17A/17B圖示出。第14圖是根據本揭露方面用於製造半導體裝置的方法1400的流程圖。應當理解，可以在方法1400之前、之中及之後提供額外的步驟，並且對於其方法的其他實施例，可以替換或刪除所描述的一些步驟。方法1400的實施例可以包括與以上揭露的方法100的實施例相似的製程步驟。關於方法1400，如果與製程及/或結構相關的一些細節與方法100的實施例所描述的相似，則可以省略。第15A/15B至17A/17B圖是根據本揭露的多個實施例的半導體裝置1500的截面圖。第15A/15B至17A/17B圖的半導體裝置1500在一些方面相似於第2A/2B至13A/13B圖的半導體裝置200。因此，為了清楚和簡單起見，在第2A/2B至13A/13B圖及第15A/15B至17A/17B圖中的相似部件由相同的附圖標記表示。如此，為了清楚起見，已經簡化第15A/15B至17A/17B圖以更好地傳達本揭露的發明構思。
參考第14圖，在操作140中2，方法1400始於提供半導體裝置1500（相似於第2A和2B圖中的半導體裝置200），其半導體裝置包括從基板202突出並被隔離結構208隔開的一個或多個半導體鰭片204，以及設置在基板202上的一個或多個虛設閘極堆疊210。半導體鰭片204包括至少包括第一半導體材料（例如，如裝置1500所描繪的實施例的Si）的半導體層204A，及至少包括第二半導體材料（例如，如裝置1500所描繪的實施例的SiGe）的半導體層204B。第14圖的方法1400的操作1402大抵與第1圖的方法100的操作102相似。在操作1404中，方法1400在虛設閘極堆疊210上順應地沉積介電層、拋棄式間隔層及/或圖案層。第14圖的方法1400的操作1404大抵與第1圖的方法100的操作104相似。在操作1406中，方法1400去除S/D區中部份的半導體鰭片204以在其中形成溝槽230。蝕刻半導體鰭片204，使得溝槽230的底表面在底半導體層204B的底表面下方。在一些實施例中，溝槽230的底表面在底半導體層204B的底表面下方約5 nm至約20 nm。在操作1406中，方法1400也去除介電層220、拋棄式間隔層222及圖案層228的頂部，以及第二硬遮罩層218的頂部。介電層220、拋棄式間隔層222及圖案層228的剩餘部分沿著虛設閘極堆疊210形成閘極間隔物。沿著半導體鰭片204的去除部分的介電層220、拋棄式間隔層222及界面層224的剩餘部分稱為鰭片側壁260。鰭片側壁260在z方向上的高度H2小於約 30nm。第14圖的方法1400的操作1406大抵與第1圖的方法100的操作106相似。
繼續參考第14圖，在操作140中8，方法1400藉由合適的蝕刻製程選擇性地去除暴露在溝槽230中的半導體層204B的部分，以在半導體層204A之間形成凹陷的半導體層204B，使得半導體層204A的部分（邊緣） 懸在溝槽230中。第14圖的方法1400的操作1408中，選擇性地去除半導體層204B的部分大抵與第1圖的方法100的操作108相似。在操作1410中，方法1400藉由多個製程例如，順應性地磊晶生長製程，接著蝕刻製程，在凹陷的半導體材料204B周圍形成犧牲磊晶結構240。犧牲磊晶結構240包括具有與半導體層204A及半導體層204B不同的蝕刻選擇性及/或不同的氧化速率的材料。例如，在裝置1500的一些實施例中，半導體層204A包括Si；半導體層204B包括SiGe，並且半導體層204B中Ge的莫耳比例大約為20-30％；以及犧牲磊晶結構240包括SiGe，並且犧牲磊晶結構240中Ge的莫耳比例大於45％。在另一個實施例中，犧牲磊晶結構240包括Ge、其他合適的材料或其組合，以提供與半導體層204A和204B不同的氧化速率及/或不同的蝕刻選擇性。在另一實施例中，犧牲磊晶結構240可以摻雜碳、硼、其他摻質或其組合，以達到與半導體層204A和204B更好的不同的氧化速率及/或不同的蝕刻選擇性。在一些實施例中，在溝槽230的底表面上的犧牲磊晶結構240的高度約為10-30 nm。犧牲磊晶結構240和半導體層204A一同形成用於裝置1500的S/D區的連續結晶側壁表面。在第14圖的方法1400的操作1410中形成犧牲磊晶結構240大抵與第1圖的方法100的操作110相似。
繼續參考第14圖，在操作1412中，方法1400在裝置1500的S/D區中的溝槽230中生長磊晶S/D部件250。裝置1500的S/D區的側壁表面是連續的結晶側壁表面，因此， 為S/D部件250的磊晶生長提供健全的（healthy）環境。此外，由於溝槽230（半導體裝置200的S/D區域）凹陷，使得溝槽230的底表面在底部半導體層204B的底表面下，並且被犧牲磊晶結構240覆蓋，所以磊晶S/D部件250不與基板202直接接觸（由犧牲磊晶結構240隔開）。第14圖的方法1400的操作1412，S/D部件250的磊晶生長大抵與第1圖的方法100的操作112相似。
現在參考第14、15A及15B圖，在操作1414中，方法1400在裝置1500上形成蝕刻停止層（etch stop layer, ESL）264。ESL 264可以包括任何合適的介電材料，例如低介電常數介電材料，並且可以藉由任何合適的方法形成，例如ALD、CVD、PVD、其他合適的方法或其組合。如第15A及15B圖所示，ESL 264被設置以覆蓋虛設閘極堆疊210及磊晶S/D部件250。在一些實施例中，ESL 264在虛設閘極堆疊210及閘極間隔物上具有順應的輪廓。在一些實施例中，ESL 264在磊晶S/D部件250上也具有順應的輪廓並且圍住（encloses）鰭片側壁260。在一些實施例中，ESL 264具有約2 nm至約7 nm的厚度。
現在繼續參考第14、15A及15B圖，在操作1416中，方法1400執行閘極替換製程，以用相應的金屬閘極結構270替換虛設閘極堆疊210。在操作1416中，方法1400首先在裝置1500上沉積層間介電（interlayer dielectric, ILD）層266。ILD層266藉由任何合適的製程沉積在ESL 264上。ILD層266包括介電材料，例如TEOS、未摻雜的矽酸鹽玻璃或摻雜的氧化矽，例如BPSG、FSG、PSG、BSG、其他合適的介電材料或其組合。ILD層266可以包括具有多種介電材料的多層結構，並且可以藉由沉積製程例如CVD、FCVD、SOG、其他合適的方法或其組合形成。在一些實施例中，操作1416更包括執行CMP製程以平坦化裝置1500的頂表面。CMP製程也去除第一硬遮罩層216及第二硬遮罩層218。因此，虛設閘極電極211（多晶矽層） 從裝置1500的頂表面暴露出來（未示出）。
繼續參考第14、15A及15B圖，在操作1416中，方法1400去除虛設閘極電極211以暴露半導體鰭片204的通道區。在一些實施例中，去除虛設閘極電極211包括一種或多種蝕刻製程，例如濕式蝕刻、乾式蝕刻、RIE或其他蝕刻技術。隨後，方法1400去除在去除虛設閘極電極211之後暴露在通道區中凹陷的半導體層204B或其部分。因此，半導體層204A懸在半導體鰭片204的通道區中。根據裝置1500的設計，半導體層204A被略微蝕刻或未被蝕刻。藉由選擇性蝕刻製程去除半導體層204B，其選擇性蝕刻製程被調整為僅去除半導體層204B，而半導體層204A和犧牲磊晶結構240大抵保持不變。選擇性蝕刻可以是選擇性濕式蝕刻、選擇性乾式蝕刻或其組合。在一些實施例中，選擇性濕式蝕刻製程可以包括HF或NH4 OH蝕刻劑。在一些實施例中，選擇性去除半導體層204B可以包括氧化製程，接著氧化去除。
現在參考第14、16A及16B圖，繼續在操作1416中，方法1400藉由任何合適的製程形成內部間隔物242。在一些實施例中，藉由對犧牲磊晶結構240執行氧化製程以形成內部間隔物242。在所描繪的實施例中，其中半導體層204A包括Si並且犧牲磊晶結構240包括SiGe，內部間隔物242的形成可以包括SiGe氧化製程。例如，SiGe氧化製程可以包括形成及圖案化多個遮罩層，使得氧化僅控制在SiGe犧牲磊晶結構240。在其他實施例中，由於半導體層204A、犧牲磊晶結構240及磊晶S/D部件240的組成不同，SiGe氧化製程是選擇性氧化。在一些實施例中，磊晶S/D部件250及犧牲磊晶結構240都包括SiGe。磊晶S/D部件250可以包括非常薄的SiGe層（例如，約 1nm至約 2nm），其生長在犧牲磊晶結構240旁，並且有非常低的Ge莫耳比例（例如，小於約25％）。由於非常薄的SiGe層包含非常低的Ge莫耳比例，它可以作為氧化停止層。因此，當對犧牲磊晶結構240執行選擇性氧化時，磊晶S/D部件250大抵不受影響。在一些實施例中，SiGe氧化製程可以是濕式氧化製程，例如，可以藉由將裝置1500暴露於水（H2 O）中來執行SiGe氧化製程。在一些其他實施例中，SiGe氧化製程可以是乾式氧化製程，例如退火製程可以在攝氏約400度至攝氏約600度的溫度下執行約30至120分鐘。或者，SiGe氧化製程可以是濕式及乾式氧化製程的組合。因此，在氧化製程之後，形成包括SiGeOx 的內部間隔物242以替代犧牲磊晶結構240。在一些其他實施例中，可以藉由其他合適的製程來形成內部間隔物242。例如，可以先選擇性地去除犧牲磊晶結構240。沉積內部間隔層，然後回蝕以形成內部間隔物242。在一些實施例中，內部間隔物242可以包括低介電常數介電材料、氮化矽、其他介電材料或其組合。如第16B圖中所描繪，磊晶S/D部件250藉由介電內部間隔物242與基板202分離。由此，減少裝置1500的DIBL問題並且更好地控制漏電流。
現在參考第14、17A及17B圖，繼續在操作1416中，方法1400在半導體鰭片204的通道區上形成金屬閘極結構270。金屬閘極結構270環繞每個懸在通道區中的半導體層204A周圍。第17A圖中的金屬閘極結構270的材料和結構與第13A圖中的相似，因此在此不再重複。金屬閘極結構270的多個層可以藉由任何合適的方法形成，例如CVD、ALD、PVD、電鍍、化學氧化、熱氧化、其他合適的方法或其組合。之後，方法1400可以執行一個或多個研磨過程（例如CMP）以去除任何多餘的導電材料，並使裝置1500的頂表面平坦化。
參考第14圖，在操作1418中，方法1400執行進一步的製程以完成裝置1500的製造。例如，它可以在基板202上形成接觸開口、接觸金屬以及多個接點、導孔、導線及多層互連部件（例如，金屬層和層間介電質），其被配置以連接多個部件以形成可以包括一個或多個多閘極裝置的功能電路。
儘管不旨在限制，但本揭露的一個或多個實施例為半導體裝置及其形成製程提供許多益處。例如，本揭露的實施例使用犧牲磊晶結構形成半導體裝置。鰭片的半導體層（例如，包括Si）及犧牲磊晶結構（例如，包括SiGe）一同形成半導體裝置S/D區的連續結晶側壁表面，其為S/D部件提供健全的環境以在S/D區中磊晶生長。此外，在磊晶S/D部件及基板之間形成介電內部間隔物，因此可以減少由磊晶S/D部件和基板直接接觸引起的DIBL，並且可以控制洩漏問題。
本揭露提供許多不同的實施例。此處揭露具有自對準內部間隔物的半導體裝置及其製造方法。示例的方法包括於基板之上形成鰭片，其中鰭片包括具有不同半導體材料的第一半導體層及第二半導體層，並且鰭片包括通道區及源極/汲極區。其方法也於鰭片的通道區之上及基板之上形成虛設閘極結構。蝕刻位於源極/汲極區中的部分鰭片以在其中形成溝槽，其中溝槽的底表面於第二半導體層的底表面下方。其方法於通道區選擇性去除第二半導體層的邊緣部分，使得第二半導體層凹入，並且於凹入的第二半導體層周圍及溝槽的底表面之上形成犧牲結構。其方法更包括於鰭片的源極/汲極區中磊晶生長源極/汲極部件。
在一些實施例中，其方法更包括選擇性去除犧牲結構以在源極/汲極部件及凹入的第二半導體層之間形成間隙，以及在源極/汲極部件及基板之間形成間隙；以及形成內部間隔物以填充在源極/汲極部件及凹入的第二半導體層之間的間隙，以及在源極/汲極部件及基板之間的間隙。
在一些實施例中，其方法更包括對犧牲結構執行氧化製程以形成內部間隔物。氧化製程為乾式氧化製程，並在約攝氏400度至約攝氏600度的溫度下執行約30分鐘至約120分鐘。
在一些實施例中，犧牲結構的半導體材料具有與第一半導體層及第二半導體層不同的蝕刻選擇比或不同的氧化速率。
在一些實施例中，在磊晶生長源極/汲極部件之前，犧牲結構及第一半導體層形成鰭片的源極/汲極區的連續表面。
在一些實施例中，其方法更包括去除虛設閘極結構以暴露鰭片的通道區；選擇性蝕刻於鰭片的通道區中的第二半導體層；以及於鰭片的通道區之上形成金屬閘極結構。
另一示例的方法包括於基板之上形成鰭片，其中鰭片包括具有不同半導體材料的第一半導體層及第二半導體層。其方法包括於基板及鰭片之上形成虛設閘極結構以定義鰭片的通道區及源極/汲極區。其方法蝕刻位於鰭片的源極/汲極區中的部分第一半導體層及第二半導體層以形成溝槽，並選擇性去除於鰭片的通道區中的部分第二半導體層，使得第二半導體層凹入。其方法更包括於溝槽中形成犧牲結構，以覆蓋凹入的第二半導體層及溝槽的底表面；以及於鰭片的源極/汲極區中磊晶生長源極/汲極部件。其方法更包括形成內部間隔物以替換犧牲結構。
在一些實施例中，形成犧牲結構包括於溝槽中磊晶生長犧牲層；以及蝕刻犧牲層以暴露第一半導體層的側壁。
在一些實施例中，形成內部間隔物包括去除犧牲結構，以在源極/汲極部件及第二半導體層之間形成間隙，以及在源極/汲極部件及基板之間形成間隙；以及形成內部間隔物，以填充在源極/汲極部件及第二半導體層之間的間隙，以及在源極/汲極部件及基板之間的間隙。
在一些實施例中，形成內部間隔物包括對犧牲結構執行氧化製程以形成內部間隔物。
在一些實施例中，溝槽的底表面在第二半導體層的底表面下方約5奈米至約20奈米。
在一些實施例中，於溝槽的底表面之上的犧牲結構的高度約10奈米至約30奈米。
在一些實施例中，犧牲結構的半導體材料具有與第一半導體層及第二半導體層不同的蝕刻選擇比或不同的氧化速率。
在一些實施例中，鰭片的第一半導體層包括矽；鰭片的第二半導體層包括矽鍺，其中鍺的莫耳比為約20％至約40％；以及犧牲結構包括矽鍺，其中鍺的莫耳比超過約45％。
在一些實施例中，在磊晶生長源極/汲極部件之前，犧牲結構及第一半導體層形成鰭片的源極/汲極區的連續表面。
示例的半導體裝置包括鰭片，設置於基板之上，其中鰭片包括通道區及源極/汲極區，以及閘極結構，設置於基板之上，並環繞鰭片的通道區。其半導體裝置也包括源極/汲極部件，磊晶生長於鰭片的源極/汲極區，以及介電內部間隔物，設置在源極/汲極部件及閘極結構之間，以及在源極/汲極部件及基板之間。
在一些實施例中，在源極/汲極部件及基板之間的內部間隔物的高度約10奈米至約30奈米。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
100、1400:方法 102、104、106、108、110、112、114、116、118、120、122、124、1402、1404、1406、1408、1410、1412、1414、1416、1418:操作 200、1500:裝置 202:基板 204:半導體鰭片 204A、204B:半導體層 208:隔離結構 210:虛設閘極堆疊 211:虛設閘極電極 216:第一硬遮罩層 218:第二硬遮罩層 220:介電層 222:拋棄式間隔層 224:界面層 228:圖案層 230:溝槽 240:犧牲磊晶結構 242:內部間隔物 250:磊晶源極/汲極部件 260:鰭片側壁 264:蝕刻停止層 266:層間介電層 268:間隙 270:金屬閘極結構 272:硬遮罩層 274:閘極介電層 276:閘極電極 H2、H3:高度
以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖是根據本發明的一些實施例，繪示出製造半導體裝置的方法之流程圖； 第2A圖是根據本發明的一些實施例，繪示出半導體裝置之三維透視圖； 第2B圖是根據本發明的一些實施例，繪示出半導體裝置之平面俯視圖； 第3A至13A及3B至13B圖是根據本發明的一些實施例，繪示出第1圖的方法之中間階段的半導體裝置之剖面示意圖； 第14圖是根據本發明的一些其他實施例，繪示出製造半導體裝置的方法之流程圖；以及 第15A至17A及15B至17B圖是根據本發明的一些其他實施例，繪示出第14圖的方法之中間階段的半導體裝置之剖面示意圖。
200:裝置
202:基板
204A、204B:半導體層
210:虛設閘極堆疊
211:虛設閘極電極
216:第一硬遮罩層
218:第二硬遮罩層
224:界面層
240:犧牲磊晶結構
250:磊晶源極/汲極部件

Claims (1)

  1. 一種形成半導體裝置的方法，包括： 於一基板之上形成一鰭片，其中該鰭片包括具有不同半導體材料的一第一半導體層及一第二半導體層，並且該鰭片包括一通道區及一源極/汲極區； 於該鰭片的該通道區之上及該基板之上形成一虛設閘極結構； 蝕刻位於該源極/汲極區中的一部分該鰭片以在其中形成一溝槽，其中該溝槽的一底表面於該第二半導體層的一底表面下方； 於該通道區選擇性去除該第二半導體層的一邊緣部分，使得該第二半導體層凹入； 於該凹入的第二半導體層周圍及該溝槽的該底表面之上形成一犧牲結構；以及 於該鰭片的該源極/汲極區中磊晶生長一源極/汲極部件。
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