TW201933492A - 半導體裝置的形成方法 - Google Patents

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TW201933492A
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fin
gate
fins
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doped
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TW107128977A
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蔡俊雄
鄭雅云
沙哈吉Ｂ 摩爾
彭成毅
李威養
游國豐
陳燕銘
陳建豪
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置的形成方法包含提供具有基底、鰭片及閘極結構的結構；執行一佈植製程，以將摻質佈植至鄰近閘極結構的鰭片中；及形成閘極側壁間隔物和鰭片側壁間隔物。此方法更包含執行第一蝕刻製程，以凹蝕鄰近閘極側壁間隔物的鰭片，而保留鰭片的至少一部分於鰭片側壁間隔物上。此方法更包含執行另一佈植製程，以將摻質佈植至鰭片及鰭片側壁間隔物中；及執行第二蝕刻製程，以凹蝕鄰近閘極側壁間隔物的鰭片，直到鰭片的頂面在鰭片側壁間隔物的頂面下，從而在鰭片側壁間隔物之間產生溝槽。此方法更包含磊晶成長半導體材料於溝槽中。

Description

半導體裝置的形成方法
本發明實施例有關於半導體裝置的形成方法，特別有關於鰭式場效電晶體裝置。
隨著半導體產業努力追求更高的裝置密度、更高的效能和更低的成本，也遭遇有關於製造和設計的問題。這些問題的一個解決方法為類鰭式場效電晶體(fin-like field effect transistor，FinFET)的發展。典型的鰭式場效電晶體包含半導體材料的薄且垂直的「鰭片」。在此鰭片內定義源極、汲極和通道區。電晶體的閘極包圍鰭片的通道區，使其接合於鰭片的頂部和側壁上。此配置允許閘極從三側誘導電流至通道中。因此，鰭式場效電晶體裝置具有更高電流和減少的短通道效應(short channel effect)的益處。
然而，製造鰭式場效電晶體裝置有各種挑戰。舉例而言，離子佈植，傳統上用於摻雜平面裝置，已類似地用於摻雜鰭式場效電晶體裝置，以在鰭片中產生輕摻雜源極/汲極(lightly doped source/drain，LDD)區(或源極/汲極延伸)。但，由於離子佈植的方向效應(directional effect)，已發覺離子佈植在三維鰭片中產生均勻的摻質濃度是相當沒效的。舉例而言，鰭片的頂部通常有比其下部更高的摻質濃度，因為 鰭片的高度通常超過離子佈植的能力。傾斜的離子佈植(Tilted ion implantation)對於鰭式場效電晶體也不是非常有效，由於所謂的遮蔽效應(shadowing effect)，亦即鄰近的結構(例如鄰近的鰭片、閘極及/或光阻遮罩元件)阻擋離子的路徑。因此，並非鰭式場效電晶體的優點都能實現。
根據一些實施例，提供一種半導體裝置的製造方法。此方法包含提供包含基底、在基底上的鰭片以及接合鰭片的閘極結構的結構；執行第一佈植製程，以將摻質佈植至鄰近閘極結構的鰭片中；及形成閘極側壁間隔物於閘極結構的側壁上及鰭片側壁間隔物於鰭片的側壁上。此方法更包含執行第一蝕刻製程，以凹蝕鄰近閘極側壁間隔物的鰭片，而保留至少部分的鰭片於鰭片側壁間隔物上。在第一蝕刻製程之後，此方法更包含執行第二佈植製程，以將摻質佈植至鰭片及鰭片側壁間隔物中。在第二佈植製程之後，此方法更包含執行第二蝕刻製程，以凹蝕鄰近閘極側壁間隔物的鰭片，直到鰭片的頂面在鰭片側壁間隔物的頂面之下，從而在鰭片側壁間隔物之間產生溝槽；及磊晶成長半導體材料於溝槽中。
根據一些實施例，提供一種半導體裝置的製造方法。此方法包含提供包含基底、在基底上的鰭片及接合鰭片的閘極結構的結構。此方法更包含執行第一佈植，將摻質佈植至鰭片中，產生鰭片的摻雜上部；及形成閘極側壁間隔物於閘極結構的側壁上和鰭片側壁間隔物於鰭片的側壁上，其 中鰭片側壁間隔物在鰭片的摻雜上部之下。此方法更包含執行第一凹蝕，將鄰近閘極側壁間隔物的鰭片凹蝕，而保留至少部分的鰭片在鰭片側壁間隔物之上。此方法更包含執行第二佈植，將摻質佈植至鰭片和鰭片側壁間隔物中；執行第二凹蝕，將鄰近閘極側壁間隔物的鰭片凹蝕，從而在鰭片側壁間隔物之間產生溝槽；及在溝槽中磊晶成長半導體材料。
根據一些實施例，提供一種半導體裝置。此半導體裝置包含基底；在基底上的隔離結構；在基底及隔離結構上的鰭片；接合鰭片的第一部分的閘極結構；在閘極結構的側壁上及在鰭片的第二部分上的第一側壁間隔物；在鰭片的第三部分上且鄰近第一側壁間隔物的磊晶源極/汲極(source/drain，S/D)部件；以及在隔離結構上及在磊晶源極/汲極部件的一部分的側壁上的第二側壁間隔物，其中摻質分佈於鰭片的第二部分的大部分中。
10‧‧‧方法
12、14、15、16、18、20、22、24、26、28‧‧‧步驟
100‧‧‧裝置
102‧‧‧基底
104‧‧‧鰭片
104a‧‧‧源極/汲極區
104b‧‧‧通道區
104c‧‧‧源極/汲極延伸區
105‧‧‧補償間隙壁
106‧‧‧隔離結構
107、109‧‧‧離子佈植製程
108‧‧‧閘極結構
110‧‧‧閘極側壁間隔物
112‧‧‧鰭片側壁間隔物
114‧‧‧溝槽
116‧‧‧磊晶部件
X、Y‧‧‧方向
Z‧‧‧法線
B-B‧‧‧線
D1、D2‧‧‧深度
H1、H2、H3‧‧‧高度
藉由以下的實施方式配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。
第1圖顯示根據本發明的實施例之半導體裝置的形成方法的流程圖。
根據本發明的實施例，第2、3A、4A、5A、6A、7A、8A、9A和10A圖為根據第1圖的方法的部分半導體裝置在各種製 造階段的透視圖。
根據本發明的實施例，第3B、4B、5B、6B、7B、8B、9B、10B和10C圖為根據第1圖的方法的部分半導體裝置在各種製造階段的剖面圖(沿鰭片長度方向)。
以下內容提供了很多不同的實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本發明實施例可能在許多範例中重複元件符號及/或字母。這些重複是為了簡化和清楚的目的，其本身並非代表所討論各種實施例及/或配置之間有特定的關係。
再者，為了容易描述，在此可以使用例如「在...底下」、「在...下方」、「下」、「在...上方」、「上」等空間相對用語，以描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件之間的關係。除了圖中所示的方位外，空間相對用語可涵蓋裝置在使用或操作中的不同方位。裝置可以採用其他方位定向(旋轉90度或在其他方位上)，並且在此使用的空間相對描述可以同樣地作出相應的解釋。再者，當以「約」、「大約」或其他類似用語描述一數字或一數字範圍時，此用語意圖涵蓋在所述數字的+/- 10%內，除非另有規 定。舉例而言，用語「約5nm」涵蓋從4.5nm至5.5nm的尺寸範圍。
本發明實施例總體上有關於半導體裝置及其形成方法。更特別地，本發明實施例有關於在鰭式場效電晶體裝置中形成源極/汲極(source/drain，S/D)延伸(或輕摻雜源極/汲極區)。本發明的一實施例應用具有離子佈植、蝕刻和另一離子佈植的製程，配合鰭片側壁間隔物(fin sidewall spacer)，以大抵上摻雜鰭片的輕摻雜源極/汲極(LDD)區。其克服對離子佈植器的遮蔽效應及限制。因此，鰭片的輕摻雜源極/汲極區幾乎均勻地以合適的摻質摻雜，最大化由三維鰭式場效電晶體科技所提供的益處。
第1圖顯示形成半導體裝置100的方法10的流程圖。配合第2至10C圖，其為在製造製程各階段的半導體裝置100的透視和剖面圖，來描述方法10。特別是，第2、3A、4A、5A、6A、7A、8A、9A和10A圖為部分裝置100的透視圖；且第3B、4B、5B、6B、7B、8B、9B、10B和10C圖為沿著鰭片長度方向的部分裝置100的剖面圖。方法10僅為範例，且不用以限定本發明於除了申請專利範圍已詳細記載的元件。可在方法10之前、期間和之後，提供額外的步驟，且一些所述的步驟可被取代、刪除或移位，以用於此方法的額外實施例。
再者，為了說明的目的，提供半導體裝置100，且不一定限制本發明的實施例為任何數量的鰭片、任何數量的閘極、任何數量的區域、或結構或區域的任何配置。半導體裝置100可為在積體電路(integrated circuit，IC)製程的期間 製造的中間裝置或其部分，其可包含靜態隨機存取記憶體(static random access memory，SRAM)及/或邏輯電路(logic circuit)、被動元件例如電阻器、電容及電感，及主動元件例如P型場效電晶體(p-type field effect transistor，PFET)、N型場效電晶體(n-type FET，NFET)、多閘極電晶體(multi-gate FET)例如鰭式場效電晶體及全繞式閘極(gate all-around，GAA)場效電晶體、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor，MOSFET)、互補式金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)電晶體、雙極性電晶體、高壓電晶體、高頻電晶體、其他記憶胞(memory cell)及前述之組合。
參閱第1圖，在步驟12，方法10提供如第2圖所示的裝置100的結構。現在參閱第2圖，裝置100包含基底102、在基底102上的一或多個鰭片104(顯示兩個)及在基底102上且隔離鰭片104的隔離結構106。
在此實施例中，基底102為矽(Si)基底。在另一些實施例中，基底102包含其它元素半導體，例如鍺(Ge)；基底102包含化合物半導體，例如碳化矽(SiC)、砷化鎵(GaAs)、砷化銦(InAs)及磷化銦(InP)；或基底102包含合金半導體，例如碳化鍺矽(SiGeC)、磷化砷鎵(GaAsP)及磷化銦鎵(GaInP)。在一些實施例中，基底102可包含絕緣體上覆矽(silicon on insulator，SOI)基底；基底102可被應變(strained)及/或應力(stressed)，以增強效能；基底102可包含磊晶區、摻雜區；及/或基底102可包含其他合適的部件及膜層。
鰭片104可包含一或多層半導體材料，例如矽或矽鍺。在一實施例中，鰭片104包含複數層半導體材料交替堆疊在彼此之上，例如具有交替堆疊的複數層矽和複數層矽鍺。可藉由任何合適的方法，將鰭片104圖案化。舉例而言，可使用一或多個光微影製程，包含雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程，將鰭片104圖案化。基本上，雙重圖案化或多重圖案化製程結合光微影和自對準(self-aligned)製程，允許具有，例如比使用單一、直接光微影製程所獲得的圖案還小的節距(pitch)的圖案產生。舉例而言，在一實施例中，犠牲層形成於基底102上，且使用光微影製程將犠牲層圖案化。使用自對準製程，沿著圖案化的犠牲層形成間隔物。然後，移除犠牲層，且剩餘的間隔物或心軸(mandrel)可接著作為用於將鰭片104圖案化的遮蔽元件。舉例而言，遮蔽元件可用於在半導體102之上或之中的半導體層中蝕刻出凹陷，產生鰭片104。蝕刻製程可包含乾式蝕刻、溼式蝕刻、反應性離子蝕刻(reactive ion etching，RIE)及/或其它合適的製程。舉例而言，乾式蝕刻製程可採用含氧氣體、含氟氣體(例如：CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯氣體(例如：Cl2、CHCl3、CCl4及/或BCl3)、含溴氣體(例如：HBr及/或CHBR3)、含碘氣體、其它合適的氣體及/或電漿及/或前述之組合。舉例而言，溼式蝕刻製程可包含在稀釋的氫氟酸(diluted hydrofluoric acid，DHF)、氫氧化鉀(potassium hydroxide，KOH)溶液、氨水(ammonia)、含有氫氟酸(hydrofluoric acid，HF)、硝酸(nitric acid，HNO3)及/或乙酸 (CH3COOH)的溶液或其它合適的溼式蝕刻劑中蝕刻。許多其它形成鰭片104的方法的實施例可能是合適的。
隔離結構106可包含氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、摻雜氟的矽酸鹽玻璃(fluoride-doped silicate glass，FSG)、低介電常數介電材料及/或其它合適的絕緣材料。在一實施例中，藉由在基底102之上或之中蝕刻出溝槽(例如，作為形成鰭片104的製程的一部分)、以絕緣材料填充溝槽且對絕緣材料執行化學機械平坦化(chemical mechanical planarization，CMP)製程及/或回蝕製程，來形成隔離結構106。其它類型的隔離結構也可能是適合的，例如場氧化物及局部矽氧化(LOCal Oxidation of Silicon，LOCOS)。隔離結構106可包含複數層，例如在鰭片104及基底102的表面上的襯層及在襯層上的主隔離層。
在步驟14，方法10(第1圖)形成閘極結構108於隔離結構106上，且接合(engaging)一或多個鰭片104。請參閱第3A圖，在此範例中，閘極結構108接合兩個鰭片104。在各種實施例中，閘極結構108可接合任意數量的鰭片104。再者，在此實施例中，閘極結構108設置於鰭片104的頂面和側壁表面上。在另一實施例中，閘極結構108可設置於鰭片104的側壁表面上，但不在頂面上。第3B圖繪示裝置100的剖面圖，其沿著第3A圖的B-B線切割，其中隔離結構106的頂面以虛線標示。請參閱第3B圖，閘極結構108設置於鰭片104的通道區104b上。鰭片104更包含源極/汲極區104a於通道區104b的兩側上和兩個源極/汲極延伸區104c在通道區104b和源極/汲極區 104a之間。
閘極結構108可包含複數層，例如界面層和閘極電極層。界面層可包含介電材料，例如氧化矽(SiO2)或氮氧化矽(SiON)，且可藉由化學氧化、熱氧化、原子層沉積(atomic layer deposition，ALD)、化學氣相沉積(chemical vapor deposition，CVD)及/或其它合適的方法，來形成界面層。閘極電極層可包含多晶矽或其它合適的材料，且可藉由合適的沉積製程，例如低壓化學氣相沉積(low-pressure CVD，LPCVD)及電漿增強化學氣相沉積(plasma-enhanced CVD，PECVD)，來形成閘極電極層。在一實施例中，閘極結構108更包含一或多個硬遮罩層作為其頂層，且硬遮罩層可包含氧化矽及/或氮化矽。在一實施例中，閘極結構108為位置預留物(placeholder)(所謂的「虛設閘極」或「暫時閘極」)，其中閘極結構108中的膜層的一或多個在之後的製程中，例如形成高介電常數金屬閘極，被取代。在一實施例中，閘極結構108的各種膜層作為毯覆層(blanket layer)，沉積於鰭片104和隔離結構106上。然後，使用光微影製程產生遮蔽元件，且經由遮蔽元件蝕刻毯覆層，以形成閘極結構108。
在步驟15，方法10(第1圖)形成補償間隙壁(offset spacer)105於閘極結構108和鰭片104的側壁上。請參閱第4A及4B圖，可形成補償間隙壁105，以具有範圍約1nm至約10nm的厚度(沿X方向)。在各種實施例中，補償間隙壁105可包含合適的介電材料，例如氧化矽(SiO2)、氮氧化矽(SiON)或其它合適的介電材料。可藉由使用熱氧化、化學氣相沉積、原子 層沉積或其它合適的沉積方法，先沉積毯覆介電層於閘極結構108及鰭片104上，然後異向性蝕刻毯覆介電層，以從隔離結構106、閘極結構108及鰭片104的頂面移除毯覆介電層，來形成補償間隙壁105。毯覆介電層留在閘極結構108和鰭片104的側壁上的部分變成補償間隙壁105。
在步驟16，方法10(第1圖)施加離子佈植製程107，將摻質以自對準的方式，導入裝置100中，特別是導入鰭片104中。請參閱第5A圖，從裝置100的頂部施加離子佈植製程107。在一實施例中，以約5°或更小的傾斜角度(以相對於基底102的法線，即Z方向，定義傾斜角度)，施加離子佈植107。傾斜角度考慮各種因素，包含鰭片104的高度及節距、閘極結構108的高度及節距和覆蓋裝置100不被步驟16摻雜的離子佈植遮罩(未繪示)的高度。如果傾斜角度太大，遮蔽效應可能阻擋摻質到達鰭片104的某些部分。
第5B圖繪示裝置100的剖面圖，其沿第5A圖中的B-B線切割，顯示離子佈植製程107的結果。由於通道區104b被閘極結構108覆蓋，所以通道區104b不會被離子植入製程107摻雜。換句話說，摻質藉由步驟16所導入通道區104b的量是可忽略的。相較之下，源極/汲極區104a和源極/汲極延伸區104c在其各自的上部接收摻質。在此實施例中，將摻質導入鰭片104中直到深度D1。鰭片104具有高度H1，其從隔離結構106的頂面量到鰭片104的頂面。在一實施例中，高度H1在約40奈米(nanometer，nm)至約80nm的範圍內，例如約50nm至約70nm。深度D1可為摻雜能量、摻雜物種及鰭片104中的材 料的函數。摻質可為N型摻質，例如磷(P)或砷(As)。或者，摻質可為P型摻質，例如硼(B)或銦(In)。當用N型摻質摻雜時，步驟16產生覆蓋裝置100中的P型裝置區的離子佈植遮罩(未繪示)，且離子佈植製程107僅施加於N型裝置區。類似地，當用P型摻質摻雜時，步驟16產生覆蓋裝置100中的N型裝置區的離子佈植遮罩(未繪示)，且離子佈植製程107僅施加於P型裝置區。在一實施例中，摻質包含磷，且以約5keV至約15keV的範圍內的摻雜能量和約5E13cm-2至約5E15cm-2的範圍內的摻雜劑量，將摻質佈植。在一實施例中，深度D1在約5nm至約20nm的範圍內，例如約10nm至約15nm。
在步驟18，方法10(第1圖)形成主間隔物部件於閘極結構108和鰭片104的側壁上(特別是在補償間隙壁105的側壁上)。請參閱第6A圖，在閘極結構108上的主間隔物部件被稱為閘極側壁(gate sidewall，GSW)間隔物110，而在鰭片104上的主間隔物部件被稱為鰭片側壁(fin sidewall，FSW)間隔物112。在此實施例中，閘極側壁間隔物110和鰭片側壁間隔物112包含相同的材料。閘極側壁間隔物110和鰭片側壁間隔物112可為單層或多層結構。在一些實施例中，閘極側壁間隔物110和鰭片側壁間隔物112包含介電材料，例如氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、其它介電材料或前述之組合。在一範例中，形成閘極側壁間隔物110和鰭片側壁間隔物112是藉由在補償間隙壁105上沉積介電層(例如Si3N4層)作為主D形間隔物，然後，異向性蝕刻以移除部分介電層，以形成閘極側壁間隔物110和鰭片側壁間隔物112。閘極側壁間隔物 110和補償間隙壁105的厚度(沿X方向)定義源極/汲極延伸區104c的寬度。
在此實施例中，在蝕刻製程的期間，步驟18控制鰭片側壁間隔物112的高度。第6B圖顯示裝置100的剖面圖，其沿第6A圖中的B-B線切割，其中使用虛線繪示鰭片側壁間隔物的頂面。在鰭片104的側壁上的鰭片側壁間隔物112及補償間隙壁105具有高度H2，其從隔離結構106的頂面量到鰭片間隔物112的頂面。如稍後將討論的，方法10施加另一離子佈植製程109(第8A及8B圖)，以摻雜源極/汲極延伸區104c的H1的全部高度。這是藉由充分地摻雜在鰭片側壁間隔物112上的源極/汲極區104a及鰭片側壁間隔物112來達成。特別是，進入鰭片側壁間隔物112中的摻質擴散或分散至鄰近的源極/汲極延伸區104c，因此摻雜那些區域。為了達到這些功效，根據此實施例，特別地設計鰭片側壁間隔物的高度H2。一方面，高度H2不應太大，以致於離子佈植製程109無法穿透鰭片側壁間隔物112的全部深度。另一方面，高度H2不應太小。否則，在鰭片側壁間隔物112上的源極/汲極區104a可能會太高，以致於無法被離子佈植製程109充分地摻雜。在此實施例中，高度H2小於(H1-D1)。在另一實施例中，高度H2小於(H1-D1)，但大於或等於(H1-2D1)。在又另一實施例中，高度H2小於H1的一半。在一具體範例中，高度H1為約50nm至約60nm，深度D1為約10nm至約20nm，且高度H2為約10nm至約30nm，例如約10nm至約25nm。
在步驟20，方法10(第1圖)將鰭片104部分地凹蝕 ，更具體地說，將源極/汲極區104a部分地凹蝕。第7A圖顯示步驟20之後的裝置100的透視圖，而第7B圖顯示裝置100的剖面圖，其沿第7A圖中的B-B線切割。在一實施例中，步驟20施加異向性蝕刻。舉例而言，異向性蝕刻可採用含氧氣體、含氟氣體(例如：CF4、SF6、CH2F2、CHF3及/或C2F6)、含氯氣體(例如：Cl2、CHCl3、CCl4及/或BCl3)、含溴氣體(例如：HBr及/或CHBR3)、含碘氣體、其它合適的氣體及/或電漿及/或前述之組合。蝕刻對鰭片104中的材料有選擇性且不會(或不顯著地)蝕刻閘極結構108、閘極側壁間隔物110和鰭片側壁間隔物112和隔離結構106。將源極/汲極區104a凹蝕至深度D2。在一實施例中，步驟20可使用計時器控制深度D2在預定義的範圍內。在一特定實施例中，深度D2為約等於深度D1，例如在D1的+/- 2nm之內。步驟20使部分的源極/汲極區104a具有高度H3在鰭片側壁間隔物112上。在一實施例中，設計(或控制)高度H3，使部分的源極/汲極區104a可透過離子佈植製程(例如第8A圖中的離子佈植製程109)充分地摻雜。舉例而言，高度H3可控制為約與深度D1相同，例如在深度D1+/- 2nm的之內。在另一實施例中，步驟20減少鰭片104的高度約10%至約30%，即深度D2為高度H1的約10%至約30%。
在步驟22，方法10(第1圖)執行另一離子佈植製程109，將摻質導入裝置100中，特別是導入鰭片104和鰭片側壁間隔物112(第8A圖)。在一實施例中，由步驟16和22所導入的摻質是同一類型，即他們皆為N型或P型。在另一實施例中，由步驟16和22所導入的摻質是相同的。舉例而言，他們皆包 含磷。請參閱第8A圖，從裝置100的頂部施加離子佈值製程109。在一實施例中，以約5°或更小的傾斜角度，施加離子佈植製程109。在一實施例中，步驟22的摻質包含磷，且以約5keV至約15keV的範圍內的摻雜能量和約5E13cm-2至約5E15cm-2的範圍內的摻雜劑量進行摻雜。
第8B圖繪示裝置100的剖面圖，其沿第8A圖中的B-B線切割，顯示離子佈植製程107和109的組合結果。請參閱第8B圖，即使被閘極側壁間隔物110覆蓋，源極/汲極延伸區104c仍被充分地或大致上充分地摻雜至鰭片104的全部高度H1。特別是，源極/汲極延伸區104c的頂部(具有與深度D1相同的高度)主要藉由離子佈植摻雜，源極/汲極延伸區104c的中間部(具有高度H3)主要藉由離子佈植109摻雜，其中摻質從源極/汲極區104a分散至此中間部中，且源極/汲極區延伸區104c的下部(具有高度H2)主要藉由離子佈植107摻雜，其中摻質從鰭片側壁間隔物112分散至此下部中。藉由結合第一離子佈植製程107(步驟16)、將鰭片104(步驟20)部分地凹蝕和第二離子佈植製程109，本發明的實施例用一或多個摻質，均勻地或接近均勻地摻雜源極/汲極延伸區104c。這克服了在一些傳統輕摻雜源極/汲極區(LDD)摻雜製程中的遮蔽效應。實驗已顯示可透過本發明的實施例，達成在源極/汲極延伸區104c中的摻質濃度在約2E19至約5E19的範圍內。
在步驟24，方法10(第1圖)凹蝕源極/汲極區104a，以形成溝槽114(第9A及9B圖)。第9A圖顯示步驟24後的裝置100的透視圖，而第9B圖顯示裝置100的剖面圖，其沿第9A圖 中的B-B線。在此實施例中，將源極/汲極區104a的頂面凹蝕至低於鰭片側壁間隔物112的頂面，但高於隔離結構106的頂面的水平。在另一實施例中，將源極/汲極區104a的頂面凹蝕至低於隔離結構106的頂面的水平。步驟24可施加乾式蝕刻製程、溼式蝕刻製程、反應性離子蝕刻製程、其它合適的蝕刻製程或前述之組合。前述蝕刻對鰭片104中的材料有選擇性，且不會(或不顯著地)蝕刻閘極結構108、閘極側壁間隔物110、鰭片側壁間隔物112和隔離結構106。步驟24可更包含清潔製程，以移除蝕刻殘留物，並清潔鰭片104的表面，以用於後續的磊晶成長製程。
在步驟26，方法10(第1圖)在溝槽114中磊晶成長一或多個半導體材料(稱為磊晶部件116)作為源極/汲極部件。第10A圖顯示步驟26後的裝置100的透視圖，而第10B圖顯示裝罝100的剖面圖，其沿第10A圖中的B-B線切割。請參閱第10A圖，從溝槽114成長磊晶部件116，且擴張至鰭片側壁間隔物112上。在一些實施例中，取決於節距和尺寸，相鄰的磊晶部件116可彼此分開(如圖所示)或可合併在一起(未繪示)。磊晶部件116可包含用於N型鰭式場效電晶體的磊晶成長的矽(Si)或碳化矽(SiC)或用於P型鰭式場效電晶體的磊晶成長的矽鍺(SiGe)。再者，可用適合個別的N型和P型鰭式場效電晶體的適當摻質，來摻雜磊晶部件116。舉例而言，可用N型摻質例如磷(P)或砷(As)；或P型摻質例如硼(B)或銦(In)，來摻雜磊晶部件116。可原位(in situ)或非原位(ex-situ)摻雜磊晶部件116。
請參閱第10A及10B圖，在此製造階段的裝置100包含鰭片104、接合通道區104b的閘極結構108及在閘極結構108的側壁上的閘極側壁間隔物110。閘極側壁間隔物110設置於源極/汲極延伸區104c上。裝置100更包含鄰近閘極側壁間隔物110及源極/汲極延伸區104c的磊晶部件116及在磊晶部件116的下部的側壁上的鰭片側壁間隔物112。在一實施例中，用一或多個摻質，例如磷，來摻雜大部分的源極/汲極延伸區104c。在另一實施例中，用一或多個摻質，來摻雜源極/汲極延伸區104c的鰭片104的全部(或大抵上全部)高度H1。亦用一或多個摻質，來摻雜鰭片側壁間隔物112。在一實施例中，用一或多個摻質，來摻雜大部分的鰭片側壁間隔物112。特別是，在鰭片側壁間隔物112中的摻質亦包含於源極/汲極延伸區104c中。在一具體實施例中，鰭片側壁間隔物112中的摻質濃度大於源極/汲極延伸區104c中的摻質濃度。在另一實施例中，在源極/汲極延伸區104c中的摻質濃度為5E19cm-2或更高。在又另一實施例中，亦用一或多個摻質，來摻雜夾在鰭片側壁間隔物112之間的部分的源極/汲極區104a。
第10c圖顯示裝置100的變體，其中在步驟24的期間，將源極/汲極區104a凹蝕至低於隔離結構106的頂面的水平。此變體的其它面向與第10B圖中的裝置相同。
在步驟28，方法10(第1圖)執行其它製造製程，以形成完整的積體電路裝置。舉例而言，步驟28可沉積覆蓋裝置100上的各種結構的接觸蝕刻停止層(contact etch stop layer，CESL)，各種結構包含磊晶部件116、鰭片側壁間隔物112、 隔離結構106、閘極側壁間隔物110及閘極結構108。接觸蝕刻停止層可包含氮化矽(Si3N4)、氮氧化矽(SiON)、有氧(O)或碳(C)元素的氮化矽及/或其它材料；且可藉由電漿增強化學氣相沉積及/或其它合適的沉積或氧化製程，來形成接觸蝕刻停止層。在那之後，步驟28可沉積層間介電(interlayer dielectric，ILD)層於接觸蝕刻停止層上。層間介電層可包含材料，例如四乙基正矽酸鹽(tetraethylorthosilicate，TEOS)氧化物、未摻雜的矽酸鹽玻璃、或摻雜的矽氧化物，例如硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、熔融矽石玻璃(fused silica glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、摻雜硼的矽玻璃(boron doped silicon glass，BSG)及/或其它合適的介電材料。可藉由電漿增強化學氣相沉積製程、可流動的化學氣相沉積(flowable CVD，FCVD)製程或其它合適的沉積技術，來沉積層間介電層。
在沉積層間介電層之後，步驟28可使用一或多個蝕刻製程移除閘極結構108，以形成閘極溝槽且沉積高介電常數金屬閘極於溝槽中。高介電常數金屬閘極可包含高介電常數閘極介電層、在高介電常數閘極介電層上的功函數層及在功函數層上的金屬層。高介電常數閘極介電層可包含氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鈦(TiO2)、氧化釔(Y2O3)、鍶鈦酸鹽(strontium titanate)(SrTiO3)、其它合適的金屬氧化物或前述之組合；且可藉由原子層沉積及/或其它合適的方法，來沉積高介電常數閘極介電層。功函數層可為P型或N型。P型功函數層可包含選自但不限於氮化鈦(TiN)、氮化 鉭(TaN)、釕(Ru)、鉬(Mo)、鎢(W)、鉑(Pt)或前述之組合的群組的金屬。N型功函數層可包含選自但不限於鈦(Ti)、鋁(Al)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮化矽鉭(TaSiN)或前述之組合的群組的金屬。功函數層可包含複數個膜層且藉由化學氣相沉積、物理氣相沉積及/或其它合適的製程，來沉積功函數層。金屬層可包含鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)及/或其它合適材料；且可使用電鍍(plating)、化學氣相沉積、物理氣相沉積或其它合適的製程，來沉積金屬層。
步驟28更可形成接觸栓塞(contact plug)、金屬內連線及各種其它部件，以完成裝置100。
雖然不意圖限定本發明實施例，但本發明的一或多個實施例對半導體裝置及其形成製程提供許多益處。舉例而言，本發明的實施例實施具有第一摻雜、凹蝕及第二摻雜的製程，以完全地摻雜鰭片中的源極/汲極延伸區。所揭露的製程，即使以大抵上垂直(例如傾斜角度在5度之內)的離子佈植，仍獲得這樣的益處，避免在一些傳統輕摻雜源極/汲極區(LDD)摻雜製程中的遮蔽效應。本發明的實施例可輕易地整合至現有的半導體製造製程中。
在一示例性面向中，本發明實施例有關於一種方法。此方法包含提供包含基底、在基底上的鰭片以及接合鰭片的閘極結構的結構；執行第一佈植製程，以將摻質佈植至鄰近閘極結構的鰭片中；及形成閘極側壁間隔物於閘極結構的側壁上及鰭片側壁間隔物於鰭片的側壁上。此方法更包含執行第一蝕刻製程，以凹蝕鄰近閘極側壁間隔物的鰭片，而 保留鰭片的至少一部分於鰭片側壁間隔物上。在第一蝕刻製程之後，此方法更包含執行第二佈植製程，以將摻質佈植至鰭片及鰭片側壁間隔物中。在第二佈植製程之後，此方法更包含執行第二蝕刻製程，以凹蝕鄰近閘極側壁間隔物的鰭片，直到鰭片的頂面在鰭片側壁間隔物的頂面之下，從而在鰭片側壁間隔物之間產生溝槽；及磊晶成長半導體材料於溝槽中。
在此方法的一實施例中，第一佈植製程將摻質摻雜至鰭片中，直到第一深度，在第二蝕刻製程之前，鰭片在鰭片側壁間隔物上的部分具有第一高度，且第一深度大致上與第一高度相同。在此方法的另一實施例中，第一佈植製程將摻質摻雜至鰭片中，直到第一深度，第一蝕刻製程將鰭片的高度減少第二深度，且第一深度大致上與第二深度相同。
在此方法的另一實施例中，鰭片具有第一高度，第一佈植製程將摻質摻雜至鰭片中，直到第一深度，鰭片側壁間隔物具有第二高度，且第二高度小於第一高度減掉第一深度。在又一實施例中，第二高度大於或等於第一高度減掉兩倍的第一深度。
在此方法的一實施例中，在第二佈植製程的期間，鰭片側壁間隔物的高度為約10nm至約25nm。在一實施例中，摻質包含P型摻質。在另一實施例中，摻質包含N型摻質。在又一實施例中，摻質包含磷。
在此方法的另一實施例中，鰭片側壁間隔物包含氮化矽。在此方法的又另一實施例中，以0至約5度的傾斜角 度執行第二佈植製程。
在另一示例性面向中，本發明實施例有關於一種方法。此方法包含提供包含基底、在基底上的鰭片及接合鰭片的閘極結構的結構。此方法更包含執行第一佈植，將摻質佈植至鰭片中，產生鰭片的摻雜上部；及形成閘極側壁間隔物於閘極結構的側壁上和鰭片側壁間隔物於鰭片的側壁上，其中鰭片側壁間隔物在鰭片的摻雜上部之下。此方法更包含執行第一凹蝕，將鄰近閘極側壁間隔物的鰭片凹蝕，而保留至少部分的鰭片在鰭片側壁間隔物之上。此方法更包含執行第二佈植，將摻質佈植至鰭片和鰭片側壁間隔物中；執行第二凹蝕，將鄰近閘極側壁間隔物的鰭片凹蝕，從而在鰭片側壁間隔物之間產生溝槽；及在溝槽中磊晶成長半導體材料。
在此方法的一實施例中，第一凹蝕的深度約等於鰭片的摻雜上部的高度。在此方法的另一實施例中，摻質的第二佈植完全地穿透鰭片在鰭片側壁間隔物上的部分。在此方法的又另一實施例中，摻質的第二佈植完全地穿透鰭片側壁間隔物。在此方法的又另一實施例中，以約5度或更小的傾斜角度，執行摻質的第一和第二佈植。
在又另一示例性面向中，本發明實施例有關於一種半導體裝置。此半導體裝置包含基底；在基底上的隔離結構；在基底及隔離結構上的鰭片；接合鰭片的第一部分的閘極結構；在閘極結構的側壁上及在鰭片的第二部分上的第一側壁間隔物；在鰭片的第三部分上且鄰近第一側壁間隔物的磊晶源極/汲極(source/drain，S/D)部件；以及在隔離結構上 及在磊晶源極/汲極部件的一部分的側壁上的第二側壁間隔物，其中摻質分佈於鰭片的第二部分的大部分中。
在此半導體裝置的一實施例中，鰭片的第二部分的大部分包含濃度為5E19cm-2或更高的摻質。在此半導體裝置的另一實施例中，摻質亦分佈於第二側壁間隔物的大部分中。在又一實施例中，摻質包含磷，且第二側壁間隔物包含氮化矽。
以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍下，做各式各樣的改變、取代和替換。

Claims (1)

  1. 一種半導體裝置的形成方法，包括：提供一結構，包含一基底、一鰭片在該基底上以及一閘極結構接合該鰭片；執行一第一佈植製程，以將一摻質佈植至鄰近該閘極結構的該鰭片中；形成數個閘極側壁間隔物於該閘極結構的側壁上及鰭片側壁間隔物於該鰭片的側壁上；執行一第一蝕刻製程，以凹蝕鄰近該些閘極側壁間隔物的該鰭片，且保留該鰭片的至少一部分於該些鰭片側壁間隔物上；在該第一蝕刻製程之後，執行一第二佈植製程，以將該摻質佈植至該鰭片及該些鰭片側壁間隔物中；在該第二佈植製程之後，執行一第二蝕刻製程，以凹蝕鄰近該些閘極側壁間隔物的該鰭片，直到該鰭片的一頂面在該些鰭片側壁間隔物的一頂面之下，在該些鰭片側壁間隔物之間產生一溝槽；以及磊晶成長一半導體材料於該溝槽中。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10396156B2 (en) * 2018-01-29 2019-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method for FinFET LDD doping
US11437490B2 (en) * 2020-04-08 2022-09-06 Globalfoundries U.S. Inc. Methods of forming a replacement gate structure for a transistor device
US11355587B2 (en) 2020-08-06 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain EPI structure for device boost
US11532522B2 (en) 2021-01-19 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain EPI structure for improving contact quality

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6620679B1 (en) * 2002-08-20 2003-09-16 Taiwan Semiconductor Manufacturing Company Method to integrate high performance 1T ram in a CMOS process using asymmetric structure
US20050145956A1 (en) * 2004-01-05 2005-07-07 Taiwan Semiconductor Manufacturing Co. Devices with high-k gate dielectric
US7667271B2 (en) * 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
US8946829B2 (en) * 2011-10-14 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Selective fin-shaping process using plasma doping and etching for 3-dimensional transistor applications
US8664060B2 (en) * 2012-02-07 2014-03-04 United Microelectronics Corp. Semiconductor structure and method of fabricating the same
US8823102B2 (en) * 2012-11-16 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Device with a strained Fin
US9536792B2 (en) * 2013-01-10 2017-01-03 United Microelectronics Corp. Complementary metal oxide semiconductor field effect transistor, metal oxide semiconductor field effect transistor and manufacturing method thereof
CN105723515B (zh) * 2013-12-18 2019-11-05 英特尔公司 通过增大有效栅极长度来改进栅极对晶体管沟道的控制的技术
US9337316B2 (en) 2014-05-05 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method for FinFET device
CN105826190B (zh) * 2015-01-06 2019-08-27 中芯国际集成电路制造(上海)有限公司 N型鳍式场效应晶体管及其形成方法
CN105826257B (zh) * 2015-01-06 2019-03-12 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
KR102427596B1 (ko) * 2015-09-03 2022-07-29 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10276715B2 (en) * 2016-02-25 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor and method for fabricating the same
US10396156B2 (en) * 2018-01-29 2019-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method for FinFET LDD doping

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