TWI770827B - 半導體結構與其製造方法 - Google Patents

半導體結構與其製造方法 Download PDF

Info

Publication number
TWI770827B
TWI770827B TW110105865A TW110105865A TWI770827B TW I770827 B TWI770827 B TW I770827B TW 110105865 A TW110105865 A TW 110105865A TW 110105865 A TW110105865 A TW 110105865A TW I770827 B TWI770827 B TW I770827B
Authority
TW
Taiwan
Prior art keywords
semiconductor layer
layer
semiconductor
source
drain
Prior art date
Application number
TW110105865A
Other languages
English (en)
Other versions
TW202221792A (zh
Inventor
沙哈吉Ｂ 摩爾
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202221792A publication Critical patent/TW202221792A/zh
Application granted granted Critical
Publication of TWI770827B publication Critical patent/TWI770827B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一種製造半導體結構的方法包含提供基板，自基板延伸之半導體鰭片，及基板上方且與鰭片嚙合的閘極結構；蝕刻鰭片以形成源極/汲極(S/D)溝槽；及在S/D溝槽中磊晶生長S/D特徵，磊晶生長源極/汲極特徵包含磊晶生長具有矽鍺(SiGe)的第一半導體層；在第一半導體層上方磊晶生長具有SiGe的第二半導體層；在第二半導體層上方磊晶生長具有SiGe的第三半導體層；磊晶生長具有SiGe且置於源極/汲極特徵的角落部分處的第四半導體層。每第一、第二、第三及第四半導體層中包含p型摻雜劑，第四半導體層相較於每個第一、第二及第三半導體層中具有較高的p型摻雜劑濃度。

Description

半導體結構與其製造方法
本揭露的一些實施例是關於一種半導體結構與其製造方法，尤其是關於源極/汲極磊晶結構與其製造方法。
半導體記憶體電路(integrated circuit；IC)行業已經歷了指數增長。IC材料及設計之技術進步已產生了數代IC，其中每一代IC相較於先前一代IC具有更小且更複雜的電路。在IC演化過程中，功能密度(亦即，每晶片面積之互連裝置的數目)通常已增大，同時幾何尺寸(亦即，可使用製造製程產生的最小元件(或接線))已減小。此按比例縮小製程通常藉由增大生產效率且降低相關成本來提供益處。此按比例縮小亦已增大了處理及製造IC的複雜度，且為了實現這些進步，需要IC製程及製造上之類似發展。
舉例而言，當繼續按比例縮小時，源極/汲極(source/drain；S/D)接觸電阻在總電晶體電阻上變得愈來愈佔優勢。極欲用於減小S/D接觸電阻及形成高品質S/D特徵的方法及結構。
在一些實例態樣中，本揭露係針對一種製造半導體結構的方法，此方法包含提供結構，結構包含基板、自基板延伸之半導體鰭片、及在基板上方且與半導體鰭片嚙合的閘極結構。方法更包含蝕刻半導體鰭片以形成源極/汲極溝槽；及在源極/汲極溝槽中磊晶生長源極/汲極特徵。源極/汲極特徵的磊晶生長步驟包含：磊晶生長第一半導體層，第一半導體層在源極/汲極溝槽中具有矽鍺；在第一半導體層上方磊晶生長第二半導體層，第二半導體層具有矽鍺；在第二半導體層上方磊晶生長第三半導體層，第三半導體層具有矽鍺；及磊晶生長第四半導體層，第四半導體層具有矽鍺且置於源極/汲極特徵的一角落部分處，在角落部分處，源極/汲極特徵具有最大側向尺寸。第一半導體層、第二半導體層、第三半導體層及第四半導體層中的每一者包含p型摻雜劑，且第四半導體層相較於第一半導體層、第二半導體層及第三半導體層中的每一者具有p型摻雜劑的較高摻雜劑濃度。
在另一些實例態樣中，本揭露係針對一種半導體結構，半導體結構包含基板、半導體鰭片、源極/汲極特徵、接觸栓塞。自基板延伸半導體鰭片自基板延伸。源極/汲極特徵在半導體鰭片上方。接觸栓塞置於源極/汲極特徵上。源極/汲極特徵包含：第一半導體層、第二半導體層、第三半導體層、第四半導體層。第一半導體層具有矽鍺且置於半導體鰭片上。第二半導體層在第一半導體層上方具有矽 鍺且相較於半導體鰭片側向更寬地延伸。第三半導體層在第二半導體層上方具有矽鍺。第四半導體層具有矽鍺且置於源極/汲極特徵的角落部分處，在角落部分處。源極/汲極特徵具有最大側向尺寸。第一半導體層、第二半導體層、第三半導體層及第四半導體層中的每一者包含p型摻雜劑，且第四半導體層相較於第一半導體層、第二半導體層及第三半導體層具有p型摻雜劑的較高摻雜劑濃度。
在又一些實例態樣中，本揭露係針對一種半導體結構，半導體結構包含：基板、半導體鰭片、源極/汲極特徵、接觸栓塞。半導體鰭片自基板延伸且具有矽鍺；源極/汲極特徵在半導體鰭片的上方。接觸栓塞置於源極/汲極特徵上。源極/汲極特徵包含第一半導體層、第一半導體層上方的第二半導體層、第二半導體層上方的第三半導體層及置於源極/汲極特徵之角落部分處的第四半導體層，在角落處，源極/汲極特徵具有最大側向尺寸。第一半導體層、第二半導體層、第三半導體層及第四半導體層中的每一者包含摻雜有硼的矽鍺，第四半導體層相較於第一半導體層、第二半導體層及第三半導體層具有較高硼摻雜濃度，且第四半導體層中之硼摻雜濃度隨著第四半導體層之厚度增大而逐漸增大。
10:方法
12:操作
14:操作
16:操作
18:操作
20:操作
22:操作
24:操作
26:操作
28:操作
30:操作
32:操作
34:操作
36:操作
38:操作
100:裝置
102:基板
103:鰭片
103’:頂表面
103a:基底部分
103b:上部部分
104:源極/汲極(S/D)特徵
105:隔離結構
106:閘極堆疊
106’:閘極堆疊
106A:閘極介電層
106B:閘極電極層
107:鰭片側壁間隔物
107a:層
107b:層
107c:層
108:閘極間隔物
109:氣隙
110:CESL
112:ILD
128:矽化物特徵
130:觸點
150:源極/汲極(S/D)溝槽
152:矽晶種層
154:矽鍺晶種層
156:接觸孔
158:頂部部分
D1:層
D2-1:層
D2-2:層
D2-3:層
D3:層
P1:子層
P2:子層
t0:時間
t1:時間
t2:時間
t3:時間
t4:時間
t5:時間
t6:時間
t7:時間
t8:時間
t9:時間
t10:時間
t11:時間
t12:時間
在與隨附圖式一起研讀時，自以下詳細描述內容可最佳地理解本揭露之態樣。應強調的是，根據行業中之標準慣例， 各種特徵未按比例繪製。實際上，各種特徵之尺寸可為了論述清楚經任意地增大或減小。
第1A圖部分地繪示根據本揭露之實施例的處於製造階段之半導體裝置的立體圖。
第1B圖部分地繪示根據本揭露其中一個製造階段之實施例中，於第1A圖之在S/D區中的半導體裝置之一實施例，且沿著第1A圖之A-A線的橫截面圖。
第1C圖部分地繪示根據本揭露其中一個製造階段之實施例中，於第1A圖之半導體裝置且沿著第1A圖之B-B線的橫截面圖。
第1D-1圖及第1D-2圖分別圖示第1A圖之半導體裝置之實施例中S/D特徵之各種層中鍺原子百分比及p型摻雜劑(諸如硼)的摻雜濃度。
第1E圖部分地繪示根據本揭露之實施例的製造階段的實施例中，另一個第1A圖之半導體裝置之實施例的在S/D區中且沿著第1A圖之A-A線的橫截面圖。
第2A圖及第2B圖繪示根據本揭露之實施例的形成半導體裝置之方法的流程圖。
第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10圖、第11圖、第12圖及第13圖為根據本揭露之實施例，在根據第2A圖至第2B圖中之方法的各種製造階段期間，第1A圖中之半導體裝置之實施例之一部分沿著第1A圖中之A-A線的橫截面圖。
第3B圖、第4B圖、第5B圖、第6B圖、第7B圖、第 8B圖及第9B圖為根據本揭露之實施例，在根據第2A圖至第2B圖中之方法的各種製造階段期間，第1A圖中半導體裝置之實施例之一部分沿著第1A圖中之B-B線的橫截面圖。
第14圖圖示根據本揭露之實施例的在第2A圖及第2B圖中之方法之各種階段期間的熱製程。
以下揭示內容提供用於實施所提供標的物之不同特徵的許多不同實施例或實例。下文描述元件及配置之特定實例以簡化本揭露。當然，這些元件及配置僅為實例且並非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包含第一及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施例及/或組態之間的關係。
另外，空間相對術語，諸如「......下面」、「下方」、「下部」、「......上方」、「上部」及類似者本文中可出於易於描述而使用以描述如諸圖中圖示的一個元素或特徵與另一(些)元素或特徵之關係。空間相對術語意欲涵蓋裝置的使用或操作中之除了諸圖中描繪之定向外的不同定向。設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中使用之空間相對描述詞可同樣經因此解譯。再者，當 數字或數字範圍運用「大約」、「近似」及類似者描述時，在審閱本文中揭示之特定技術之後根據熟習此項技術者之知識，術語涵蓋係在所描述之數字的某些變化(諸如，+/-10%或其他變化)內的數字，除非以其他方式指定。舉例而言，術語「約5奈米」可涵蓋自4.5奈米至5.5奈米、4.0奈米至5.0奈米等的尺寸範圍。
本揭露大體上係關於半導體裝置及形成該些半導體裝置的方法。更特定而言，本揭露係關於形成針對p型電晶體，諸如p型鰭式場效電晶體(FinFET)或p型全環繞閘極(gate-all-around；GAA)裝置(諸如，GAA奈米導線或GAA奈米片材裝置)的源極/汲極(source/drain；S/D)特徵。本揭露之目標為藉由提供在S/D特徵之上部(或外部)部分處具有重度p型摻雜(或p摻雜)的S/D特徵來減小S/D接觸電阻。舉例而言，S/D特徵可包含具有硼(B)摻雜的矽鍺。在一實施例中，S/D特徵具備多個層(或子層)，這些多個層在p型摻雜通常隨著S/D特徵之厚度增大而逐漸增大的不同條件下磊晶生長。舉例而言，具有最高p型摻雜的子層可置於S/D特徵的角落處(諸如沿著矽鍺(110)平面)及S/D特徵的頂部處。具有最高p型摻雜的子層足夠厚，使得在接觸孔蝕刻製程完成之後，此類子層的剩餘部分仍足夠。此類子層之剩餘部分有助於減小串聯電阻及S/D接觸電阻。本揭露之這些及其他態樣將參看第1A圖至第14圖來進一步論述。
第1A圖部分地繪示根據本揭露之實施例的處於 製造階段之半導體裝置100的立體圖。半導體裝置100(或裝置100)出於圖示目的而提供，且不必將本揭露之實施例限於任何數目的裝置、數目的區，或結構或區的任何組態。此外，裝置100可為在IC或其一部分之製程期間製造的中間裝置或結構，此中間裝置或結構可包含靜態隨機存取記憶體(static random access memory；SRAM)及/或邏輯電路；被動元件，諸如電阻器、電容器及電感器；及主動元件，諸如p型場效電晶體(p-type field effect transistor；PFET)、n型FET(NFET)、諸如FinFET之多閘極FET、GAA裝置、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor；MOSFET)、互補金屬氧化物半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極電晶體、高電壓電晶體、高頻率電晶體、其他記憶體單元及其組合。
裝置100包含基板102，及形成於基板102中或基板102上的各種特徵。裝置100更包含藉由隔離結構105分離的一或多個半導體鰭片103。裝置100更包含相鄰於鰭片103之通道區的閘極堆疊(或閘極結構)106，及鰭片103上方及閘極堆疊106之兩側上的S/D特徵104。裝置100更包含閘極堆疊106之側壁上的閘極間隔物108，鰭片103之側壁上的鰭片側壁間隔物107。裝置100更包含一或多個介電層，諸如閘極間隔物108及S/D特徵104上方的接觸蝕刻終止層(contact etch stop layer； CESL)110，及CESL 110上方且填充相鄰閘極間隔物108之間的縫隙的介電層(或層間介電層(interlayer dielectric layer)或ILD)112。CESL 110及ILD 112在第1A圖中共同繪示為由虛線構成的立方體。裝置100可包含第1A圖中未繪示的其他特徵。裝置100之各種特徵(或元件)進一步描述如下文。
基板102在本實施例中為矽(Si)基板。在其他實施例中，基板102包含其他元素半導體，諸如鍺(Ge)；化合物半導體，組合如碳化矽(SiC)、砷化鎵(GaAs)、砷化銦(InAs)及磷化銦(InP)；或合金半導體，諸如碳化矽鍺(SiGeC)、砷磷化鎵(GaAsP)及磷化鎵銦(GaInP)。在實施例中，基板102可包含絕緣體上矽(silicon on insulator；SOI)基板，為了效能可對基板102增強應變及/或施加應力，基板102可包含磊晶區、摻雜區及/或包含其他合適特徵及層。
鰭片103包含一或多個半導體材料，諸如矽或矽鍺層。在一些實施例中，鰭片103包含交替地堆疊於彼此上方的多個半導體材料層，例如具有交替堆疊的多個矽層及多個矽鍺層。在如第1A圖及第1B圖中所繪示的本實施例中，每一鰭片103包含基板102上方的基底部分103a，及基底部分103a上方的上部部分103b。在一實施例中，基底部分103a直接連接至基板102，且上部部分103b直接連接至基底部分103a。在一實施例中，基底部分103a包含與基板102相同之材料，且上部部分103b包含與基 底部分103a不同的材料。舉例而言，基底部分103a包含矽，而上部部分103b包含矽鍺。在一實施例中，上部部分103b的底表面與隔離結構105之上表面為大約齊平的。S/D特徵104置於上部部分103b上。鰭片103可藉由任何合適方法來圖案化。舉例而言，可使用一或多種光微影製程，包含雙重圖案化或多重圖案化製程來圖案化鰭片103。大體而言，雙重圖案化或多重圖案化製程結合光微影及自對準製程，從而允許創造出的圖案具有相較於使用單一直接光學微影製程以其他方式可獲得的圖案較小的間距。舉例而言，在一個實施例中，犧牲層形成於基板上方，且使用光微影製程來圖案化犧牲層。使用自對準製程沿著圖案化之犧牲層來形成間隔物。接著移除犧牲層，且剩餘間隔物或心軸(mandrel)可接著用作為圖案化鰭片103的遮蔽器件。舉例而言，遮蔽器件可用於蝕刻凹槽至基板102上方或中的半導體層中，從而在基板102上留下鰭片103。蝕刻製程可包含乾式蝕刻、濕式蝕刻、反應性離子蝕刻(reactive ion etching；RIE)及/或其他合適製程。舉例而言，乾式蝕刻製程可使用含氧氣體、含氟氣體(例如，四氟化碳(CF4)、六氟化硫(SF6)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)及/或六氟乙烷(C2F6))、含氯氣體(例如，氯氣(Cl2)、三氯甲烷(CHCl3)、四氯化碳(CCl4)及/或三氯化硼(BCl3))、含溴氣體(例如，溴化氫(HBr)及/或三溴甲烷(CHBr3))、含碘氣體、其他合適氣體及/或電漿，及/或其組合。舉例而言，濕式蝕刻製程可 包含在以下各者中進行蝕刻：稀釋氫氟酸(diluted hydrofluoric acid；DHF)、氫氧化鉀(potassium hydroxide；KOH)溶液、氨、含氫氟酸(hydrofluoric acid；HF)、硝酸(HNO3)及/或乙酸(CH3COOH)的溶液或其他合適濕式蝕刻劑。可使用眾多其他實施例的方法以以形成鰭片103。
S/D特徵104可包含，舉例來說，用於施加恰當應力且增強裝置100的效能的磊晶半導體材料。在本實施例中，S/D特徵104包含磊晶生長之矽鍺(SiGe)合金，此矽鍺合金摻雜有一或多個p型摻雜劑，諸如硼(B)或銦(In)。相鄰S/D特徵104在一實施例中可保持彼此分離，或在其他實施例中合併成較大S/D特徵。在一個實施中，藉由蝕刻凹槽至鰭片103中且磊晶生長摻雜諸如硼及/或銦之一或多個p型摻雜劑的矽鍺合金來形成S/D特徵104。另外，每一個S/D特徵104可包含具有不同p型摻雜劑濃度及/或不同鍺原子百分比(Ge%)的多個矽鍺合金層。每一個S/D特徵104可具有任何合適形狀，諸如多面形狀。S/D特徵104之更多細節將參看本揭露之稍後章節的第1B圖、第1C圖、第1D-1圖及第1D-2圖進一步描述。
隔離結構105可包含氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、氟矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、低介電常數(k)介電質材料，及/或其他合適絕緣材料。在實施例中，隔離結構105藉由以下操作來形成：在基板102中或上方 蝕刻溝槽(例如，作為形成鰭片103之製程的部分)，用絕緣材料填充溝槽，及對絕緣材料執行化學機械平坦化(chemical mechanical planarization；CMP)製程及/或回蝕製程從而留下作為隔離結構105的剩餘絕緣材料。其他類型之隔離結構亦可為合適的，諸如場氧化物(field oxide)及區域矽氧化物(Local Oxidation of Silicon；LOCOS)。隔離結構105可包含多層結構，例如在基板102及鰭片103之表面上具有一或多個襯墊層，及一或多個襯墊層上方的主隔離層。
每一個閘極堆疊106包含多層結構。舉例而言，參看第1C圖，閘極堆疊106中之每一者可包含介電界面層(圖中未示)、介電界面層上方之閘極介電層106A(諸如具有SiO2)，及閘極介電層106A上方的閘極電極層106B。在一實施例中，每一個閘極堆疊106包含：可包含高k閘極介電層106A之所謂「高k金屬閘極」、高k閘極介電層上方的功函數層(閘極電極層106B的一部分)，及功函數層上方的金屬層(閘極電極層106B的另一部分)。閘極堆疊106可包含額外層，諸如頂蓋層及阻障層。在各種實施例中，介電界面層可包含諸如氧化矽(SiO2)或氮氧化矽(SiON)的介電材料，且可藉由化學氧化、熱氧化、原子層沉積(atomic layer deposition；ALD)、化學氣相沉積(chemical vapor deposition；CVD)及/或其他合適方法來形成。高k閘極介電材料可包含氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鑭(La2O3)、氧化鈦(TiO2)、 氧化釔(Y2O3)、鈦酸鍶(SrTiO3)、其他合適金屬氧化物或其組合；且可藉由ALD及/或其他合適方法來形成。功函數層可包含選自但不限於如下群組的金屬：氮化鈦鋁(TiAlN)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鎢(W)、鉑(Pt)、鋁(Al)或其組合；且可藉由CVD、PVD及/或其他合適製程來沉積。閘極電極層可包含多晶矽，或金屬，諸如鋁(Al)、鎢(W)、鈷(Co)、銅(Cu)，及/或其他合適材料；且可使用電鍍、CVD、PVD或其他合適製程來沉積。閘極堆疊106可藉由包含先閘極製程及後閘極製程的任何合適製程來形成。在先閘極製程中，沉積並圖案化各種材料層以在S/D特徵104形成之前形成閘極堆疊106。在後閘極製程(亦稱為閘極替換製程)中，首先形成犧牲(或臨時)閘極結構。接著，在形成S/D特徵104之後，犧牲閘極結構被移除且由閘極堆疊106替換。
每一個鰭片側壁間隔物107及閘極間隔物108可為單層或多層結構。在一些實施例中，每一個鰭片側壁間隔物107及閘極間隔物108包含介電材料，諸如氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、其他介電材料或其組合。在一實例中，鰭片側壁間隔物107及閘極間隔物108藉由以下操作形成：在包含閘極堆疊106及鰭片103的裝置100上方沉積第一介電層(例如，具有實質上均一厚度的SiO2層)作為襯墊層且在第一介電層上方沉積第二介電層(例如，Si3N4層)作為主要D狀間隔物；且接著非等向性地蝕刻以移除介電層的數個部分以形成鰭片 側壁間隔物107及閘極間隔物108。另外，可在生長S/D特徵104之前，在蝕刻製程期間部分移除鰭片側壁間隔物107，此蝕刻製程形成凹槽至鰭片103中。在一些實施例中，鰭片側壁間隔物107可藉由此類蝕刻製程完全移除。
CESL 110可包含氮化矽(Si3N4)、氮氧化矽(SiON)、具有氧(O)或碳(C)元素的氮化矽及/或其他材料。CESL 110可藉由電漿增強型CVD(plasma enhanced CVD；PECVD)製程及/或其他合適沉積或氧化製程形成。CESL 110覆蓋S/D特徵104之外部表面、閘極間隔物108之側壁及隔離結構105的頂表面。ILD 112可包含材料，諸如正矽酸乙酯(tetraethylorthosilicate；TEOS)形成之氧化物；未經摻雜之矽酸鹽玻璃；或經摻雜矽氧化物，諸如硼磷矽玻璃(borophosphosilicate glass；BPSG)、氟矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、磷矽玻璃(phosphosilicate glass；PSG)、硼矽玻璃(boron doped silicon glass；BSG)及/或其他合適介電材料。ILD 112可藉由PECVD製程、可流動化學氣相沉積(flowable CVD；FCVD)製程或其他合適沉積技術來沉積。在一實施例中，在基板102上方沉積作為共形層的CESL 110從而覆蓋基板上的各種結構，而ILD 112沉積於CESL 110上方以填充閘極堆疊106之間的溝槽。
第1B圖部分地繪示根據一實施例的半導體裝置100在S/D區中沿著第1A圖之A-A線的橫截面圖。參 看第1B圖，S/D特徵104在本實施例中包含多個層(或子層)，包含層D1、D2-1、D2-2、D2-3及D3。層D1置於半導體鰭片103上方。在一實施例中，層D1直接置於半導體鰭片103上方。層D1具有側向寬度(沿著「X」方向)，此側向寬度與半導體鰭片103的側向寬度大約相同。層D2-1置於層D1上方，且相較於半導體鰭片103及層D1在側向更寬地延伸(沿著「X」方向)。在一實施例中，層D2-1直接置於層D1上。層D2-2置於層D2-1上方。在一實施例中，層D2-2自層D2-1之外表面磊晶生長。在描繪於第1B圖中的實施例中，層D2-3置於S/D特徵104的角落部分處，在該角落部分處，S/D特徵104沿著「X」方向具有最大側向尺寸。在一實施例中，層D2-3置於由矽鍺(111)平面形成的角落部分處，且沿著矽鍺[110]方向延伸。層D3置於層D2-2及D2-3兩者上方。在本實施例中，每一個層D1、D2-1、D2-2、D2-3及D3包含摻雜有p型摻雜劑的矽鍺。在一實施例中，p型摻雜劑包含硼(B)。另外，層D2-3相較於每一個層D1、D2-1及D2-2具有較高的p型摻雜劑(諸如B)摻雜濃度。在一實施例中，層D2-3及D3可具有之大約相同的p型摻雜劑的摻雜濃度。
第1C圖部分地繪示根據一實施例的半導體裝置100沿著第1A圖之B-B線的橫截面圖。參看第1C圖，在此橫截面中，層D1、D2-1及D2-3係在蝕刻至半導體鰭片103中的S/D溝槽內，且保持於半導體鰭片103的 頂表面處或下方。另外，層D2-2部分係在S/D溝槽內。換言之，部分層D2-2在半導體鰭片103之頂表面下方延伸，且部分層D2-2在半導體鰭片103之頂表面上方延伸。再者，層D3係在半導體鰭片103的頂表面上方。
第1D-1圖及第1D-2圖繪示根據實施例的兩個圖形，此兩個圖形分別圖示S/D特徵104之各種層中鍺原子百分比(Ge%)及p型摻雜劑(諸如硼)的摻雜濃度。圖形沿著第1C圖中之C-C箭頭指向的方向繪製。以下論述內容共同參看第1B圖、第1C圖、第1D-1圖及第1D-2圖進行。
在本實施例中，半導體鰭片103之上部部分103b包含未經摻雜的矽鍺(矽鍺)。然而，自S/D特徵104擴散的摻雜劑可能非故意地摻雜半導體鰭片103的相鄰於S/D特徵104的數個部分(例如，在第1C圖中，半導體鰭片103的直接在閘極間隔物108下方的數個部分)。半導體鰭片103之上部部分103b中的鍺原子百分比(Ge%)在一實施例中為約15原子%至約30原子%。
在一實施例中，層D1包含直接在半導體鰭片103之上部部分103b上方的矽(Si)晶種層、矽晶種層上的矽鍺晶種層，及矽鍺晶種層上的經p型摻雜(諸如硼摻雜)的矽鍺層。在一實施例中，層D1沿著「X」方向具有範圍為約3奈米至約10奈米的厚度，及沿著「Z」方向範圍為約10奈米至約30奈米的高度。層D1的高度經控制，使得該層D1不在半導體鰭片103之頂表面上方延伸。層D1 的矽鍺晶種層及未經摻雜矽鍺層中之Ge%為約15原子%至約30原子%。層D1之矽鍺晶種層及經摻雜矽鍺層中的Ge%與半導體鰭片103之上部部分103b中的Ge%大約相同。在一實施例中，層D1之經硼摻雜矽鍺層中硼的濃度為約5E19個原子/立方公分至約5E20個原子/立方公分。層D1中之三層結構有助於減小在層D1上生長之矽鍺合金中的缺陷且有助於減小電晶體中的短通道效應。
在一實施例中，層D2-1包含生長於不同製程條件下的兩個子層P1及P2。通常，層D2-1中之Ge%隨著層D2-1之厚度從層D1開始增大而逐漸增大。在一實施例中，層D2-1中之Ge%通常自約25原子%增大至約65原子%。層D2-1中之梯度Ge%有助於減小矽鍺合金中因為矽及鍺晶格結構中之差異造成的缺陷。在本實施例中，層D2-1為S/D特徵104中的最厚層。換言之，層D2-1相較於層D1、D2-2、D2-3及D3中的任一者為較厚的。因此，減小層D2-1中之缺陷改良S/D特徵104中的總體結晶品質。另外，層D2-1中之摻雜濃度自層D1中的摻雜濃度增大。特別而言，子層P1中之摻雜濃度自層D1的摻雜濃度逐漸增大，且子層P2中之摻雜濃度自子層P1中之摻雜濃度逐漸減低。在一實施例中，子層P1中之硼摻雜濃度從層D1的摻雜濃度自約5E20個原子/立方公分逐漸增大至約1E21個原子/立方公分。在一實施例中，子層P2中之硼摻雜濃度從子層P1的摻雜濃度自約1E21個原子/立方公分逐漸減低至約8E20個原子/立方公分。在各 種實施例中，子層P2之最外部分相較於子層P1的最內部分仍具有較高摻雜濃度。藉由提供在不同製程條件下生長之兩個子層P1及P2，Ge%及摻雜濃度各自達到所要程度，從而使得子層P2之最外部分適用於D2-2層的生長。舉例而言，Ge%在層D1、D2-1、D2-2、D2-3及D3之中，Ge%在層D2-1的最外部分處達到峰值，而層D2-1之最外部分的摻雜濃度保持於相對較低的程度。層D2-1沿著「X」方向可具有範圍為約20奈米至約60奈米的厚度(在其最寬部分處)(參見第1B圖)。在一實施例中，層D2-1之厚度為層D1之厚度的約4至6倍。換言之，層D2-1沿著「X」方向實質上延伸超出層D1。在一實施例中，子層P1之厚度小於或等於子層P2之厚度。
在實施例中，層D2-2在整個厚度範圍內具有實質恆定的Ge%。舉例而言，層D2-2中之Ge%可係在約45原子%至約65原子%的範圍內。層D2-2有時被稱作標記層，因為層D2-2Ge%為實質上恆定的，而下層(亦即，層D2-1)及上層(亦即，D2-3)各自具有梯度Ge%。因此，層D2-2標記出磊晶生長製程中之改變。在一實施例中，層D2-2中之Ge%相較於層D2-1中的峰值Ge%，稍低例如約1原子%至約5原子%。另外，層D2-2在整個厚度範圍內具有梯度摻雜濃度，其中摻雜濃度隨著層D2-2之厚度自層D2-1開始增大而逐漸增大。相較於其他層中的摻雜濃度梯度，層D2-2中之摻雜濃度梯度(亦即，摻雜濃度增大的速率)較高。在一實施例中，硼摻雜濃度隨著層 D2-2之厚度自層D2-1開始增大而自約1E21個原子/立方公分逐漸增大至約2E21個原子/立方公分。相較於層D2-1(子層P1及P2)中的摻雜濃度，層D2-2中之摻雜濃度較高。層D2-2之厚度小於層D2-1的厚度。舉例而言，層D2-2之厚度為層D2-1之厚度的約0.2至約0.4倍。在一實施例中，層D2-2之厚度係在約5奈米至約15奈米的範圍內。
在一實施例中，層D2-3在整個厚度範圍內具有梯度Ge%，其中隨著層D2-3之厚度增大，Ge%自層D2-2之開始位置起逐漸減低。舉例而言，層D2-3中之Ge%在一實施例中可從層D2-2自約65原子%逐漸減低至約40原子%。如參看第1E圖的論述中，裝置100更包含置於層D2-3上的矽化物特徵128及觸點130。在層D2-3中具有相對較低的Ge%有助於減小潛在的鍺的壓擠及凝聚，藉此減小薄層電阻及接觸電阻。一開始，層D2-3中之摻雜濃度自層D2-2中之摻雜濃度增大，且接著保持實質恆定。舉例而言，層D2-3之內部部分中的硼摻雜濃度可從層D2-2自約1E21個原子/立方公分逐漸增大至約3E21個原子/立方公分，且層D2-3之外部部分中的硼摻雜濃度可為實質恆定的且係在自約2.6E21個原子/立方公分至約3E21個原子/立方公分的範圍內。相較於層D1、D2-1及D2-2中的任一者，層D2-3中之摻雜濃度為較高的。因此，S/D特徵104中之摻雜濃度自其初始層D1(其具有相對低的摻雜濃度)至層D2-3逐漸增大。層D2-3中之 高摻雜濃度提供減小的串聯電阻及減小之接觸電阻。層D2-3之厚度大於層D2-2的厚度。舉例而言，層D2-3之厚度可為層D2-2之厚度的約2至約6倍。在一實施例中，層D2-3之厚度係在約10奈米至約30奈米的範圍內。
在一實施例中，層D3在整個厚度範圍內具有實質恆定的Ge%，其中Ge%低於或等於層D2-3的Ge%。舉例而言，層D3中之Ge%在一實施例中可係在約40原子%至約60原子%的範圍內。在另一實施例中，層D3在整個厚度範圍內具有梯度Ge%，其中隨著層D3之厚度增大，自開始位置遠離層D2-2及D2-3，Ge%逐漸減低。如參看第1E圖的論述中，裝置100更包含置於層D3上的矽化物特徵128及觸點130。在層D3中具有相對較低的Ge%有助於減小潛在的Ge的壓擠及凝聚，藉此減小薄層電阻及接觸電阻。在一實施例中，層D3中之摻雜濃度可自層D2-3中之摻雜濃度稍微減低，且接著保持實質恆定。在另一實施例中，層D3中之摻雜濃度與層D2-3中的摻雜濃度大約相同。相較於層D1、D2-1及D2-2中的任一者，層D3中之摻雜濃度為較高的。在一實施例中，層D3中之硼摻雜濃度為實質上恆定的，且係在自約1E21個原子/立方公分至約2E21個原子/立方公分的範圍內。層D3中之高摻雜濃度提供減小的串聯電阻及減小之接觸電阻。在一實施例中，層D3之厚度大於或等於層D2-2的厚度。舉例而言，層D3之厚度可為層D2-2之厚度的約1至約2 倍。在一實施例中，層D3之厚度係在約5奈米至約30奈米的範圍內。層D2-3及D3中之p型摻雜(諸如硼摻雜)為高的(高於其他層D2-2、D2-1及D1)以維持S/D特徵104的所要形狀。此情形有助於在接觸孔蝕刻期間維持S/D特徵104的形狀，此係由於較高p型摻雜在接觸孔蝕刻製程期間通常提供較高蝕刻阻力。另外，當Ge%接近填隙位點的飽和度時，Ge%與磊晶層中的摻雜(諸如硼摻雜)成反比。與層D2-2相比較，層D2-3及D3中的Ge%稍微減小以允許較高摻雜。
在一實施例中，S/D特徵104可為獨立的。換言之，相鄰S/D特徵104並不彼此合併或接觸。在另一實施例中，相鄰S/D特徵104彼此合併以形成較大S/D特徵。第1E圖圖示一個此類實施例。參看第1E圖，兩個相鄰鰭片103上之S/D特徵104彼此合併，從而在S/D特徵104之合併部分與底下的鰭片側壁間隔物107之間留下氣隙109。裝置100包含置於S/D特徵104上的矽化物特徵128及置於矽化物特徵128上的觸點130。更特定而言，矽化物特徵128置於層D2-3及D3上，這些層具有相對較高的摻雜濃度及相對較低的Ge%(與如上文論述之層D2-2相比較)。另外，矽化物特徵128與S/D特徵104之間的界面可為波浪型的以增大其之間的界面面積。在本實施例中，矽化物特徵128包含具有矽鍺及一或多種金屬的一或多種化合物。舉例而言，矽化物特徵128可包含矽鍺化鈦(TiSiGe)、矽鍺化鎳(NiSiGe)、矽鍺化鎳-鉑 (NiPtSiGe)、矽鍺化釔(YbSiGe)、矽鍺化鉑(PtSiGe)、矽鍺化銥(IrSiGe)、矽鍺化鉺(ErSiGe)、矽鍺化鈷(CoSiGe)或其他合適化合物。在實施例中，S/D觸點130可包含鎢(W)、鈷(Co)、銅(Cu)、其他金屬，諸如氮化鈦(TiN)、氮化鈦鋁(TiAlN)、氮化鎢(WN)、氮化鉭(TaN)的金屬氮化物或其組合，且可藉由CVD、PVD、電鍍及/或其他合適製程形成。第1E圖進一步圖示，鰭片側壁間隔物107在此實施例中包含多個層107a、107b及107c。舉例而言，層107a可包含氮化矽，層107b可包含碳氮氧矽或碳氮化矽，且層107c可包含二氧化矽。
第2A圖至第2B圖繪示根據本揭露之各種態樣的形成半導體裝置100之實施例之方法10的流程圖。方法10僅為實例，且並非意欲將本揭露限於超出申請專利範圍中明確敘述的內容。可在方法10之前、期間且之後提供額外操作，且針對方法的額外實施例，可替換、刪除或重新定位所描述之一些操作。方法10在下文結合第3A圖至第13圖描述，第3A圖至第13圖為半導體裝置100處於製造製程之各種階段的橫截面視圖。特別而言，第3A圖、第4A圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10圖、第11圖、第12圖及第13圖為裝置100之一部分沿著第1A圖之鰭片寬度方向「A-A」的橫截面視圖；且第3B圖、第4B圖、第5B圖、第6B圖、第7B圖、第8B圖及第9B圖為裝置100之部分沿著第1A圖之鰭片長度方向「B-B」的橫截面圖。
在操作12處，方法10(第2A圖)提供裝置100之結構，如第3A圖及第3B圖中所繪示。參看第3A圖至第3B圖，裝置100包含基板102，及形成於基板102中或上的各種特徵。裝置100更包含藉由隔離結構105分離的一或多個半導體鰭片103。每一鰭片103包含基底部分103a及上部部分103b。裝置100更包含相鄰於鰭片103之通道區的閘極堆疊(或閘極結構)106’。裝置100更包含閘極堆疊106’之側壁上的閘極間隔物108、鰭片103之側壁上的鰭片側壁間隔物107。閘極堆疊106’為犧牲結構，這些犧牲結構在本實施例中在後續製程中將被高k金屬閘極堆疊替換。犧牲閘極堆疊106’可包含犧牲閘極介電層(諸如氧化矽)及犧牲閘極電極層(諸如多晶矽)。基板102、鰭片103、隔離結構105及閘極間隔物108已參看第1A圖予以論述。在一實施例中，基板102包含Si(100)，且半導體鰭片103包含矽鍺(Si1-xGex)，其中Ge%係在自約15原子%至約30原子%的範圍內。
在操作14處，方法10(第2A圖)蝕刻半導體鰭片103，特別是上部部分103b以形成S/D溝槽150，諸如第4A圖及第4B圖中所繪示。在本實施例中，S/D溝槽150之底表面係在隔離結構105之頂表面上方，因此S/D溝槽150之底表面及側壁表面係在半導體鰭片103之上部部分103b內。在其他實施例中，S/D溝槽150的底表面可在隔離結構105之頂表面下方延伸。另外，「Y-Z」平面中S/D溝槽150的輪廓(第4B圖)在此實施例中為具 有圓形底部角落的實質矩形，但在其他實施例中可具有其他形狀，諸如多邊形(諸如六邊形)。再者，S/D溝槽150可沿著「Y」方向直接在閘極間隔物108下方延伸。沿著「X」方向，S/D溝槽150的形狀受鰭片側壁間隔物107限制。第4A圖亦使用虛線框圖示半導體鰭片103的剩餘部分。操作14可應用乾式蝕刻、濕式蝕刻或其組合。在蝕刻製程結束後，操作14在針對後續磊晶生長製程的準備中可對S/D溝槽150執行清洗製程。在一實施例中，清洗製程在諸如第14圖中所繪示，在室溫(例如，攝氏20度)至約攝氏200度的溫度範圍下執行歷時時間t0至時間t1的持續時間。
在操作16處，方法10(第2A圖)在S/D溝槽150中磊晶生長層D1，諸如第5A圖及第5B圖中所圖示。在本實施例中，操作16包含在S/D溝槽150之表面上沉積矽晶種層152，及在高溫下烘烤裝置100以修復原子混亂。矽晶種層152可在諸如第14圖中所繪示的攝氏650度至約攝氏750度的溫度範圍下沉積歷時時間t1至時間t2的持續時間。裝置100之烘烤可在諸如第14圖中所繪示的約攝氏700度至約攝氏850度的溫度範圍下執行歷時時間t2至時間t3的持續時間。特別而言，用於烘烤操作之溫度高於用於其他操作的溫度。在烘烤結束之後，操作16在矽晶種層152上沉積矽鍺晶種層154。矽鍺晶種層154包含Si1-xGex，其中x係在5原子%至20原子%的範圍內。矽鍺晶種層154在類似於矽晶種層152之沉積期 間之溫度的溫度下沉積(諸如在第14圖中所繪示，歷時時間t3至時間t4的持續時間)。隨後，操作16在矽鍺晶種層154上方沉積層D1，其中層D1包含p型摻雜的矽鍺。在一實施例中，層D1包含硼摻雜的Si1-xGex，其中Ge%是在自約15原子%至約30原子%的範圍內，且硼摻雜濃度係在自約5E19個原子/立方公分至約5E20個原子/立方公分的範圍內。可使用選擇性生長及蝕刻(selective growth and etching；SGE)製程形成層D1，且在諸如第14圖中所繪示，在約攝氏600度至約攝氏700度的溫度範圍下歷時時間t4至時間t5的持續時間形成層D1。舉例而言，操作16可供應諸如鍺甲烷(GeH4)、乙硼烷(B2H4)、氯化氫(HCl)及二氯矽烷(H2SiCl2)的氣體至磊晶腔室。除了以上氣體外，操作16亦可供應矽甲烷(SiH4)至腔室。氣體之間的比率(諸如氣體流動比率)經控制以達成上文論述的Ge%及硼摻雜濃度。在一實施例中，矽晶種層152、154及層D1沿著「X」方向合計具有約3奈米至約10奈米的厚度，及沿著「Z」方向約10奈米至約30奈米的高度。
在操作18處，方法10(第2A圖)在S/D溝槽150中磊晶生長層D2-1，諸如第6A圖及第6B圖中所繪示。參看第6A圖及第6B圖，層D2-1自鰭片側壁間隔物107之界線生長，且沿著「Z」方向垂直且沿著「X」方向側向地擴展。相鄰鰭片103上之層D2-1合併成較大磊晶特徵，從而在經合併之層D2-1與鰭片側壁間隔物107之 間產生氣隙(或縫隙)109。然而，層D2-1之頂表面保持為低於半導體鰭片103之頂表面103’，舉例而言，以避免在磊晶生長與閘極間隔物108中之介電層接觸時可能發生的生長缺陷。層D2-1的Ge%、p型摻雜濃度及厚度已在上文參看第1D-1圖及第1D-2圖進行論述。層D2-1可使用選擇性生長及蝕刻(selective growth and etching；SGE)製程形成，且在諸如第14圖中所繪示，在約攝氏580度至約攝氏650度的溫度範圍下歷時時間t5至時間t6的持續時間形成。操作18之溫度低於操作16的溫度，以在操作18期間，而非在操作16期間達成較高p型摻雜(諸如硼摻雜)。
在一實施例中，操作18藉由控制各種前驅物及蝕刻氣體的氣體流動速率來控制層D2-1的晶面、Ge%及p型摻雜濃度。舉例而言，操作18可逐漸增大含鍺氣體(或氣體混合物)(諸如GeH4)的氣體流動速率(諸如自約300sccm至約750sccm)，逐漸減低含矽氣體(或氣體混合物)(諸如H2SiCl2及/或SiH4)的流動速率(諸如自約60sccm至約30sccm)，逐漸增大含p型摻雜p型摻雜劑氣體(諸如B2H4)的氣體流動速率(諸如自約100sccm至約250sccm)，且逐漸增大諸如HCl之蝕刻氣體之氣體流動速率(諸如自約100sccm至約250sccm)。藉由控制如上文所論述之氣體流動速率，可達成如第1D-1圖及第1D-2圖中所繪示的層D2-1中之Ge%及摻雜劑濃度。舉例而言，因為含鍺氣體之氣體流動速率持續增大，同時 含矽氣體之氣體流動速率持續減低，所以層D2-1中的Ge%在子層P1及P2期間持續自層D1開始增大。同時，含p型摻雜劑之氣體的氣體流動速率持續增大，從而在子層P1期間導致摻雜劑濃度自層D1開始逐漸增大。一旦p型摻雜劑達到矽鍺晶體(層D2-1)的飽和(或最大)固體溶解度，p型摻雜劑便過渡至子層P2，且其矽鍺的濃度保持相對恆定或稍微減低，儘管含p型摻雜劑之氣體的氣體流動速率仍增大。另外，諸如HCl之蝕刻氣體的流動速率在子層P2中比在子層P1中高，此情形有助於控制潛在地沿著矽鍺[110]方向之矽鍺磊晶生長的面(或形狀)。
在另一實施例中，操作18藉由控制各種前驅物及蝕刻氣體的氣體流動速率之間的比率來控制層D2-1的晶面、Ge%及p型摻雜濃度。舉例而言，操作18可逐漸增大含鍺氣體(或氣體混合物)(諸如GeH4)之氣體流動速率與含矽氣體(或氣體混合物)(諸如H2SiCl2及/或SiH4)的氣體流動速率之間的第一比率以藉此逐漸從層D1增大層D2-1中的Ge%。舉例而言，操作18在層D2-1之生長(子層P1及P2兩者)期間將第一比率自約5逐漸增大至約25以達成第1D-1圖中繪示的Ge%變化。對於另一實例，操作18可逐漸減低含鍺氣體(或氣體混合物)(諸如GeH4)的氣體流動速率與含p型摻雜劑之氣體(或氣體混合物)(諸如B2H4)的氣體流動速率之間的第二比率，以藉此在子層P1期間逐漸從層D1開始增大摻雜劑濃度，且在p型摻雜劑在矽鍺中達到其飽和(或最大)固體溶解度之後 在子層P2期間保持摻雜劑濃度相對恆定或稍微減低。舉例而言，操作18在層D2-1之生長(子層P1及P2兩者)期間將第二比率自約10逐漸減低至約2以達成第1D-2圖中繪示的摻雜劑濃度變化。操作18可同時增大第一比率且減低第二比率以達成繪示於第1D-1圖中的Ge%變化及繪示於第1D-2圖中的摻雜劑濃度變化。
在操作20處，方法10(第2A圖)在S/D溝槽150中磊晶生長層D2-2，諸如第7A圖及第7B圖中所繪示。參看第7A圖及第7B圖，層D2-2沉積於層D2-1上方。在本實施例中，操作20在不供應蝕刻氣體情況下沉積層D2-2。含鍺氣體(或氣體混合物)(諸如GeH4)與含矽的另一氣體(或氣體混合物)(諸如H2SiCl2及/或SiH4)之間的氣體流動比率保持實質上恆定，使得所沉積矽鍺中的Ge%隨著磊晶層D2-2之厚度從層D2-1開始增大而為實質上恆定的。同時，含p型摻雜劑之氣體(諸如B2H4)與含鍺氣體之間的氣體流動比率持續增大，使得p型摻雜濃度隨著磊晶層之厚度從層D2-1開始增大而持續增大。層D2-2可在諸如第14圖中所繪示的攝氏580度至約攝氏650度的溫度範圍下形成歷時時間t6至時間t7的持續時間。如第14圖中所繪示，在層D2-1及層D2-2的沉積之間，清洗製程(諸如使用HCl)可在時間時間t6執行，以避免非所要的磊晶生長且控制S/D特徵104的形狀。在一些實施例中，在HCl清洗期間，鍺沉積氣體(諸如GeH4)可流動至磊晶腔室中以加速蝕刻。舉例而言，鍺充當催化 劑，藉此增大蝕刻速率及相對於矽的蝕刻選擇性。鍺源在蝕刻製程期間動態地形成矽鍺表面層。鍺經由擴散穿透至α-Si中，從而形成具有高鍺濃度的α-SiGe膜。至c-Si的鍺擴散是被限制的。層D2-2的Ge%、p型摻雜濃度及厚度已在上文參看第1D-1圖及第1D-2圖予以論述。如第7A圖及第7B圖中所繪示，層D2-2幾乎填滿S/D溝槽150，且層D2-2之頂表面在一實施例中可處於與半導體鰭片103之頂表面相同的高度或稍微高於半導體鰭片103之頂表面。
在操作22處，方法10(第2A圖)在層D2-2上方磊晶生長層D2-3，諸如第8A圖及第8B圖中所繪示。參看第8A圖，層D2-3置於S/D特徵104之角落處，且沿著矽鍺[110]方向延伸。在第8B圖中，層D2-3自鰭片103之中心線偏移，但出於圖示之目的疊置於層D2-2上。操作22執行SGE製程以形成層D2-3。在一實施例中，含鍺氣體(或氣體混合物)(諸如GeH4)與含矽的另一氣體(或氣體混合物)(諸如H2SiCl2及/或SiH4)之間的氣體流動比率持續減低，使得所沉積矽鍺中的Ge%隨著磊晶層D2-3之厚度從層D2-2開始增大而減低。在一實施例中，含p型摻雜劑之氣體(諸如，B2H4)與含鍺氣體之間的氣體流動比率持續增大，使得p型摻雜濃度隨著磊晶層之厚度從層D2-2開始增大而逐漸增大。在層D2-3之沉積期間，p型摻雜劑(諸如硼)沿著矽鍺(110)平面堆積，且在S/D特徵104中產生最高p型摻雜濃度。在一實施例 中，層D2-3在諸如第14圖中所繪示的約攝氏580度至約攝氏650度的溫度範圍下形成歷時時間t7至時間t8的持續時間。層D2-3的Ge%、p型摻雜濃度及厚度已在上文參看第1D-1圖及第1D-2圖予以論述。
在操作24處，方法10(第2A圖)在層D2-2及D2-3上方磊晶生長層D3，諸如第9A圖及第9B圖中所繪示。參看第9A圖及第9B圖，層D3置於S/D特徵104之頂部上，且在半導體鰭片103之頂表面上方延伸。在一實施例中，在沉積層D3之前，操作24執行清洗製程(諸如使用HCl)(諸如在第14圖中的時間時間t8處)以避免非所要的磊晶生長且控制S/D特徵104的形狀。在一些實施例中，在HCl清洗期間，鍺沉積氣體(諸如GeH4)可流動至腔室中以加速蝕刻，如上文所論述。在實施例中，操作24執行循環沉積及蝕刻製程(cyclic deposition and etching process；CDE)以控制S/D特徵104的形狀。舉例而言，如第14圖中所圖示，操作24可在時間t9、t10、t11及t12執行蝕刻製程(諸如使用HCl)，且自時間t8至時間t9、自時間t9至時間t10、自時間t10至時間t11、自時間t11至時間t12且在時間t12之後執行磊晶生長。含鍺氣體(或氣體混合物)(諸如GeH4)與含矽的另一氣體(或氣體混合物)(諸如H2SiCl2及/或SiH4)之間的氣體流動比率保持實質上恆定，使得所沉積矽鍺中的Ge%隨著磊晶層D3之厚度從層D2-3開始增大而為實質上恆定的。同時，含p型摻雜劑之氣體(諸如，B2H4)與含鍺氣體之間 的氣體流動比率保持實質上恆定，使得p型摻雜濃度隨著磊晶層之厚度從層D2-3開始增大而保持實質上恆定。層D3可在諸如第14圖中所繪示的攝氏580度至約攝氏650度的溫度範圍下形成歷時時間t8至時間t12的持續時間。層D3的Ge%、p型摻雜濃度及厚度已在上文參看第1D-1圖及第1D-2圖予以論述。
在操作26處，方法10(第2A圖)形成CESL 110及ILD 112。舉例而言，CESL 110可沉積於以下各者之各種表面上方：S/D特徵104、鰭片側壁間隔層107、閘極間隔物108及犧牲閘極堆疊106’。接著，ILD 112沉積於CESL 110上方，且填充各種結構之間的間隔。操作26可執行CMP製程以平坦化ILD層之頂表面且未針對閘極替換製程暴露犧牲閘極堆疊106’。CESL 110可包含氮化矽(Si3N4)、氮氧化矽(SiON)、具有氧(O)或碳(C)元素的氮化矽及/或其他材料。CESL 110可藉由電漿增強型化學氣相沉積(plasma enhanced CVD；PECVD)製程及/或其他合適沉積或氧化製程來形成。ILD 112可包含以下材料，諸如正矽酸乙酯(tetraethylorthosilicate；TEOS)形成之氧化物；未經摻雜之矽酸鹽玻璃；或經摻雜矽氧化物，諸如硼磷矽玻璃(borophosphosilicate glass；BPSG)、氟矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、磷矽玻璃(phosphosilicate glass；PSG)、硼矽玻璃(boron doped silicon glass；BSG)及/或其他合適介電材料。 ILD 112可藉由PECVD製程、可流動化學氣相沉積(flowable CVD；FCVD)製程或其他合適沉積技術來沉積。
在操作28處，方法10(第2B圖)用功能閘極堆疊106替換犧牲閘極堆疊106’。舉例而言，操作28可執行一或多個蝕刻製程以移除犧牲閘極堆疊106’，從而產生閘極溝槽且沉積功能閘極堆疊106至閘極溝槽中。
在操作30處，方法10(第2B圖)貫穿ILD 112及CESL 110蝕刻出S/D接觸孔156，以暴露S/D特徵104，諸如在一實施例中的第10圖中所繪示。在一實施例中，蝕刻遮罩形成於裝置100上方，從而提供開口，從而暴露裝置100的各種部分。開口對應於裝置100的S/D特徵104之S/D觸點將形成的區域。隨後，舉例而言，使用乾式蝕刻製程、濕式蝕刻製程、反應性離子蝕刻製程、其他合適蝕刻製程或其組合，經由開口進行蝕刻裝置100以移除ILD 112及CESL 110的暴露部分。在一實施例中，層D3可藉由蝕刻製程經部分或完全蝕刻。在一實施例中，層D3在S/D特徵104之頂部處為約5奈米至約6奈米厚，而蝕刻製程蝕刻至S/D特徵104中的深度達約10奈米至約15奈米，此操作產生S/D特徵104的波狀頂表面，且是為了更多接觸面積。
在操作32處，方法10(第2B圖)準備S/D特徵104之頂部部分158以用於後續矽化物的形成，諸如第11圖中所繪示。在一實施例中，操作32包含植入諸如硼之p 型摻雜劑至S/D特徵104的頂部部分158中，且使裝置100退火以活化摻雜劑。頂部部分158可具有在約1奈米至約5奈米之範圍內的厚度。在一實施例中，操作32包含對S/D特徵104之頂部部分158執行鍺預先非晶向化植入(Ge pre-amorphization implant；Ge PAI)。在一實施例中，操作32可執行硼植入/活化及Ge PAI兩者。在另一實施例中，操作32可執行Ge PAI而不執行B植入/活化。
在操作34處，方法10(第2B圖)在S/D特徵104上方形成矽化物特徵128，諸如第12圖中所繪示。在一實施例中，操作34包含：沉積一或多種金屬至接觸孔156中，使裝置100退火，使得一或多種金屬與S/D特徵104(特別是S/D特徵104的頂部部分158)反應以形成矽化物特徵128，及移除未反應金屬。一或多種金屬可包含鈦(Ti)、鉭(Ta)、鎳(Ni)、鉑(Pt)、鐿(Yb)、銥(Ir)、鉺(Er)、鈷(Co)或其組合(例如，兩種或兩種以上金屬的合金)，且可使用CVD、PVD、ALD或其他合適方法來沉積。矽化物特徵128可包含矽鍺化鈦(TiSiGe)、矽鍺化鎳(NiSiGe)、矽鍺化鎳-鉑(NiPtSiGe)、矽鍺化鐿(YbSiGe)、矽鍺化鉑(PtSiGe)、矽鍺化銥(IrSiGe)、矽鍺化鉺(ErSiGe)、矽鍺化鈷(CoSiGe)，或其他合適化合物。
在操作36處，方法10(第2B圖)藉由在接觸孔156中沉積一或多種金屬或金屬化合物(例如，TiN)而在 矽化物特徵128上方形成S/D接觸栓塞(或簡單來說，S/D觸點)130。參看第13圖，S/D觸點130沉積於矽化物特徵128上方，矽化物特徵128與具有矽鍺合金的S/D特徵104介接。在實施例中，S/D觸點130可包含鎢(W)、鈷(Co)、銅(Cu)、其他金屬，諸如氮化鈦(TiN)、氮化鈦鋁(TiAlN)、氮化鎢(WN)、氮化鉭(TaN)的金屬氮化物或其組合，且可藉由CVD、PVD、電鍍及/或其他合適製程來形成。可執行CMP製程以平坦化裝置100的頂表面，移除金屬材料的過量部分。
在操作38處，方法10(第2B圖)執行其他步驟以完成裝置100的製造。舉例而言，方法10可執行各種製程以形成用於n型電晶體的S/D觸點，形成電性耦接至閘極堆疊106的閘極觸點，及形成連接電晶體以及裝置100之其他部分以形成完整IC的金屬互連件。
儘管並非意欲為限制性的，但本揭露之一或多個實施例為半導體裝置及其形成製程提供許多益處。舉例而言，本揭露之實施例形成矽鍺S/D特徵，這些矽鍺S/D特徵在外部部分處具有相對高的硼摻雜，從而有助於減小薄層電阻及接觸電阻以及有助於抵抗接觸孔蝕刻製程。另外，矽鍺S/D特徵形成為具有多個層，其中Ge%及硼摻雜逐漸增大至各層所要程度。此形成製程可形成具有減小之晶體缺陷的高品質的經硼摻雜矽鍺合金。另外，所提供標的物可易於整合至現有IC製造流程中，且可應用至許多不同製程節點。
在一個實例態樣中，本揭露係針對一種製造半導體結構的方法，此方法包含提供結構，結構包含基板、自基板延伸之半導體鰭片、及在基板上方且與半導體鰭片嚙合的閘極結構。方法更包含蝕刻半導體鰭片以形成源極/汲極溝槽；及在源極/汲極溝槽中磊晶生長源極/汲極特徵。源極/汲極特徵的磊晶生長步驟包含：磊晶生長第一半導體層，第一半導體層在源極/汲極溝槽中具有矽鍺；在第一半導體層上方磊晶生長第二半導體層，第二半導體層具有矽鍺；在第二半導體層上方磊晶生長第三半導體層，第三半導體層具有矽鍺；及磊晶生長第四半導體層，第四半導體層具有矽鍺且置於源極/汲極特徵的一角落部分處，在角落部分處，源極/汲極特徵具有最大側向尺寸。第一半導體層、第二半導體層、第三半導體層及第四半導體層中的每一者包含p型摻雜劑，且第四半導體層相較於第一半導體層、第二半導體層及第三半導體層中的每一者具有p型摻雜劑的較高摻雜劑濃度。
在方法之一些實施例中，第二半導體層之磊晶生長包含增大含有鍺之第一氣體的第一流動速率與含有矽之第二氣體的第二流動速率之間的第一比率，及減低第一流動速率與含有p型摻雜劑之第三氣體之第三流動速率之間的第二比率。在其他實施例中，第一比率自約5逐漸增大至約25，且第二比率自約10逐漸減低至約2。
在方法之一些實施例中，第二半導體層之磊晶生長包含：逐漸增大含鍺氣體之流動速率，逐漸減低含矽氣體 的流動速率，逐漸增大含p型摻雜劑之氣體的流動速率，及逐漸增大蝕刻氣體之流動速率。在方法之一些實施例中，第三半導體層之磊晶生長包含在逐漸增大含p型摻雜劑之第二氣體的流動速率同時保持含鍺之第一氣體的流動速率實質上恆定。在方法之一些實施例中，第四半導體層之磊晶生長包含逐漸減低含鍺之第一氣體的流動速率，及逐漸增大含p型摻雜劑之第二氣體之流動速率。
在方法之一些實施例中，源極/汲極特徵之磊晶生長更包含在第三半導體層及第四半導體層上方磊晶生長具有矽鍺之第五半導體層，其中第五半導體層包含p型摻雜劑，相較於第一半導體層、第二半導體層及第三半導體層，第五半導體層摻雜劑濃度較高。在其他實施例中，方法更包含：在第五半導體層上方沉積層間介電質(ILD)層；在ILD層中形成接觸孔，接觸孔暴露源極/汲極特徵的區域；及在源極/汲極特徵上形成矽化物特徵。在其他實施例中，在形成接觸通孔之後且在形成矽化物特徵之前，方法更包含植入p型摻雜劑至源極/汲極特徵的頂部部分。在一實施例中，在植入p型摻雜劑至源極/汲極特徵之頂部部分之後且在形成矽化物特徵之前，方法更包含植入鍺至源極/汲極特徵的頂部部分。
在另一實例態樣中，本揭露係針對一種半導體結構，半導體結構包含基板；自基板延伸的半導體鰭片；半導體鰭片上方的源極/汲極特徵；及接觸栓塞，接觸栓塞置於源極/汲極特徵上。源極/汲極特徵包含：第一半導體層，第 一半導體層具有矽鍺且置於半導體鰭片上；第二半導體層，第二半導體層在第一半導體層上方具有矽鍺且相較於半導體鰭片側向更寬地延伸；第三半導體層，第三半導體層在第二半導體層上方具有矽鍺；及第四半導體層，第四半導體層具有矽鍺且置於源極/汲極特徵的角落部分處，在角落部分處，源極/汲極特徵具有最大側向尺寸。第一半導體層、第二半導體層、第三半導體層及第四半導體層中的每一者包含p型摻雜劑，且第四半導體層相較於第一半導體層、第二半導體層及第三半導體層具有p型摻雜劑的較高摻雜劑濃度。
在半導體結構之一實施例中，p型摻雜劑包含硼。在另一實施例中，第二半導體層中p型摻雜劑的摻雜劑濃度隨著第二半導體層之厚度增大而逐漸增大且接著逐漸減低。在其他實施例中，第二半導體層中鍺與矽之一比率隨著第二半導體層之厚度增大而逐漸增大。
在半導體結構之一實施例中，第三半導體層中p型摻雜劑的摻雜劑濃度隨著第三半導體層之厚度增大而逐漸增大。在另一實施例中，隨著第四半導體層之厚度增大，第四半導體層中p型摻雜劑的摻雜劑濃度逐漸增大，且第四半導體層中鍺與矽的比率逐漸減低。
在又一實例態樣中，本揭露係針對一種半導體結構，半導體結構包含：基板；半導體鰭片，半導體鰭片自基板延伸且具有矽鍺；半導體鰭片上方的源極/汲極特徵；及接觸栓塞，置於源極/汲極特徵上。源極/汲極特徵包含第一 半導體層、第一半導體層上方的第二半導體層、第二半導體層上方的第三半導體層及置於源極/汲極特徵之角落部分處的第四半導體層，在角落處，源極/汲極特徵具有最大側向尺寸。第一半導體層、第二半導體層、第三半導體層及第四半導體層中的每一者包含摻雜有硼的矽鍺，第四半導體層相較於第一半導體層、第二半導體層及第三半導體層具有較高硼摻雜濃度，且第四半導體層中之硼摻雜濃度隨著第四半導體層之厚度增大而逐漸增大。
在半導體結構之一實施例中，第四半導體層中鍺與矽之比率隨著第四半導體層之厚度增大而逐漸減低。在另一實施例中，隨著第三半導體層之厚度增大，第三半導體層中的硼摻雜濃度逐漸增大，且第三半導體層中鍺與矽的比率保持實質恆定。在又一實施例中，第二半導體層中鍺與矽之比率隨著該第二半導體層之厚度增大而逐漸增大。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之精神及範疇，且此類等效構造可在本文中進行各種改變、取代及替代而不偏離本揭露的精神及範疇。
100:裝置
102:基板
103:鰭片
105:隔離結構
107:鰭片側壁間隔物
110:CESL
112:ILD
128:矽化物特徵
130:觸點
152:矽晶種層
154:矽鍺晶種層
D1:層
D2-1:層
D2-2:層/磊晶層
D2-3:層
D3:層

Claims (10)

  1. 一種製造半導體結構的方法，包含：提供一結構，該結構包含一基板、自該基板延伸之一半導體鰭片，及在該基板上方且與該半導體鰭片嚙合的一閘極結構；蝕刻該半導體鰭片以形成一源極/汲極溝槽；及磊晶生長一源極/汲極特徵於該源極/汲極溝槽中，其中磊晶生長該源極/汲極特徵包含：磊晶生長一第一半導體層，該第一半導體層在該源極/汲極溝槽中具有矽鍺；磊晶生長一第二半導體層於該第一半導體層上方，該第二半導體層具有矽鍺；磊晶生長一第三半導體層於該第二半導體層上方，該第三半導體層具有矽鍺；及磊晶生長一第四半導體層，該第四半導體層具有矽鍺且置於該源極/汲極特徵的一角落部分處，在該角落部分處，該源極/汲極特徵具有一最大側向尺寸，其中該第一半導體層、該第二半導體層、該第三半導體層及該第四半導體層中的每一者包含一p型摻雜劑，且該第四半導體層相較於該第一半導體層、該第二半導體層及該第三半導體層中的每一者具有該p型摻雜劑的一較高摻雜劑濃度。
  2. 如請求項1所述之方法，其中磊晶生長該源極/汲極特徵更包含：在該第三半導體層及該第四半導體層 上方磊晶生長具有矽鍺之一第五半導體層，其中該第五半導體層包含該p型摻雜劑，且相較於該第一半導體層、該第二半導體層及該第三半導體層，該第五半導體層的p型摻雜劑濃度較高。
  3. 如請求項2所述之方法，更包含：沉積一層間介電質(ILD)層於該第五半導體層上方；形成一接觸孔於該層間介電質層中，該接觸孔暴露該源極/汲極特徵的一區域；及形成一矽化物特徵於該源極/汲極特徵上。
  4. 如請求項3所述之方法，在形成該接觸孔之後且在形成該矽化物特徵之前，更包含：植入該p型摻雜劑至該源極/汲極特徵的一頂部部分。
  5. 一種半導體結構，包含：一基板；一半導體鰭片，該半導體鰭片自該基板延伸；一源極/汲極特徵，在該半導體鰭片上方；及一接觸栓塞，該接觸栓塞置於該源極/汲極特徵上，其中該源極/汲極特徵包含：一第一半導體層，該第一半導體層具有矽鍺且置於該半導體鰭片上； 一第二半導體層，該第二半導體層在該第一半導體層上方，具有矽鍺且相較於該半導體鰭片側向更寬地延伸；一第三半導體層，該第三半導體層在該第二半導體層上方，具有矽鍺；及一第四半導體層，該第四半導體層具有矽鍺且置於該源極/汲極特徵的一角落部分處，在該角落部分處，該源極/汲極特徵具有一最大側向尺寸，其中該第一半導體層、該第二半導體層、該第三半導體層及該第四半導體層中的每一者包含一p型摻雜劑，且該第四半導體層相較於該第一半導體層、該第二半導體層及該第三半導體層具有該p型摻雜劑的一較高摻雜劑濃度。
  6. 如請求項5所述之半導體結構，其中該p型摻雜劑包含硼。
  7. 如請求項5所述之半導體結構，其中該第二半導體層中該p型摻雜劑的一摻雜劑濃度隨著該第二半導體層之一厚度增大而逐漸增大且接著逐漸減低。
  8. 如請求項5所述之半導體結構，其中隨著該第四半導體層之一厚度增大，該第四半導體層中該p型摻雜劑的一摻雜劑濃度逐漸增大，且該第四半導體層中鍺與矽的一比率逐漸減低。
  9. 一種半導體結構，包含：一基板；一半導體鰭片，該半導體鰭片自該基板延伸且具有矽鍺；一源極/汲極特徵，在該半導體鰭片上方；及一接觸栓塞，置於該源極/汲極特徵上，其中該源極/汲極特徵包含一第一半導體層、該第一半導體層上方的一第二半導體層、該第二半導體層上方的一第三半導體層及置於該源極/汲極特徵之一角落部分處的一第四半導體層，在該角落處，該源極/汲極特徵具有一最大側向尺寸，其中該第一半導體層、該第二半導體層、該第三半導體層及該第四半導體層中的每一者包含摻雜有硼的矽鍺，該第四半導體層相較於該第一半導體層、該第二半導體層及該第三半導體層具有一較高硼摻雜濃度，且該第四半導體層中之一硼摻雜濃度隨著該第四半導體層之一厚度增大而逐漸增大。
  10. 如請求項9所述之半導體結構，其中隨著該第三半導體層之一厚度增大，該第三半導體層中的一硼摻雜濃度逐漸增大，且該第三半導體層中鍺與矽的一比率保持實質恆定。
TW110105865A 2020-08-06 2021-02-19 半導體結構與其製造方法 TWI770827B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063062046P 2020-08-06 2020-08-06
US63/062,046 2020-08-06
US17/106,389 US11355587B2 (en) 2020-08-06 2020-11-30 Source/drain EPI structure for device boost
US17/106,389 2020-11-30

Publications (2)

Publication Number Publication Date
TW202221792A TW202221792A (zh) 2022-06-01
TWI770827B true TWI770827B (zh) 2022-07-11

Family

ID=78647730

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110105865A TWI770827B (zh) 2020-08-06 2021-02-19 半導體結構與其製造方法

Country Status (3)

Country Link
US (2) US11355587B2 (zh)
CN (1) CN113707714B (zh)
TW (1) TWI770827B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190097051A1 (en) * 2017-09-28 2019-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. FIN FIELD EFFECT TRANSISTOR (FinFET) DEVICE STRUCTURE WITH DOPED REGION IN SOURCE/DRAIN STRUCTURE AND METHOD FOR FORMING THE SAME
US20190393308A1 (en) * 2018-06-21 2019-12-26 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8482079B2 (en) * 2011-06-15 2013-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9269777B2 (en) * 2014-07-23 2016-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain structures and methods of forming same
US9287382B1 (en) 2014-11-06 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for semiconductor device
US9601574B2 (en) * 2014-12-29 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. V-shaped epitaxially formed semiconductor layer
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10522359B2 (en) * 2016-11-29 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of forming
US10164048B1 (en) 2017-11-29 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming source/drain contacts
US10510838B2 (en) * 2017-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. High surface dopant concentration formation processes and structures formed thereby
US10396156B2 (en) 2018-01-29 2019-08-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method for FinFET LDD doping
US10347762B1 (en) * 2018-05-29 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor contact with reduced contact resistance using implantation process
US10468500B1 (en) 2018-06-29 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET fabrication methods
US10720530B2 (en) * 2018-09-27 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of forming same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190097051A1 (en) * 2017-09-28 2019-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. FIN FIELD EFFECT TRANSISTOR (FinFET) DEVICE STRUCTURE WITH DOPED REGION IN SOURCE/DRAIN STRUCTURE AND METHOD FOR FORMING THE SAME
US20190393308A1 (en) * 2018-06-21 2019-12-26 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures

Also Published As

Publication number Publication date
US20220302260A1 (en) 2022-09-22
CN113707714B (zh) 2024-05-03
CN113707714A (zh) 2021-11-26
TW202221792A (zh) 2022-06-01
US11355587B2 (en) 2022-06-07
US20220045169A1 (en) 2022-02-10

Similar Documents

Publication Publication Date Title
US11862734B2 (en) Self-aligned spacers for multi-gate devices and method of fabrication thereof
TWI731421B (zh) 半導體裝置的形成方法及半導體結構
CN108231892B (zh) 具有弧形底面的合并的外延部件的半导体器件及其制造方法
US10991628B2 (en) Etch stop layer between substrate and isolation structure
TW201735154A (zh) 半導體裝置及其製造方法
US20230387253A1 (en) Self-aligned inner spacer on gate-all-around structure and methods of forming the same
US20210242310A1 (en) Method for FinFET LDD Doping
TW202002004A (zh) 半導體結構的製造方法
US11444179B2 (en) Isolation structures in multi-gate semiconductor devices and methods of fabricating the same
CN113192889A (zh) 半导体器件及方法
TWI770827B (zh) 半導體結構與其製造方法
US20210336024A1 (en) Multi-Layer Channel Structures And Methods Of Fabricating The Same In Field-Effect Transistors
CN113964122A (zh) 集成电路
TWI764678B (zh) 半導體結構及其形成方法
TWI840905B (zh) 半導體裝置及其形成方法
US11948998B2 (en) Isolation structures in multi-gate semiconductor devices and methods of fabricating the same
CN219017659U (zh) 半导体装置
US20240030312A1 (en) Method for manufacturing semiconductor device
TW202242972A (zh) 半導體結構的製造方法
TW202139291A (zh) 半導體結構及其製造方法
TW202320162A (zh) 製造半導體裝置的方法
TW202339278A (zh) 半導體裝置及其製造方法
TW202221772A (zh) 填充結構及其製造方法