TWI840905B - 半導體裝置及其形成方法 - Google Patents

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楊智銓
蘇信文
林京毅
李尚融
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Abstract

一種半導體結構，包括：半導體層堆疊物，置於基底的突出部的上方；隔離部件，置於基底的上方，其中基底的突出部的頂表面是以第一距離與隔離部件的底表面分離；金屬閘極堆疊物，與半導體層堆疊物交織，其中金屬閘極堆疊物的底部是置於基底的突出部的側壁上，且其中金屬閘極堆疊物的底部的厚度是定為第二距離，第二距離小於第一距離；以及磊晶源極/汲極部件，相鄰於金屬閘極堆疊物而設置。

Description

半導體裝置及其形成方法
本發明實施例是關於半導體裝置及其形成方法，特別是關於在多閘極半導體裝置中的隔離結構及其製造方法。
半導體積體電路(integrated circuit；IC)產業已歷經了快速成長。在積體電路的材料與設計的技術進步下，已產出數個世代的積體電路，每個世代均比其前一個世代具有較小且更複雜的電路。在積體電路革命的過程中，通常是隨著功能密度(舉例而言：每單位晶片面積的互連的裝置數量)的增加而縮減幾何尺寸(舉例而言：使用一製程所能形成的最小構件(或是線))。這樣的尺寸縮減的過程通常會藉由增加製造效率與降低關連的成本而獲得效益。但是，這些發展亦會增加所加工及製造的積體電路結構的複雜度。
例如全繞式閘極場效電晶體(gate-all-around field-effect transistors；GAA FETs)或奈米片場效電晶體(nanosheet field-effect transistors；NS FETs)等的多閘極電晶體(Multi-gate transistors)，已經在各種記憶體及核心裝置實現，以降低積體電路所占面積，卻維持合理的製程裕度。儘管形成全繞式閘極場效電晶體的方法已經大致上充分，但尚未在所有方面都完全令人滿 意。在一例子中，在複數個全繞式閘極場效電晶體的堆疊物的最底部的場效電晶體可能會遭受不足的效能，包括例如缺乏閘極控制、短通道效應及/或電容值的增加，這些與隔離結構有關(舉例而言：淺溝槽隔離(shallow-trench isolation)結構或STI結構)。因此，為了至少這些理由，改善全繞式閘極場效電晶體中的隔離結構的形成方法以減少或消除關聯於磊晶源極/汲極部件的漏電流，有其需要。
一實施例是關於一種半導體裝置的形成方法，包括：在一基底的上方形成複數個半導體鰭狀物，其中每個上述半導體鰭狀物包括交錯的複數個矽鍺層與複數個矽層的堆疊物，設於上述基底的一突出部的上方；在上述基底的上方形成包括氧化矽的複數個隔離部件，藉此將上述半導體鰭狀物的底部分離；在上述半導體鰭狀物的上方沉積包括矽鍺的一蓋層，其中上述蓋層中的鍺擴散至上述隔離部件中，以在上述隔離部件形成一摻鍺層；施行一第一蝕刻製程，以移除上述蓋層與部分的上述摻鍺層；施行一第二蝕刻製程，以移除上述矽鍺層與上述摻鍺層的餘留部分，藉此在上述矽層之間形成複數個開口並暴露上述基底的上述突出部的側壁；以及在上述開口中及上述半導體鰭狀物的上方形成一金屬閘極堆疊物，而使上述金屬閘極堆疊物延伸以直接接觸上述基底的上述突出部的側壁。
另一實施例是關於一種半導體裝置的形成方法，包括：形成一半導體結構，其包括：一鰭狀物，從一基底突出，上述鰭狀物包括置於一基鰭(base fin)上方的交錯的複數個通道層與複數個非通道層的堆疊物，其中上述非通道 層包括矽鍺；及複數個隔離結構，在上述基底的上方並圍繞上述基鰭，其中上述隔離結構包括矽原子與氧原子；在上述半導體結構的上方形成一矽鍺蓋層，藉此在上述隔離結構形成一含鍺-矽-氧(GeSiO)區；在上述矽鍺蓋層的上方形成一矽蓋層；將上述矽蓋層氧化；在氧化後的上述矽蓋層的上方形成一占位閘極；移除氧化後的上述矽蓋層，藉此移除上述矽鍺蓋層及部分的上述含鍺-矽-氧區，以在上述隔離結構形成一凹部；以及以一金屬閘極堆疊物來替換上述占位閘極與上述非通道層，而使上述金屬閘極堆疊物的底部包覆在上述基鰭的頂部的周圍。
又另一實施例是關於一種半導體裝置，其包括：半導體層堆疊物，置於一基底的一突出部的上方；複數個隔離部件，置於上述基底的上方，其中上述基底的上述突出部的頂表面是以一第一距離與上述隔離部件的底表面分離；一金屬閘極堆疊物，與上述半導體層堆疊物交織，其中上述金屬閘極堆疊物的底部是置於上述基底的上述突出部的側壁上，且其中上述金屬閘極堆疊物的底部的厚度是定為一第二距離，上述第二距離小於上述第一距離；以及複數個磊晶源極/汲極部件，相鄰於上述金屬閘極堆疊物而設置。
100:方法
102,104,106,108,110,112,114,116:操作
118,120,122,124,126,128,130:操作
200:裝置(半導體裝置)
202:基底(半導體基底)
203:鰭狀物
203b:基鰭
204,206:半導體層
208:隔離結構
210,212:硬遮罩層
220:矽鍺蓋層
220A:第一部分
220B:第二部分
220B’:氧化後的第二部分
220C:第三部分
220C’:氧化後的第三部分
222:摻鍺層(GeSiO區)
222A:中間部
222B:側壁部
224:空孔
230:矽蓋層
232:氧化後的矽蓋層
240:氧化物層
242:虛設閘極堆疊物
246:頂部間隔物
250:源極/汲極凹部
252:內間隔物
260:磊晶源極/汲極部件
270:層間介電層
272:閘極溝槽
280:開口
282:溝槽
290:高k值金屬閘極堆疊物
290’:次通道區
292:界面層
294:高介電常數介電層
296:金屬閘極電極
302,306,308:沉積製程
304:擴散步驟
310:蝕刻製程
312:片(或線)形成製程
402,404:擴散輪廓
D,D3:深度
D1,D2:平均厚度
ML:多層堆疊物
S:橫向距離
T1,T2,T3,T4,T5:厚度
藉由以下的詳述配合所附圖式可更加理解本文揭露的內容。要強調的是，根據產業上的標準作業，各個部件(feature)並未按照比例繪製，且僅用於說明目的。事實上，為了能清楚地討論，可能任意地放大或縮小各個部件的尺寸。
第1圖是用以製造根據本發明實施例的各種實施形態的半導體裝置的一例 示方法的流程圖。
第2圖是根據本發明實施例的各種實施形態的一例示的半導體裝置的三維透視圖。
第3圖是根據本發明實施例的各種實施形態沿著第2圖的線AA’或線BB’取得的部分或全體的第2圖所示的半導體裝置的剖面圖。
第4A圖是根據本發明實施例的各種實施形態沿著第2圖的線AA’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第4B圖是根據本發明實施例的各種實施形態沿著第2圖的線BB’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第5A圖是根據本發明實施例的各種實施形態沿著第2圖的線AA’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第5B圖是根據本發明實施例的各種實施形態沿著第2圖的線BB’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第6A圖是根據本發明實施例的各種實施形態沿著第2圖的線AA’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第6B圖是根據本發明實施例的各種實施形態沿著第2圖的線BB’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的 剖面圖。
第7圖是根據本發明實施例的各種實施形態在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置內的示意性的濃度輪廓。
第8A圖是根據本發明實施例的各種實施形態沿著第2圖的線AA’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第8B圖是根據本發明實施例的各種實施形態沿著第2圖的線BB’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第9A圖是根據本發明實施例的各種實施形態沿著第2圖的線AA’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第9B圖是根據本發明實施例的各種實施形態沿著第2圖的線BB’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第10A圖是根據本發明實施例的各種實施形態沿著第2圖的線AA’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第10B圖是根據本發明實施例的各種實施形態沿著第2圖的線BB’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第11A圖是根據本發明實施例的各種實施形態沿著第2圖的線AA’取得的部 分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第11B圖是根據本發明實施例的各種實施形態沿著第2圖的線BB’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第12A圖是根據本發明實施例的各種實施形態沿著第2圖的線AA’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第12B圖是根據本發明實施例的各種實施形態沿著第2圖的線BB’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第13A圖是根據本發明實施例的各種實施形態沿著第2圖的線AA’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第13B圖是根據本發明實施例的各種實施形態沿著第2圖的線BB’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第14A圖是根據本發明實施例的各種實施形態沿著第2圖的線AA’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第14B圖是根據本發明實施例的各種實施形態沿著第2圖的線BB’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的 剖面圖。
第15A圖是根據本發明實施例的各種實施形態沿著第2圖的線AA’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第15B圖是根據本發明實施例的各種實施形態沿著第2圖的線BB’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第16A圖是根據本發明實施例的各種實施形態沿著第2圖的線AA’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第16B圖是根據本發明實施例的各種實施形態沿著第2圖的線BB’取得的部分或全體的在第1圖所示的方法的中間階段的期間的第2圖所示的半導體裝置的剖面圖。
第17A圖是根據本發明實施例的各種實施形態在第16A圖所示的半導體裝置的一部分的示意圖。
第17B圖是根據本發明實施例的各種實施形態在第16A圖所示的半導體裝置的一部分的示意圖。
第17C圖是根據本發明實施例的各種實施形態在第16A圖所示的半導體裝置的一部分的示意圖。
要瞭解的是，以下的揭露內容提供許多不同的實施例或範例以實 現本發明實施例的不同構件。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化本發明實施例的說明。當然，這些特定的範例僅用於舉例，並非用以限定。例如，若是本發明實施例後續敘述了一第一構件形成於一第二構件之上或上方，即表示其可能包括上述第一構件與上述第二構件是直接接觸的實施例，亦可能包括了有附加構件形成於上述第一構件與上述第二構件之間，而使上述第一構件與第二構件可能未直接接觸的實施例。此外，例如「下(lower)(或『下部』)」、「上(upper)(或『上部』)」、「水平(horizontal)」、「垂直(vertical)」、「上方(above)(或『高於』)」、「在......的上方(over)」、「下方(below)(或『低於』)」、「在......的下方(beneath)」、「上(up)」、「下(down)」、「頂部(top)(或『頂』)」、「底部(bottom)(或『底』)」其類似用語及其衍生用語(例如：「水平地(horizontally)」、「向下地(downwardly)」、「向上地(upwardly)」、及其類似用語)的空間相關用詞的使用，是為了便於描述本發明實施例的一個部件與另一個部件的關係。這些空間相關用詞意欲涵蓋包括上述部件的裝置的不同方位。
還有，當「約」、「大致上」或類似用語與一個數字或一個數字範圍一起敘述，對於所屬技術領域中具有通常知識者而言可以理解，這些用詞意欲使其範圍涵蓋納入所述數字的一合理範圍之內，例如在上述數字及其加減百分之十的範圍之內。例如，「約5nm」的敘述，其意義的範圍包含從4.5nm到5.5nm的尺寸範圍。此外，本發明實施例可能會在各種實施例重複使用相同的元件符號。這樣的重複是為了敘述上的簡化與明確，而非意指所討論的不同實施例及/或結構之間的關係。
一全繞式閘極場效電晶體(亦稱為奈米片場效電晶體或NS FETs)可能一般包括通道層的一垂直堆疊物、複數個磊晶源極/汲極部件以及一金屬閘極堆疊物，上述通道層的垂直堆疊物作為突出於一半導體基底的一鰭狀物主動區(或是，鰭狀物)的一部分，上述複數個磊晶源極/汲極部件形成在上述鰭狀物的通道區中或上方，上述金屬閘極堆疊物沉積在上述鰭狀物的上述通道區中的上述通道層的垂直堆疊物的上方並與其穿插配置。儘管例如全繞式閘極場效電晶體等的多閘極場效電晶體藉由提供較大的通道寬度(以複數個垂直堆疊的通道層的形式)而未擴大占用面積或未對通道長度的尺度造成不良影響，而改善對例如記憶體裝置等的半導體裝置的尺寸縮小的能力，但其尚未在所有方面都完全令人滿意。在一些例子中，由於在上述複數個磊晶源極/汲極部件存在摻雜物及/或其他原因，全繞式閘極場效電晶體特別在最底部的通道層附近的區域(命名為「次通道區」(sub-channel region))，會遭受到高次臨界漏電流(sub-threshold leakage current)，導致預期外的電容值的增加。此外，藉由上述次通道區附近的多餘的隔離結構(舉例而言：較厚的淺溝槽隔離或STI)引發的閘極控制的弱化，而使短通道效應(short-channel effects；SCEs)可能會在上述次通道區中或附近變得顯著。由於這些及其他原因，需要改善全繞式閘極場效電晶體的製造。
請參考第1圖，根據本發明實施例的各種態樣將形成一半導體裝置200(後文簡稱為「裝置200」)的一方法100繪示於一流程圖。方法100僅為一範例，而無將本發明實施例限制在申請專利範圍中的明確記載的事項之意圖。可以在方法100之前、期間與之後提供附加的步驟，而可以將一些所敘述的步驟替換、削減或移動順序而用於此方法的額外的實施例。方法100將會在後文與第2至17C圖一起敘述。特別是，第3、4A、5A、6A、8A、9A、10A、11A、 12A、13A、14A、15A、16A、17A、17B與17C圖是根據本發明實施例的各種實施形態沿著第2圖的線AA’取得的部分或全體的在方法100的中間步驟的裝置200的剖面圖；第3、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B、15B與16B圖是根據本發明實施例的各種實施形態沿著第2圖的線BB’取得的部分或全體的在方法100的中間步驟的裝置200的剖面圖；第7圖是根據本發明實施例的各種實施形態的裝置200的一部分中的鍺與氧化矽的示意性的濃度輪廓。
裝置200可以是一積體電路結構的製程期間製造的一中間裝置或其一部分，其可以包括靜態隨機存取記憶體(static random-access memory；SRAM)裝置、邏輯裝置、輸入/輸出(I/O)裝置、被動元件(例如，電阻器、電容器及電感器)以及主動元件(例如，全繞式閘極場效電晶體、鰭式場效電晶體(fin-like field effect transistors；FinFETs)、金屬-氧化物-半導體場效電晶體(metal-oxide-semiconductor field effect transistor；MOSFET)、互補式金屬-氧化物-半導體(complementary metal-oxide semiconductor；CMOS)電晶體、雙極性電晶體(bipolar transistors)、高壓電晶體(high voltage transistors)、高頻電晶體(high frequency transistors)及/或其他電晶體)。在一些實施例中，是將裝置200製造為一積體電路結構中的一靜態隨機存取記憶體裝置，此積體電路結構亦包括一邏輯裝置、一輸入/輸出裝置或上述之組合。本發明實施例未受限於任何特定數量的裝置或任何特定的裝置配置。例如，儘管將裝置200繪示為一三維裝置，本發明實施例亦可以提供用於製造平面裝置的實施形態。可以在裝置200添加附加的部件，而可以在裝置200的其他實施形態將一些上述部件替換、修飾或削減。
請參考第1至3圖，在操作102，方法100提供一工件，其包括一半 導體基底(後文稱之為「基底」)202。半導體基底202可以包括：一元素(單一元素)半導體，例如矽(Si)、鍺(Ge)及/或其他合適的材料；一化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、銻化銦及/或其他合適的材料；一合金半導體，例如矽鍺(SiGe)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)、磷砷化鎵銦(GaInAsP)及/或其他合適的材料。半導體基底202可以是具有一均勻組成的單層材料。抑或是，半導體基底202可包括多層材料，此多層材料具有適用於積體電路裝置製造的相似或不同成分。在本實施例中，半導體基底202包括元素矽，且在其整個厚度(舉例而言：沿著本文繪示的Z軸)具有均勻組成。
在半導體基底202包括場效電晶體的一些例子中，可以在半導體基底202中或上設置各種摻雜區。依存於設計需求上述摻雜區可以摻雜有例如磷或砷等的n型摻雜物及/或硼或BF2等的p型摻雜物。上述摻雜區可以直接形成在半導體基底202上，而在一p型井結構、在一n型井結構、在一雙重井(dual-well)結構或在一擡升結構(raised structure)。可以藉由摻雜物原子的佈植、原位(in-situ)摻雜的磊晶成長及/或其他技術來形成摻雜區。當然，這些例子僅用於例示的目的，而無限制的意圖。
仍請參考第1至3圖，方法100在操作104在基底202的上方形成交錯的複數個半導體層204與複數個半導體層206的一多層堆疊物ML。在本實施例中，請參考在第3圖所示的多層堆疊物ML，每個半導體層204為犧牲層，配置為在一後續的製程步驟將其移除，而每個半導體層206留在裝置200，配置為通道層而與一後續形成的金屬閘極堆疊物嚙合。本實施例並未限制半導體層204與206的組成，只要半導體層204與206的組成彼此不同。在一個這樣的範例，每個 半導體層204包括矽鍺，而每個半導體層206包括元素態的矽且實質上不含鍺。在一些例子中，每個多層堆疊物ML可以包括三至十對的交錯的半導體層204與206，當然亦可以依存於特定的設計需求而應用其他配置。
在本實施例中，形成多層堆疊物ML包括在一系列的磊晶製程交互成長半導體層204與206。每個磊晶製程可以包括化學氣相沉積(chemical vapor deposition；CVD)技術(舉例而言：氣相磊晶(vapor-phase epitaxy；VPE)、超高真空(ultra-high-vacuum chemical vapor deposition；UHV-CVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition；LP-CVD)及/或電漿輔助化學氣相沉積(plasma-enhanced chemical vapor deposition；PE-CVD))、分子束磊晶(molecular beam epitaxy)、其他適當的選擇式磊晶成長(selective epitaxial growth；SEG)製程或上述之組合。每個磊晶製程可以使用氣相及/或液相前驅物，其與下層的基底的成分交互反應。在一些例子中，可以將多層堆疊物ML的每一層形成為奈米片(nanosheets)、奈米線(nanowires)或奈米棒(nanorods)。如後文的討論，後續的製程步驟配置來移除半導體層204(舉例而言：矽鍺層)，在一懸置的結構留下半導體層206(舉例而言：矽層)。如後文將會詳細說明的這樣的製程，可將其稱為「線釋放製程」(wire release process)或「片形成製程」(sheet formation process)，依多層堆疊物ML中的各層的配置而定。
在一些實施例中，仍請參考第3圖，方法100在操作104後續在多層堆疊物ML的上方形成一硬遮罩層(hard mask layer；HM)210，並在硬遮罩層210的上方形成一硬遮罩層212。在本實施例中，硬遮罩層210與212是配置來在後續的製造製程的期間保護鰭狀物203的頂部。在本實施例中，硬遮罩層210與212各包括氮化矽(SiN)、氧化矽(SiO及/或SiO2)、含碳的氮化矽(SiCN)、 含碳的氧化矽(SiOC)、含氧的氮化矽(SiON)、矽(Si)、摻碳及氧的氮化矽(SiOCN)、一低介電常數介電材料、其他適當的材料或上述之組合，並將硬遮罩層210與212提供為不同成分。在一個這樣的範例，硬遮罩層210可以包括氧化矽，而硬遮罩層212可以包括氮化矽。
請參考第1、2、4A與4B圖，方法100在操作106在基底202的上方形成複數個鰭狀物主動區(後文稱之為「鰭狀物203」)。在本實施例中，每個鰭狀物203包括一基部，後文稱之為基鰭203b，其從基底202突出，而多層堆疊物ML在基鰭203b的上方。可以使用適當的製程，包括光學微影與蝕刻製程來製造每個鰭狀物203。上述光學微影製程可以包括：在基底202的上方形成一光阻層(阻劑)；將上述阻劑曝光於一圖形；施行曝後烘烤製程；以及將上述阻劑顯影以形成包括上述阻劑的一遮罩元件(未繪示)。然後將上述遮罩元件用來將凹部蝕刻進基底202中，留下從基底202突出的鰭狀物203。上述蝕刻製程可以包括乾式蝕刻、溼式蝕刻、反應性離子蝕刻(reactive ion etching；RIE)、其他適當的製程或上述之組合。在一些實施例中，如在第4A圖所繪示，可以將鰭狀物203形成為如虛線所示的一梯形輪廓，而使鰭狀物203的寬度從頂部到底部沿著鰭狀物203的高度而增加。
有數種其他實施例的方法適用於形成鰭狀物203。例如，可使用雙重圖形化(double-patterning)或多重圖形化(multi-patterning)製程來對鰭狀物203進行圖形化。一般而言，雙重圖形化或多重圖形化製程結合了光學微影與自對準製程，得以將圖案形成為所具有的例如節距(pitch)小於使用單一的、直接的光學微影製程可以獲得的節距。例如，在一個實施例中，在一基底的上方形成一犧牲層並使用一光學微影製程將其圖形化。使用一自對準製程在圖形 化的上述犧牲層旁邊形成複數個間隔物。然後移除上述犧牲層，然後可使用留下來的間隔物或心軸(mandrels)來將鰭狀物203圖形化。
請參考第1、2、5A與5B圖，方法100在操作108在基底202的上方形成複數個隔離結構208，以將鰭狀物203的底部分離(或是，絕緣)。隔離結構208可以包括氧化矽(SiO及/或SiO2)、摻氟的矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、一低介電常數介電材料、其他適當的材料或上述之組合。在本實施例中，隔離結構208包括氧化矽但實質上不含鍺，舉例而言，對隔離結構208的整體性質及處理無足輕重的任何極微量的鍺。在一些實施例中，隔離結構208包括約40%(重量百分比)的矽原子與約60%的氧原子。隔離結構208可以包括淺溝槽隔離(shallow trench isolation；STI)部件。亦可以設置其他的隔離結構例如場氧化物(field oxide)、矽的局部氧化(local oxidation of silicon；LOCOS)及/或其他適當的結構作為隔離結構208。在一些例子中，隔離結構208可以包括一多層結構，例如包括一或多個熱氧化物襯墊(liner)層。
在本實施例中，形成隔離結構208包括：沉積一隔離材料，置於基底202的上方，藉此填充分離鰭狀物203的溝槽；施以一或多道化學機械平坦化(chemical mechanical planarization；CMP)製程，以將裝置200平坦化；以及後續回蝕部分的隔離材料，以形成隔離結構208，而使隔離結構208的頂表面低於鰭狀物203的頂表面。上述隔離材料可以藉由任何適當的方法沉積，例如化學氣相沉積、流動式化學氣相沉積(flowable chemical vapor deposition；FCVD)、旋塗玻璃(spin-on-glass；SOG)、其他適當的方法或上述之組合。可以在沉積及平坦化上述隔離材料之後，施以一熟化製程。在一些實施例中，如本文所示，隔離結構208在上述回蝕製程後，可以包括一凹型表面，其中隔離結構208的頂 表面距鰭狀物203的側壁較遠的部分低於距鰭狀物203的側壁較近的部分。在此一事項，隔離結構208可以由一平均厚度D1來敘述，用來說明因為凹型表面而變動的厚度，其中平均厚度D1可以是約250nm至約350nm。當然，這樣的數值範圍僅只於例示的目的，而其他尺寸亦可以應用於本實施例。在一些實施例中，平均厚度D1是對應於基鰭203b的高度。
請參考第1、2、6A與6B圖，方法100在操作110在裝置200的上方沉積一矽鍺蓋層220。在本實施例中，矽鍺蓋層220包括一第一部分220A、一第二部分220B與一第三部分220C，第一部分220A具有一厚度T1並形成在鰭狀物203的頂表面上與側壁上，第二部分220B具有一厚度T2並形成在隔離結構208的頂表面上，第三部分220C具有一厚度T3並形成在鰭狀物203的側壁與隔離結構208的頂表面相會的角落部。矽鍺蓋層220是藉由一沉積製程302而形成，其可以包括任何適當的沉積技術，例如在一化學氣相沉積器具(CVD tool)執行的原子層沉積(atomic layer deposition；ALD)製程，提供此製程而使沉積製程302得以將矽鍺蓋層220的第二部分220B沉積在隔離結構208上。在一些實施例中，厚度T1、T2與T3各為約1nm至約3nm。在一些實施例中，由於隔離結構208可能不包括具有類似於矽鍺的規則晶體結構的結晶材料，因此矽鍺蓋層220形成在包括半導體層204與206的鰭狀物203的表面上的速率高於形成在隔離結構208的表面上的速率，其結果使厚度T1大於厚度T2以及厚度T3大於厚度T2。換句話說，矽鍺蓋層220的厚度在整個隔離結構208的頂表面，通常是隨著遠離鰭狀物203的側壁的方向而減少。
在本實施例中，在沉積製程302之後，存在於矽鍺蓋層220的第二部分220B與第三部分220C的鍺在一擴散步驟304擴散至隔離結構208的頂部中， 以在隔離結構208形成一摻鍺層222，結果第二部分220B與第三部分220C成為鍺空乏，舉例而言，鍺含量少於矽鍺蓋層220的第一部分220A。換個說法，矽鍺蓋層220形成在鰭狀物203的表面上的部分的鍺含量多於其形成在隔離結構208的上方的部分的鍺含量。在一些實施例中，這樣的空乏導致在往摻鍺層222的方向，鍺濃度逐漸減少而矽濃度逐漸增加。在所繪示的實施例中，摻鍺層222包括一側壁部222B與一中間部222A，側壁部222B置於第三部分220C的下方，而中間部222A置於第二部分220B的下方。在本實施例中，隔離結構208包括氧化矽(SiO及/或SiO2)，而摻鍺層222包括氧化矽與鍺的組合，或為摻鍺的氧化矽。因此，可以將摻鍺層222改稱為一GeSiO區222。
在第6A圖以向下的虛線箭號示意性繪示的擴散步驟304，可以被第二部分220B與隔離結構208(實質上不含任何鍺)之間的鍺濃度差所驅動。由於至少這項原因，矽鍺蓋層220中的鍺的量至少為約40%(重量百分比)，以驅動鍺擴散至隔離結構208中。然而，如在後文的詳細說明，矽鍺蓋層220中的鍺的量可能不會超過約80%，以確保在後續步驟將第二部分220B與第三部分220C氧化並隨後移除，以暴露出隔離結構208的上方的摻鍺層222。換句話說，若矽鍺蓋層220中的鍺的量超過約80%，則在後續製程的期間，第二部分220B與第三部分220C的氧化與移除可能會受到阻礙。
如前文所討論，矽鍺蓋層220的厚度在鰭狀物203的側壁附近為最大而隨著沿著隔離結構208的頂表面遠離鰭狀物203而減少。因此，在摻鍺層222中的鍺的量亦在整個隔離結構208的頂表面變化(舉例而言：在相鄰的鰭狀物203的側壁之間)。請參考第7圖，其繪示在隔離結構208的整個頂表面的摻鍺層222中的鍺的一例示性的擴散輪廓402與氧化矽的一例示性的擴散輪廓404，中間部 222A對應於摻鍺層222中的氧化矽的濃度大於鍺的濃度的區域，而側壁部222B對應於摻鍺層222中的鍺的濃度大於氧化矽的濃度的區域。因此，在側壁部222B中的氧化矽的濃度低於中間部222A中的氧化矽的濃度。因此，請回來參考第6A圖，由於摻鍺層222定義氧化矽的存在超過鍺的存在的區域，摻鍺層222的厚度在隔離結構208的整個頂表面是以鍺濃度的函數而變化。在本實施例中，鍺的較大的量對應於摻鍺層222的較大濃度，舉例而言，側壁部222B的厚度T4大於遠離側壁部222B的中間部222A的厚度T5。在此一事項，摻鍺層222可以由一平均厚度D2來敘述，用來說明在整個隔離結構208的頂表面變動的厚度。在一些範例中，平均厚度D2可以是約50nm至約200nm，而平均厚度D2對比於平均厚度D1(如前文參考第5A圖的說明所定義)的比值可以是約0.2至約0.6。當然本發明實施例未受限於這樣的尺寸，而基於各種設計需求，亦可以應用其他尺寸。
現在請參考第8A與8B圖，方法100在操作112在矽鍺蓋層220的上方形成矽蓋層230。在本實施例中，矽蓋層230是形成在鰭狀物203的上方以及在隔離結構208的上方。如本文所提供，矽蓋層230與矽鍺蓋層220的不同之處在於，矽蓋層230不含鍺或實質上不含鍺。另外，由於矽蓋層230是形成在具有規則的晶體結構的矽蓋層230的上方，矽蓋層230是形成為具有實質上均勻的厚度。例如，請參考第8A圖，形成在第一部分220A上的矽蓋層230的一厚度T1’是實質上相同於形成在第二部分220B上的矽蓋層230的一厚度T2’以及形成在第三部分220C上的矽蓋層230的一厚度T3’。在一些範例中，厚度T1’、T2’、T3’可以各自形成為約1nm至約3nm的厚度。矽蓋層230可以藉由一沉積製程306來形成，沉積製程306可以是任何適當的製程，包括例如前文關於形成多層堆疊物ML所作詳細說明的磊晶製程。
現在請參考第9A與9B圖，方法100在操作114在矽蓋層230的上方形成氧化物層240。在裝置200是配置為一靜態隨機存取記憶體裝置且一輸入/輸出裝置(未繪示)亦形成在基底202的上方的本實施例中，形成氧化物層240是為了調和上述輸入/輸出裝置的製造，並會在一後續的製程步驟從裝置200移除。氧化物層240可以包括氧化矽並可以藉由沉積製程308而形成，沉積製程308可以包括任何適當的製程，包括例如加熱氧化、化學性氧化、化學氣相沉積、流動式化學氣相沉積、原子層沉積、其他適當的方法或上述之組合。
在本實施例中，形成氧化物層240是將矽蓋層230氧化，以形成氧化後的矽蓋層232。另外，由於鍺的空乏，形成氧化物層240亦在矽鍺蓋層220的第二部分220B與第三部分220C將矽氧化而形成氧化矽，而分別形成氧化後的第二部分220B’與氧化後的第三部分220C’。在一些實施例中，這樣的氧化的延伸，是與在擴散製程304之後留在第二部分220B與第三部分220C的鍺的量有關，以及與在擴散製程304之前存在於沉積後當時(as-deposited)的矽鍺蓋層220中的鍺的量有關。如果沉積後當時的矽鍺蓋層220中的鍺的量太高，舉例而言，如前文所述的超過約80%，留在第二部分220B與第三部分220C的鍺的量可能會阻礙為了形成氧化後的第二部分220B’與氧化後的第三部分220C’的矽的氧化。
現在請參考第1、10A與10B圖，方法100在操作116，在鰭狀物203的上方形成一虛設閘極堆疊物242(舉例而言：一占位)，虛設閘極堆疊物242包括一多晶矽層。在本實施例中，部分的虛設閘極堆疊物242會在形成裝置200的其他部件之後，被以一高k值(舉例而言：一介電材料，其具有的介電常數大於二氧化矽的介電常數(約3.9))金屬閘極堆疊物(high-k metal gate stack；HKMG)所取代。虛設閘極堆疊物242可以藉由一系列的沉積與圖形化製程而形 成。例如，可以藉由在鰭狀物203的上方沉積一多晶矽層以及施行一非等向性蝕刻製程(舉例而言：一乾式蝕刻製程)而移除部分的上述多晶矽層，而形成虛設閘極堆疊物242。儘管未繪示，可以在虛設閘極堆疊物242的上方形成類似於前文討論的硬遮罩層210與212的一或多個硬遮罩，以保護虛設閘極堆疊物242而免於在後續操作的期間受到蝕刻。上述一或多個硬遮罩會稍後在移除虛設閘極堆疊物242以形成高k值金屬閘極堆疊物之前被移除。
其後，仍請參考第10A與10B圖，在虛設閘極堆疊物242的側壁上形成頂部間隔物246。頂部間隔物246可以是一單層結構或一多層結構，且可以包括氮化矽(SiN)、氧化矽(SiO及/或SiO2)、含碳的氮化矽(SiCN)、含碳的氧化矽(SiOC)、含氧的氮化矽(SiON)、矽(Si)、摻碳及氧的氮化矽(SiOCN)、一低介電常數介電材料、其他適當的材料或上述之組合。頂部間隔物246的每個間隔物層的形成，可以藉由首先在虛設閘極堆疊物242的上方形成一介電層，隨後在一非等向性蝕刻製程(舉例而言：一乾式蝕刻製程)移除部分的上述介電層，而留下上述介電層在虛設閘極堆疊物242的側壁上的部分，作為頂部間隔物246。
請參考第1、11A與11B圖，方法100在操作118移除部分的鰭狀物203(包括多層堆疊物ML)以形成源極/汲極凹部250。源極/汲極凹部250的形成可以藉由一乾式蝕刻製程、一溼式蝕刻製程、反應性離子蝕刻、其他適當的蝕刻製程或上述之組合。在一些實施例中，在對氧化矽有選擇性的一第一蝕刻製程移除氧化物層240，隨後進行一第二蝕刻製程，其對半導體層204與206的組成(舉例而言：矽與矽鍺)有選擇性。在一些實施例中，上述蝕刻製程是一乾式蝕刻製程，其運用能夠移除多層堆疊物ML的矽(舉例而言：半導體層206)與 矽鍺(舉例而言：半導體層204)的一適當的蝕刻劑。在一些範例中，上述乾式蝕刻劑可以是一含氯蝕刻劑，包括Cl2、SiCl4、BCl3、其他含氯的氣體或上述之組合。可以調整上述蝕刻製程的各種參數包括例如時長(duration)、溫度、壓力、來源功率、偏壓、偏壓功率及/或蝕刻劑的流量，以控制源極/汲極凹部250的深度D。在一些實施例中，源極/汲極凹部250可以延伸至低於多層堆疊物ML的一最底層，舉例而言，深度D大於多層堆疊物ML的總厚度。隨後可以施行一清潔製程，以使用氫氟酸(hydrofluoric acid；HF)溶液或其他適當的溶液來清潔源極/汲極凹部250。
請參考第1、12A與12B圖，方法100在操作120在源極/汲極凹部250形成磊晶源極/汲極部件260。在本實施例中，在形成磊晶源極/汲極部件260之前，方法100首先在半導體層204的側壁上以及在矽鍺蓋層220(舉例而言：第一部分220A)暴露於源極/汲極凹部250的側壁上，形成內間隔物252。內間隔物252可以包括任何適當的包括矽元素、碳元素、氧元素、氮元素、其他元素或上述之組合的介電材料。例如，內間隔物252可以包括氮化矽(SiN)、氧化矽(SiO及/或SiO2)、含碳的氮化矽(SiCN)、含碳的氧化矽(SiOC)、含氧的氮化矽(SiON)、矽(Si)、摻碳及氧的氮化矽(SiOCN)、一低介電常數介電材料、四乙基正矽酸鹽(tetraethylorthosilicate；TEOS)、摻雜的氧化矽(舉例而言：硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、摻氟化物的矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、摻硼的矽酸鹽玻璃(boron-doped silicate glass；BSG)等等)、空氣、其他適當的材料或上述之組合。內間隔物252可以各配置成一單層結構或包含出現在本文的介電材料的一組合的一多層結構。在一些實施例中，內間隔物252與 頂部間隔物246具有不同成分。
可以在一系列的蝕刻與沉積製程形成內間隔物252。例如，內間隔物252的形成可以始於相對於半導體層206而選擇性地蝕刻部分的半導體層204，以形成溝槽(未繪示)。可以藉由任何適當的製成來移除半導體層204，例如一乾式蝕刻製程。後續，在上述溝槽形成一或多個介電層，後接一或多道蝕刻製程，已移除(舉例而言：回蝕)沉積在半導體層206的暴露的表面上的多餘的一或多個介電層，藉此形成內間隔物252。上述一或多個介電層可以藉由任何適當的方法沉積，例如原子層沉積、化學氣相沉積、物理氣相沉積(physical vapor deposition；PVD)、其他適當的方法或上述之組合。
仍請參考第12A與12B圖，方法100在操作120隨後在每個源極/汲極凹部250中以及在內間隔物252的上方形成磊晶源極/汲極部件260。每個磊晶源極/汲極部件260可以適於形成一p型場效電晶體裝置(舉例而言：包括一p型磊晶材料)或相反地一n型場效電晶體裝置(舉例而言：包括一n型磊晶材料)。上述p型磊晶材料可以包括矽鍺的一或多個磊晶層(磊晶矽鍺)，其中以例如硼、鎵、銦及/或其他適當的p型摻雜物等的一p型摻雜物來摻雜矽鍺。上述n型磊晶材料可以包括矽的一或多個磊晶層(磊晶矽)或矽碳(silicon carbon；SiC)的一或多個磊晶層(磊晶矽碳)，其中以例如砷、磷及/或其他適當的n型摻雜物等的一n型摻雜物來摻雜矽或矽碳。在一些實施例中，施行一或多道磊晶成長製程，以在每個源極/汲極凹部250成長一磊晶材料。例如，可以執行類似於前文關於形成多層堆疊物ML所作說明的製程的一磊晶成長製程，來形成磊晶源極/汲極部件260。在一些實施例中，在上述磊晶成長的期間藉由在一來源材料添加一摻雜物而對上述磊晶材料原位(in-situ)摻雜。在一些實施例中，在施行一沉積製程之 後，藉由一離子佈植(ion implantation)製程對上述磊晶材料摻雜。在一些實施例中，後續施行一退火製程，以活化磊晶源極/汲極部件260中的摻雜物。
請參考第1、13A與13B圖，方法100在操作122接著移除虛設閘極堆疊物242，以在頂部間隔物246之間形成一閘極溝槽272。在移除虛設閘極堆疊物242之前，方法藉由化學氣相沉積、流動式化學氣相沉積、旋塗玻璃、其他適當的方法或上述之組合，在磊晶源極/汲極部件260的上方形成一層間介電(interlayer dielectric；ILD)層270，隨後在一或多道化學機械研磨製程將層間介電層270平坦化，以暴露出虛設閘極堆疊物242的頂表面。層間介電層270可以包括氧化矽、一低介電常數介電材料、四乙基正矽酸鹽、摻雜的氧化矽(舉例而言：硼磷矽酸鹽玻璃、摻氟化物的矽酸鹽玻璃、磷矽酸鹽玻璃、摻硼的矽酸鹽玻璃等等)、其他適當的介電材料或上述之組合。在一些實施例中，方法100在形成層間介電層270之前，首先在磊晶源極/汲極部件260的上方形成一蝕刻停止層(etch-stop layer；ESL；未繪示)。上述蝕刻停止層可以包括氮化矽(SiN)、含碳的氮化矽(SiCN)、含碳的氧化矽(SiOC)、含氧的氮化矽(SiON)、摻碳及氧的氮化矽(SiOCN)、氮化鋁(AlN)、摻氧的氮化鋁(AlON)、其他適當的材料或上述之組合，並可以藉由化學氣相沉積、物理氣相沉積、原子層沉積、其他適當的方法或上述之組合來形成。其後，藉由例如一乾式蝕刻製程等的任何適當的蝕刻製程從裝置200移除至少部分的虛設閘極堆疊物242，以形成閘極溝槽272。
現在請參考第1、14A與14B圖，方法100在操作124在一蝕刻製程310從裝置200移除氧化物層240，藉此在隔離部件208形成一溝槽282。在一些實施例中，從裝置200的靜態隨機存取記憶體裝置區及邏輯裝置區移除氧化物層 240，但將其留在裝置200的輸入/輸出裝置區的上方。在本實施例中，蝕刻製程310是配置來相較於元素矽、元素鍺及/或矽鍺而以較高的速率移除氧化矽。在此一事項，蝕刻製程310相對於已經藉由矽蓋層230的氧化而受到保護的矽鍺蓋層220的第一部分220A，而選擇性地移除氧化物層240、氧化後的矽蓋層232、氧化後的第二部分220B’與氧化後的第三部分220C’。
還有，如前文參考第7圖所作說明，鍺從矽鍺蓋層220擴散至隔離部件208會導致摻鍺層222的中間部222A相對於側壁部222B具有較多的氧化矽，而使蝕刻製程310亦相對於摻鍺層222的側壁部222B而選擇性地移除中間部222A。換句話說，部分的摻鍺層222可能會留在鰭狀物203(舉例而言：基鰭203b)的側壁。在一些實施例中，如在本文所繪示，由於氧化後的第三部分220C’是置於側壁部222B的上方，因此一空孔224存在於側壁部222B的上方。在一些實施例中，溝槽282(凹部)的一深度D3為約50nm至約200nm，其大體而言與在操作110形成的摻鍺層222的平均厚度D2一致。因此，深度D3對比於隔離部件208的平均厚度D1(如前文參考第5A圖所作說明所定義)的比值可以是約0.2至約0.6。當然本實施例未受限於這些尺寸，而基於各種設計需求，亦可以應用其他尺寸。
蝕刻製程310可以包括一溼式蝕刻製程、一乾式蝕刻製程、反應性離子蝕刻、其他適當的製程或上述之組合。在一些實施例中，蝕刻製程310施用一含氟的蝕刻劑，其包括例如四氟化碳(CF4)、氫氟酸(HF；在一溼式蝕刻製程)、氟化銨(NH4F)及/或其他適當的蝕刻劑，其配置來相對於元素矽、元素鍺及/或矽鍺而選擇性地蝕刻氧化矽。
請參考第1、15A與15B圖，方法100在操作126在片(或線)形成製程312從多層堆疊物ML移除半導體層204，藉此在半導體層206之間形成複數 個開口280。在本實施例中，片(或線)形成製程312式配置來相對於元素矽及氧化矽，以較高的速率移除矽鍺及/或元素鍺。因此在本實施例中，移除包括矽鍺的半導體層204，亦移除矽鍺蓋層220的餘留部分(舉例而言：留在鰭狀物203的上方的第一部分220A)以及包括元素鍺及氧化矽的摻鍺層222的餘留的側壁部222B。如前文所討論，側壁部222B相對於中間部222A包括較大量的鍺，而尤其中間部222A已經在操作124被氧化並隨後與氧化物240一起被移除。因此，藉由片(或線)形成製程312的摻鍺層222的移除，在溝槽282(凹部)中暴露出鰭狀物203的側壁。換句話說，所形成的溝槽282(凹部)具有由鰭狀物203(舉例而言：基鰭203b)的側壁所定義的側表面以及由下凹後的隔離部件208所定義的底表面。
在一些實例，如在後文的詳細討論，鰭狀物203的部分側壁可能未完全藉由片(或線)形成製程312而暴露，而不會造成溝槽282(凹部)的深度對應於深度D3。因此，在一些實施例中，鰭狀物203的側壁藉由片(或線)形成製程312暴露出來的部分具有一高度D4，其小於深度D3，舉例而言，溝槽282(凹部)具有一側壁輪廓，其如第15A圖中的虛線所指，隨著遠離鰭狀物203的側壁而逐漸變窄。因此高度D4對比於深度D3的比值可能不會超過1，且在一些實施例中可以是約0.3至約0.5。還有，在一些實施例中，高度D4對比於平均厚度D1的比值為至少約0.1，其中平均厚度D1定義於前文參考第5A圖所作說明並且在一些實施例中可以對應於基鰭203b的高度。在本實施例中，若高度D4對比於平均厚度D1的比值降低至低於約0.1，鰭狀物203的側壁的暴露足以使其由後續形成的金屬閘極堆疊物所覆蓋。要注意的是，本實施例並未將高度D4的最大值限制在任何特定的尺寸，不過高度D4未超過溝槽282(凹部)的深度D3。在一些 範例中，高度D4可以是約50nm至約100nm，而高度D4對比於平均厚度D1的比值可以是小於約0.4。在一些實施例中，高度D4是配置來使鰭狀物203的側壁在溝槽282(凹部)中的暴露最大化，藉此如後文的詳細說明，改善金屬閘極的覆蓋率。在一些實例中，可以藉由增加存在於矽鍺蓋層220中的鍺的量來達成高度D4的增加，藉此增加所形成的摻鍺層222的平均厚度D2，但是如前文所作說明，存在於矽鍺蓋層220中的鍺不超過80%，以確保藉由蝕刻製程310與片(或線)形成製程312而將其完全移除。
片(或線)形成製程312可以藉由任何適當的蝕刻製程執行，例如一乾式蝕刻製程、一溼式蝕刻製程、一反應性離子蝕刻製程或上述之組合，配置片(或線)形成製程312而相對於元素矽與氧化矽，以較高的速率移除元素鍺及/或矽鍺。在一範例中，片(或線)形成製程312執行一溼式蝕刻製程，其施用臭氧(O3；溶解於水)、硝酸(HNO3)、過氧化氫(H2O2)、其他適當的氧化劑或上述之組合。在另一範例中片(或線)形成製程312執行一乾式蝕刻製程，其施用一氟基(fluorine-based)蝕刻劑，例如氫氟酸(HF)。在一些實施例中，如第15A圖中的虛線所示，蝕刻製程310由於蝕刻劑到達溝槽282(凹部)的底部角落附近的量少於到達溝槽282(凹部)的中心的量，造成溝槽282(凹部)具有圓化的底部角落。然而，與底部角落的存在無關，溝槽282(凹部)暴露出如前文討論的鰭狀物203的至少部分側壁，具有對應於高度D4的高度。
現在請參考第1、16A與16B圖，方法100在操作128在閘極溝槽272以及在開口280形成高k值金屬閘極堆疊物290，而使高k值金屬閘極堆疊物290介於磊晶源極/汲極部件260之間。在本實施例中，高k值金屬閘極堆疊物290的頂部是形成在頂部間隔物246之間，而高k值金屬閘極堆疊物290的底部是置於半導體 層206之間，而半導體層206是裝置200的通道層。
高k值金屬閘極堆疊物290可以包括至少一界面層292、一高介電常數介電層294以及一金屬閘極電極296，其中界面層292包覆在每個半導體層206的周圍，高介電常數介電層294置於界面層292的上方，金屬閘極電極296置於高介電常數介電層294的上方。界面層292可以包括氧化物材料，例如氧化矽；而高介電常數介電層294可以包括任何適當的介電材料，例如氧化鉿、氧化鑭、其他適當的材料或上述之組合。金屬閘極電極296可以包括至少一功函數金屬層與設於其上方的一塊體導體層。上述可以是一p型功函數金屬層或一n型功函數金屬層。例示的功函數金屬材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他適當的功函數金屬材料或上述之組合。上述塊體導體層可以包括Cu、W、Al、Co、Ru、其他適當的材料或上述之組合。高k值金屬閘極堆疊物290可以更包括數個其他層(未繪示)，例如一蓋層、一阻障層、其他適當的層或上述之組合。可以藉由任何適當的方法來沉積高k值金屬閘極堆疊物290的各種層，例如化學性氧化(chemical oxidation)、加熱氧化(thermal oxidation)、原子層沉積、化學氣相沉積、物理氣相沉積、鍍製法(plating)、其他適當的方法或上述之組合。
如第16A與16B圖所示，基鰭203b從隔離部件208突出而形成在一次通道區290’具有高k值金屬閘極堆疊物290的一全繞式閘極場效電晶體。由於現有的製造裝置200的方法可能會造成隔離部件208的頂表面些微下凹而得到一淺的凹型輪廓(請見例如第5A圖)，這樣的淺的凹型輪廓使部分的隔離部件208留在鰭狀物203置於半導體層206的下方的部分的側壁上。結果，請參考第17A 圖，其更為詳細地繪示次通道區290’，其中這樣的凹型輪廓導致部分的隔離部件208將高k值金屬閘極堆疊物290的底部與鰭狀物203(舉例而言：基鰭203b)的側壁分離，而這樣的分離可以由一橫向距離S所定義，其中橫向距離S大於零。由於這樣的結構不會介入高k值金屬閘極堆疊物290與半導體層206嚙合的部分的效能，在次通道區290’的閘極覆蓋的缺乏可能會導致閘極控制的弱化、潛在性的次臨界漏電流(sub-threshold leakage current)及/或電容值的增加，而對此全繞式閘極場效電晶體的效能造成負面影響。
為了解決這樣的情況以及其他缺陷，請參考第17B圖，其與繪示於第16A圖的實施例實質上相同，本實施例提供具有特意下凹的隔離部件208的全繞式閘極場效電晶體的實施例，而使後續形成的高k值金屬閘極堆疊物290可以包覆在基鰭203b的側壁的周圍並直接與基鰭203b的側壁嚙合，而使橫向距離S(橫向的分離距離)可以減少至實質上為零，藉此改善在次通道區290’的閘極覆蓋。在一些實施例中，請參考第17C圖，下凹的隔離部件208可以被具有根據示於第15A與16A圖的虛線輪廓的一逐漸變窄的側壁輪廓的一頂表面所定義，以確保高k值金屬閘極堆疊物290的至少底部是與基鰭203b的側壁直接接觸。在本實施例中，請參考第17C圖，高k值金屬閘極堆疊物290直接與基鰭203b的側壁接觸的底部的厚度，是被高度D4所定義，高度D4已在前文作過詳細說明。在所繪示的實施例中，上述逐漸變窄的側壁輪廓可以由高度D3與D4所定義，如前文參考第15A圖所作說明。
其後，方法100在操作130可以對裝置200施行附加的製程步驟。例如，方法100可以在磊晶源極/汲極部件260的上方形成源極/汲極接觸件(未繪示)。每個源極/汲極接觸件可以包括任何適當的導體材料，例如Co、W、Ru、 Cu、Al、Ti、Ni、Au、Pt、Pd、其他適當的導體材料或上述之組合。方法100可以在高k值金屬閘極堆疊物290的上方形成類似於層間介電層270的一層間介電層、經由一系列的圖形化與蝕刻製程而在其內形成一源極/汲極接觸孔(或是，溝槽)以及隨後使用例如化學氣相沉積、原子層沉積、物理氣相沉積、鍍製法(plating)、其他適當的製程或上述之組合等的任何適當方法而在上述源極/汲極接觸件開口沉積一導體材料。在一些實施例中，在磊晶源極/汲極部件260與上述源極/汲極接觸件之間形成矽化物層(未繪示)。上述矽化物層可以包括矽化鎳、矽化鈷、矽化鎢、矽化鉭、矽化鉑、矽化鉺、矽化鈀、其他適當的矽化物或上述之組合。上述矽化物層可以是藉由例如化學氣相沉積、原子層沉積、物理氣相沉積或上述之組合等的一沉積製程，形成在裝置200的上方。隨後，方法100可以在裝置200的上方形成複數個附加的部件，例如一閘極接觸件(未繪示)、複數個垂直互連部件(舉例而言：導孔；未繪示)、複數個水平互連部件(舉例而言：導線；未繪示)、複數個額外的金屬間介電層(intermetal dielectric layers；舉例而言：複數個蝕刻停止層與複數個層間介電層；未繪示)、其他適當的部件或上述之組合，其中在上述層間絕緣層形成上述閘極接觸件(未繪示)，以接觸高k值金屬閘極堆疊物290。
本發明實施例提供一半導體結構，其包括一半導體鰭狀物，上述半導體鰭狀物包括一底部與一頂部，其中上述底部具有延伸至高於隔離部件(舉例而言：淺溝槽隔離)，其中一後續形成的金屬閘極堆疊物直接接觸上述底部的頂表面及側壁表面，上述頂部包括複數個半導體通道層的一垂直堆疊物，上述半導體通道層的垂直堆疊物與上述金屬閘極堆疊物嚙合，而形成一全繞式閘極場效電晶體。本發明實施例提供一種將上述隔離部件下凹的方法，其包括： 在上述半導體鰭狀物的上方形成一矽鍺基(SiGe-based)蓋層；在上述矽鍺基蓋層的上方形成一矽基(Si-based)蓋層；以及在上述矽基蓋層的上方形成氧化矽基(silicon oxide-based)層，其中形成上述矽鍺基蓋層而在上述隔離部件的頂表面製造出一摻鍺層。上述方法更包括依序移除上述矽基蓋層與上述矽鍺基蓋層，藉此移除上述摻鍺層以在上述隔離部件形成一凹部。在本發明實施例中，上述凹部暴露出上述半導體鰭狀物的部分側壁表面，上述半導體鰭狀物的部分側壁表面在後續在上述全繞式閘極場效電晶體的一次通道區(舉例而言：低於上述半導體通道層的垂直堆疊物的區域)與上述金屬閘極堆疊物嚙合。儘管無限制的意圖，本發明實施例的一或多個實施形態對一半導體裝置及其形成提供許多有利功效。例如，本文提供的半導體結構將置於上述金屬閘極堆疊物與上述半導體鰭狀物在上述次通道區中的部分之間的隔離部件(包括例如氧化矽等的絕緣材料)移除，藉此可以使上述金屬閘極堆疊物較佳地與上述半導體鰭狀物嚙合，以改善短通道效應、減少漏電流及/或減少電容值以改善阻容速度(RC speed)。本文揭露的方法的實施形態可以毫無困難地整合至用以製造全繞式閘極場效電晶體的現有製程與技術。
在一面向中，本發明實施例提供一種方法，包括：在一基底的上方形成複數個半導體鰭狀物，其中每個上述半導體鰭狀物包括交錯的複數個矽鍺層與複數個矽層的堆疊物，設於上述基底的一突出部的上方；在上述基底的上方形成包括氧化矽的複數個隔離部件，藉此將上述半導體鰭狀物的底部分離；以及在上述半導體鰭狀物的上方沉積包括矽鍺的一蓋層，其中上述蓋層中的鍺擴散至上述隔離部件中，以在上述隔離部件形成一摻鍺層。上述方法還包括：施行一第一蝕刻製程，以移除上述蓋層與部分的上述摻鍺層；施行一第二 蝕刻製程，以移除上述矽鍺層與上述摻鍺層的餘留部分，藉此在上述矽層之間形成複數個開口並暴露上述基底的上述突出部的側壁；以及在上述開口中及上述半導體鰭狀物的上方形成一金屬閘極堆疊物，而使上述金屬閘極堆疊物延伸以直接接觸上述基底的上述突出部的側壁。
在一實施例中，上述蓋層是一第一蓋層，上述方法更包括：在上述第一蓋層的上方沉積一第二蓋層，其中上述第二蓋層包括矽但不含鍺；將上述第二蓋層氧化，以形成氧化矽；以及施行上述第一蝕刻製程，以移除氧化後的上述第二蓋層。
在一實施例中，將上述第二蓋層氧化包括：藉由一沉積製程、氧化製程或上述之組合，在上述第二蓋層的上方形成氧化矽層。
在一實施例中，將上述第二蓋層氧化是將部分的上述第一蓋層氧化以形成氧化矽，其中施行上述第一蝕刻製程是將上述第一蓋層被氧化的部分移除。
在一實施例中，鍺的擴散導致在上述摻鍺層的鍺濃度是隨著遠離上述基底的上述突出部的側壁而減少。
在一實施例中，施行上述第一蝕刻製程而對氧化矽的移除速率高於對鍺的移除速率，且其中施行上述第二蝕刻製程而對矽鍺的移除速率高於對氧化矽的移除速率。
在一實施例中，上述蓋層的鍺濃度是至少約40%。
在另一面向中，本發明實施例提供一種方法，其包括：形成一半導體結構，其包括：一鰭狀物，從一基底突出，上述鰭狀物包括置於一基鰭(base fin)上方的交錯的複數個通道層與複數個非通道層的堆疊物，其中上述非通道 層包括矽鍺；及複數個隔離結構，在上述基底的上方並圍繞上述基鰭，其中上述隔離結構包括矽原子與氧原子；在上述半導體結構的上方形成一矽鍺蓋層，藉此在上述隔離結構形成一含鍺-矽-氧(GeSiO)區；在上述矽鍺蓋層的上方形成一矽蓋層；將上述矽蓋層氧化；在氧化後的上述矽蓋層的上方形成一占位閘極；移除氧化後的上述矽蓋層，藉此移除上述矽鍺蓋層及部分的上述GeSiO區，以在上述隔離結構形成一凹部；以及以一金屬閘極堆疊物替換上述占位閘極與上述非通道層，而使上述金屬閘極堆疊物的底部包覆在上述基鰭的頂部的周圍。
在一實施例中，將上述矽蓋層氧化包括在上述矽蓋層的上方形成氧化矽層，且其中將上述氧化矽層移除而移除氧化後的上述矽蓋層。
在一實施例中，將上述矽蓋層氧化而將部分的上述矽鍺蓋層氧化，而使移除氧化後的上述矽蓋層而移除上述矽鍺蓋層的被氧化的部分。
在一實施例中，形成上述矽鍺蓋層致使鍺擴散至上述隔離結構中，藉此形成上述GeSiO區。
在一實施例中，上述GeSiO區的側壁部中的鍺濃度高於上述GeSiO區的一中間部的鍺濃度，且其中上述GeSiO區的上述中間部的矽與氧的濃度高於上述GeSiO區的側壁部中的矽與氧的濃度。
在一實施例中，移除氧化後的上述矽蓋層而將上述GeSiO區的上述中間部移除，且其中移除上述非通道區而將上述GeSiO區的側壁部移除。
在一實施例中，替換上述占位閘極與上述非通道層包括：移除上述占位閘極以形成一閘極溝槽；移除上述非通道層，以在上述通道層之間形成複數個開口，其中移除上述非通道層而將上述凹部中的上述GeSiO區的餘留部分移除；以及在上述閘極溝槽及上述開口形成上述金屬閘極堆疊物。
在一實施例中，移除上述GeSiO區的餘留部分而暴露上述基鰭的側壁，而使形成上述金屬閘極堆疊物造成上述金屬閘極堆疊物的底部包覆在上述基鰭的頂部的周圍。
在一實施例中，上述矽鍺蓋層中的鍺濃度為約40%至約80%。
在又另一面向中，本發明實施例提供一種半導體結構，其包括：半導體層堆疊物，置於一基底的一突出部的上方；複數個隔離部件，置於上述基底的上方，其中上述基底的上述突出部的頂表面是以一第一距離與上述隔離部件的底表面分離；一金屬閘極堆疊物，與上述半導體層堆疊物交織，其中上述金屬閘極堆疊物的底部是置於上述基底的上述突出部的側壁上，且其中上述金屬閘極堆疊物的底部的厚度是定為一第二距離，上述第二距離小於上述第一距離；以及複數個磊晶源極/汲極部件，相鄰於上述金屬閘極堆疊物而設置。
在一實施例中，上述金屬閘極堆疊物的底部具有一側壁輪廓，其隨著遠離上述基底的上述突出部的側壁而逐漸變窄。
在一實施例中，上述第二距離對比於上述第一距離的比值為至少約0.1。
在一實施例中，上述隔離部件的頂表面從上述基底的上述突出部的側壁開始逐漸變窄。
前述內文概述了許多實施例的特徵，使所屬技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。所屬技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。所屬技術領域中具有通常知識者也應了解這些均等的結構並未背離本發明實施例的 發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
200:裝置(半導體裝置)
202:基底(半導體基底)
203:鰭狀物
203b:基鰭
206:半導體層
208:隔離結構
290’:次通道區
292:界面層
294:高介電常數介電層
296:金屬閘極電極
D1:平均厚度
D3:深度

Claims (10)

  1. 一種半導體裝置的形成方法，包括：在一基底的上方形成複數個半導體鰭狀物，其中每個該些半導體鰭狀物包括交錯的複數個矽鍺層與複數個矽層的堆疊物，設於該基底的一突出部的上方；在該基底的上方形成包括氧化矽的複數個隔離部件，藉此將該些半導體鰭狀物的底部分離；在該些半導體鰭狀物的上方沉積包括矽鍺的一蓋層，其中該蓋層中的鍺擴散至該些隔離部件中，以在該些隔離部件形成一摻鍺層；施行一第一蝕刻製程，以移除該蓋層與部分的該摻鍺層；施行一第二蝕刻製程，以移除該些矽鍺層與該摻鍺層的餘留部分，藉此在該些矽層之間形成複數個開口並暴露該基底的該突出部的側壁；以及在該些開口中及該些半導體鰭狀物的上方形成一金屬閘極堆疊物，而使該金屬閘極堆疊物延伸以直接接觸該基底的該突出部的側壁。
  2. 如請求項1所述之半導體裝置的形成方法，其中該蓋層是一第一蓋層，該半導體裝置的形成方法更包括：在該第一蓋層的上方沉積一第二蓋層，其中該第二蓋層包括矽但不含鍺；將該第二蓋層氧化，以形成氧化矽；以及施行該第一蝕刻製程，以移除氧化後的該第二蓋層。
  3. 如請求項2所述之半導體裝置的形成方法，其中將該第二蓋層氧化包括：藉由一沉積製程、氧化製程或上述之組合，在該第二蓋層的上方形成氧化矽層；或是 將部分的該第一蓋層氧化以形成氧化矽，其中施行該第一蝕刻製程是將該第一蓋層被氧化的部分移除。
  4. 一種半導體裝置的形成方法，包括：形成一半導體結構，其包括：一鰭狀物，從一基底突出，該鰭狀物包括置於一基鰭(base fin)上方的交錯的複數個通道層與複數個非通道層的堆疊物，其中該些非通道層包括矽鍺；及複數個隔離結構，在該基底的上方並圍繞該基鰭，其中該些隔離結構包括矽原子與氧原子；在該半導體結構的上方形成一矽鍺蓋層，藉此在該些隔離結構形成一含鍺-矽-氧(GeSiO)區；在該矽鍺蓋層的上方形成一矽蓋層；將該矽蓋層氧化；在氧化後的該矽蓋層的上方形成一占位閘極；移除氧化後的該矽蓋層，藉此移除該矽鍺蓋層及部分的該GeSiO區，以在該些隔離結構形成一凹部；以及以一金屬閘極堆疊物替換該占位閘極與該些非通道層，而使該金屬閘極堆疊物的底部包覆在該基鰭的頂部的周圍。
  5. 如請求項4所述之半導體裝置的形成方法，其中形成該矽鍺蓋層致使鍺擴散至該些隔離結構中，藉此形成該GeSiO區。
  6. 如請求項5所述之半導體裝置的形成方法，其中該GeSiO區的側壁部中的鍺濃度高於該GeSiO區的一中間部的鍺濃度，且其中該GeSiO區的該中間部的矽與氧的濃度高於該GeSiO區的側壁部中的矽與氧的濃度。
  7. 如請求項6所述之半導體裝置的形成方法，其中移除氧化後的該矽蓋層而將該GeSiO區的該中間部移除，且其中移除該非通道區而將該GeSiO區的側壁部移除。
  8. 一種半導體裝置，包括：半導體層堆疊物，置於一基底的一突出部的上方；如請求項1所述的形成方法中移除包括矽鍺的該蓋層及該摻鍺層之後的該些隔離部件，置於該基底的上方，其中該基底的該突出部的頂表面是以一第一距離與該些隔離部件的底表面分離；一金屬閘極堆疊物，與該半導體層堆疊物交織，其中該金屬閘極堆疊物的底部是置於該基底的該突出部的側壁上，且其中該金屬閘極堆疊物的底部的厚度是定為一第二距離，該第二距離小於該第一距離；以及複數個磊晶源極/汲極部件，相鄰於該金屬閘極堆疊物而設置。
  9. 如請求項8所述之半導體裝置，其中該金屬閘極堆疊物的底部具有一側壁輪廓，其隨著遠離該基底的該突出部的側壁而逐漸變窄。
  10. 如請求項8或9所述之半導體裝置，其中該些隔離部件的頂表面從該基底的該突出部的側壁開始逐漸變窄。
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