CN219017659U - 半导体装置 - Google Patents

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苏信文
林京毅
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Abstract

一种半导体装置，包括半导体层堆叠物，置于基底的突出部的上方；隔离部件，置于基底的上方，其中基底的突出部的顶表面是以第一距离与隔离部件的底表面分离；金属栅极堆叠物，与半导体层堆叠物交织，其中金属栅极堆叠物的底部是置于基底的突出部的侧壁上，且其中金属栅极堆叠物的底部的厚度是定为第二距离，第二距离小于第一距离；以及外延源极/漏极部件，相邻于金属栅极堆叠物而设置。

Description

半导体装置
技术领域
本实用新型实施例涉及半导体装置，尤其涉及在多栅极半导体装置中的隔离结构。
背景技术
半导体集成电路(integrated circuit；IC)产业已历经了快速成长。在集成电路的材料与设计的技术进步下，已产出数个世代的集成电路，每个世代均比其前一个世代具有较小且更复杂的电路。在集成电路革命的过程中，通常是随着功能密度(举例而言：每单位芯片面积的互连的装置数量)的增加而缩减几何尺寸(举例而言：使用一工艺所能形成的最小构件(或是线))。这样的尺寸缩减的过程通常会通过增加制造效率与降低关连的成本而获得效益。但是，这些发展亦会增加所加工及制造的集成电路结构的复杂度。
例如全绕式栅极场效晶体管(gate-all-around field-effect transistors；GAAFETs)或纳米片场效晶体管(nanosheet field-effect transistors；NS FETs)等的多栅极晶体管(Multi-gate transistors)，已经在各种存储器及核心装置实现，以降低集成电路所占面积，却维持合理的工艺裕度。尽管形成全绕式栅极场效晶体管的方法已经大致上充分，但尚未在所有方面都完全令人满意。在一例子中，在多个全绕式栅极场效晶体管的堆叠物的最底部的场效晶体管可能会遭受不足的效能，包括例如缺乏栅极控制、短通道效应及/或电容值的增加，这些与隔离结构有关(举例而言：浅沟槽隔离(shallow-trenchisolation)结构或STI结构)。因此，为了至少这些理由，改善全绕式栅极场效晶体管中的隔离结构的形成方法以减少或消除关联于外延源极/漏极部件的漏电流，有其需要。
实用新型内容
本实用新型的目的在于提出一种半导体装置，以解决上述至少一个问题。
一实施例是关于一种半导体装置，其包括：半导体层堆叠物，置于一基底的一突出部的上方；多个隔离部件，置于上述基底的上方，其中上述基底的上述突出部的顶表面是以一第一距离与上述隔离部件的底表面分离；一金属栅极堆叠物，与上述半导体层堆叠物交织，其中上述金属栅极堆叠物的底部是置于上述基底的上述突出部的侧壁上，且其中上述金属栅极堆叠物的底部的厚度是定为一第二距离，上述第二距离小于上述第一距离；以及多个外延源极/漏极部件，相邻于上述金属栅极堆叠物而设置。
根据本实用新型其中的一个实施方式，还包括多个源极/漏极接触件，分别置于多个所述外延源极/漏极部件的上方。
根据本实用新型其中的一个实施方式，该金属栅极堆叠物包覆在该基底的该突出部的周围。
根据本实用新型其中的一个实施方式，该金属栅极堆叠物的底部具有一侧壁轮廓，其随着远离该基底的该突出部的侧壁而逐渐变窄。
根据本实用新型其中的一个实施方式，该第二距离对比于该第一距离的比值为至少0.1。
根据本实用新型其中的一个实施方式，该第二距离对比于该第一距离的比值为小于0.4。
根据本实用新型其中的一个实施方式，多个所述隔离部件的顶表面从该基底的该突出部的侧壁开始逐渐变窄。
根据本实用新型其中的一个实施方式，多个所述隔离部件的顶表面具有凹型轮廓。
根据本实用新型其中的一个实施方式，该金属栅极堆叠物的底部具有圆化的底部角落。
根据本实用新型其中的一个实施方式，该金属栅极堆叠物的底部与该基底的该突出部的侧壁直接接触。
附图说明
通过以下的详述配合所附附图可更加理解本文公开的内容。要强调的是，根据产业上的标准作业，各个部件(feature)并未按照比例绘制，且仅用于说明目的。事实上，为了能清楚地讨论，可能任意地放大或缩小各个部件的尺寸。
图1是用以制造根据本实用新型实施例的各种实施形态的半导体装置的一例示方法的流程图。
图2是根据本实用新型实施例的各种实施形态的一例示的半导体装置的三维透视图。
图3是根据本实用新型实施例的各种实施形态沿着图2的线AA’或线BB’取得的部分或全体的图2所示的半导体装置的剖面图。
图4A是根据本实用新型实施例的各种实施形态沿着图2的线AA’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图4B是根据本实用新型实施例的各种实施形态沿着图2的线BB’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图5A是根据本实用新型实施例的各种实施形态沿着图2的线AA’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图5B是根据本实用新型实施例的各种实施形态沿着图2的线BB’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图6A是根据本实用新型实施例的各种实施形态沿着图2的线AA’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图6B是根据本实用新型实施例的各种实施形态沿着图2的线BB’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图7是根据本实用新型实施例的各种实施形态在图1所示的方法的中间阶段的期间的图2所示的半导体装置内的示意性的浓度轮廓。
图8A是根据本实用新型实施例的各种实施形态沿着图2的线AA’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图8B是根据本实用新型实施例的各种实施形态沿着图2的线BB’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图9A是根据本实用新型实施例的各种实施形态沿着图2的线AA’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图9B是根据本实用新型实施例的各种实施形态沿着图2的线BB’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图10A是根据本实用新型实施例的各种实施形态沿着图2的线AA’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图10B是根据本实用新型实施例的各种实施形态沿着图2的线BB’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图11A是根据本实用新型实施例的各种实施形态沿着图2的线AA’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图11B是根据本实用新型实施例的各种实施形态沿着图2的线BB’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图12A是根据本实用新型实施例的各种实施形态沿着图2的线AA’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图12B是根据本实用新型实施例的各种实施形态沿着图2的线BB’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图13A是根据本实用新型实施例的各种实施形态沿着图2的线AA’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图13B是根据本实用新型实施例的各种实施形态沿着图2的线BB’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图14A是根据本实用新型实施例的各种实施形态沿着图2的线AA’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图14B是根据本实用新型实施例的各种实施形态沿着图2的线BB’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图15A是根据本实用新型实施例的各种实施形态沿着图2的线AA’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图15B是根据本实用新型实施例的各种实施形态沿着图2的线BB’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图16A是根据本实用新型实施例的各种实施形态沿着图2的线AA’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图16B是根据本实用新型实施例的各种实施形态沿着图2的线BB’取得的部分或全体的在图1所示的方法的中间阶段的期间的图2所示的半导体装置的剖面图。
图17A是根据本实用新型实施例的各种实施形态在图16A所示的半导体装置的一部分的示意图。
图17B是根据本实用新型实施例的各种实施形态在图16A所示的半导体装置的一部分的示意图。
图17C是根据本实用新型实施例的各种实施形态在图16A所示的半导体装置的一部分的示意图。
附图标记如下：
100:方法
102,104,106,108,110,112,114,116:操作
118,120,122,124,126,128,130:操作
200:装置(半导体装置)
202:基底(半导体基底)
203:鳍状物
203b:基鳍
204,206:半导体层
208:隔离结构
210,212:硬掩模层
220:硅锗盖层
220A:第一部分
220B:第二部分
220B’:氧化后的第二部分
220C:第三部分
220C’:氧化后的第三部分
222:掺锗层(GeSiO区)
222A:中间部
222B:侧壁部
224:空孔
230:硅盖层
232:氧化后的硅盖层
240:氧化物层
242:虚设栅极堆叠物
246:顶部间隔物
250:源极/漏极凹部
252:内间隔物
260:外延源极/漏极部件
270:层间介电层
272:栅极沟槽
280:开口
282:沟槽
290:高k值金属栅极堆叠物
290’:次通道区
292:界面层
294:高介电常数介电层
296:金属栅极电极
302,306,308:沉积工艺
304:扩散步骤310:蚀刻工艺
312:片(或线)形成工艺
402,404:扩散轮廓
D,D3:深度
D1,D2:平均厚度
ML:多层堆叠物
S:横向距离
T1,T2,T3,T4,T5:厚度
具体实施方式
要了解的是，以下的公开内容提供许多不同的实施例或范例以实现本实用新型实施例的不同构件。以下的公开内容叙述各个构件及其排列方式的特定范例，以简化本实用新型实施例的说明。当然，这些特定的范例仅用于举例，并非用以限定。例如，若是本实用新型实施例后续叙述了一第一构件形成于一第二构件之上或上方，即表示其可能包括上述第一构件与上述第二构件是直接接触的实施例，亦可能包括了有附加构件形成于上述第一构件与上述第二构件之间，而使上述第一构件与第二构件可能未直接接触的实施例。此外，例如“下(lower)(或‘下部’)”、“上(upper)(或‘上部’)”、“水平(horizontal)”、“垂直(vertical)”、“上方(above)(或‘高于’)”、“在……的上方(over)”、“下方(below)(或‘低于’)”、“在……的下方(beneath)”、“上(up)”、“下(down)”、“顶部(top)(或‘顶’)”、“底部(bottom)(或‘底’)”其类似用语及其衍生用语(例如：“水平地(horizontally)”、“向下地(downwardly)”、“向上地(upwardly)”及其类似用语)的空间相关用词的使用，是为了便于描述本实用新型实施例的一个部件与另一个部件的关系。这些空间相关用词意欲涵盖包括上述部件的装置的不同方位。
还有，当“约”、“大致上”或类似用语与一个数字或一个数字范围一起叙述，对于所属技术领域中技术人员而言可以理解，这些用词意欲使其范围涵盖纳入所述数字的一合理范围之内，例如在上述数字及其加减百分之十的范围之内。例如，“约5nm”的叙述，其意义的范围包含从4.5nm到5.5nm的尺寸范围。此外，本实用新型实施例可能会在各种实施例重复使用相同的元件符号。这样的重复是为了叙述上的简化与明确，而非意指所讨论的不同实施例及/或结构之间的关系。
一全绕式栅极场效晶体管(亦称为纳米片场效晶体管或NS FETs)可能一般包括通道层的一垂直堆叠物、多个外延源极/漏极部件以及一金属栅极堆叠物，上述通道层的垂直堆叠物作为突出于一半导体基底的一鳍状物有源区(或是，鳍状物)的一部分，上述多个外延源极/漏极部件形成在上述鳍状物的通道区中或上方，上述金属栅极堆叠物沉积在上述鳍状物的上述通道区中的上述通道层的垂直堆叠物的上方并与其穿插配置。尽管例如全绕式栅极场效晶体管等的多栅极场效晶体管通过提供较大的通道宽度(以多个垂直堆叠的通道层的形式)而未扩大占用面积或未对通道长度的尺度造成不良影响，而改善对例如存储器装置等的半导体装置的尺寸缩小的能力，但其尚未在所有方面都完全令人满意。在一些例子中，由于在上述多个外延源极/漏极部件存在掺杂物及/或其他原因，全绕式栅极场效晶体管特别在最底部的通道层附近的区域(命名为“次通道区”(sub-channel region))，会遭受到高次临界漏电流(sub-threshold leakage current)，导致预期外的电容值的增加。此外，通过上述次通道区附近的多余的隔离结构(举例而言：较厚的浅沟槽隔离或STI)引发的栅极控制的弱化，而使短通道效应(short-channel effects；SCEs)可能会在上述次通道区中或附近变得显著。由于这些及其他原因，需要改善全绕式栅极场效晶体管的制造。
请参考图1，根据本实用新型实施例的各种方式将形成一半导体装置200(后文简称为“装置200”)的一方法100示出于一流程图。方法100仅为一范例，而无将本实用新型实施例限制在权利要求中的明确记载的事项的意图。可以在方法100之前、期间与之后提供附加的步骤，而可以将一些所叙述的步骤替换、削减或移动顺序而用于此方法的额外的实施例。方法100将会在后文与图2至图17C一起叙述。特别是，图3、图4A、图5A、图6A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图17B与图17C是根据本实用新型实施例的各种实施形态沿着图2的线AA’取得的部分或全体的在方法100的中间步骤的装置200的剖面图；图3、图4B、图5B、图6B、图7、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B与图16B是根据本实用新型实施例的各种实施形态沿着图2的线BB’取得的部分或全体的在方法100的中间步骤的装置200的剖面图；图7是根据本实用新型实施例的各种实施形态的装置200的一部分中的锗与氧化硅的示意性的浓度轮廓。
装置200可以是一集成电路结构的工艺期间制造的一中间装置或其一部分，其可以包括静态随机存取存储器(static random-access memory；SRAM)装置、逻辑装置、输入/输出(I/O)装置、无源元件(例如，电阻器、电容器及电感器)以及有源元件(例如，全绕式栅极场效晶体管、鳍式场效晶体管(fin-like field effect transistors；FinFETs)、金属─氧化物─半导体场效晶体管(metal-oxide-semiconductor field effect transistor；MOSFET)、互补式金属─氧化物─半导体(complementary metal-oxide semiconductor；CMOS)晶体管、双极性晶体管(bipolar transistors)、高压晶体管(high voltagetransistors)、高频晶体管(high frequency transistors)及/或其他晶体管)。在一些实施例中，是将装置200制造为一集成电路结构中的一静态随机存取存储器装置，此集成电路结构亦包括一逻辑装置、一输入/输出装置或上述的组合。本实用新型实施例未受限于任何特定数量的装置或任何特定的装置配置。例如，尽管将装置200示出为一三维装置，本实用新型实施例亦可以提供用于制造平面装置的实施形态。可以在装置200添加附加的部件，而可以在装置200的其他实施形态将一些上述部件替换、修饰或削减。
请参考图1至图3，在操作102，方法100提供一工件，其包括一半导体基底(后文称之为“基底”)202。半导体基底202可以包括：一元素(单一元素)半导体，例如硅(Si)、锗(Ge)及/或其他合适的材料；一化合物半导体，例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟及/或其他合适的材料；一合金半导体，例如硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)、磷砷化镓铟(GaInAsP)及/或其他合适的材料。半导体基底202可以是具有一均匀组成的单层材料。抑或是，半导体基底202可包括多层材料，此多层材料具有适用于集成电路装置制造的相似或不同成分。在本实施例中，半导体基底202包括元素硅，且在其整个厚度(举例而言：沿着本文示出的Z轴)具有均匀组成。
在半导体基底202包括场效晶体管的一些例子中，可以在半导体基底202中或上设置各种掺杂区。依存于设计需求上述掺杂区可以掺杂有例如磷或砷等的n型掺杂物及/或硼或BF2等的p型掺杂物。上述掺杂区可以直接形成在半导体基底202上，而在一p型井结构、在一n型井结构、在一双重井(dual-well)结构或在一抬升结构(raised structure)。可以通过掺杂物原子的注入、原位(in-situ)掺杂的外延成长及/或其他技术来形成掺杂区。当然，这些例子仅用于例示的目的，而无限制的意图。
仍请参考图1至图3，方法100在操作104在基底202的上方形成交错的多个半导体层204与多个半导体层206的一多层堆叠物ML。在本实施例中，请参考在图3所示的多层堆叠物ML，每个半导体层204为牺牲层，配置为在一后续的工艺步骤将其移除，而每个半导体层206留在装置200，配置为通道层而与一后续形成的金属栅极堆叠物啮合。本实施例并未限制半导体层204与206的组成，只要半导体层204与206的组成彼此不同。在一个这样的范例，每个半导体层204包括硅锗，而每个半导体层206包括元素态的硅且实质上不含锗。在一些例子中，每个多层堆叠物ML可以包括三至十对的交错的半导体层204与206，当然亦可以依存于特定的设计需求而应用其他配置。
在本实施例中，形成多层堆叠物ML包括在一系列的外延工艺交互成长半导体层204与206。每个外延工艺可以包括化学气相沉积(chemical vapor deposition；CVD)技术(举例而言：气相外延(vapor-phase epitaxy；VPE)、超高真空(ultra-high-vacuumchemical vapor deposition；UHV-CVD)、低压化学气相沉积(low-pressurechemical vapor deposition；LP-CVD)及/或等离子体辅助化学气相沉积(plasma-enhanced chemical vapor deposition；PE-CVD))、分子束外延(molecular beamepitaxy)、其他适当的选择式外延成长(selective epitaxial growth；SEG)工艺或上述的组合。每个外延工艺可以使用气相及/或液相前驱物，其与下层的基底的成分交互反应。在一些例子中，可以将多层堆叠物ML的每一层形成为纳米片(nanosheets)、纳米线(nanowires)或纳米棒(nanorods)。如后文的讨论，后续的工艺步骤配置来移除半导体层204(举例而言：硅锗层)，在一悬置的结构留下半导体层206(举例而言：硅层)。如后文将会详细说明的这样的工艺，可将其称为“线释放工艺”(wire release process)或“片形成工艺”(sheet formation process)，依多层堆叠物ML中的各层的配置而定。
在一些实施例中，仍请参考图3，方法100在操作104后续在多层堆叠物ML的上方形成一硬掩模层(hard mask layer；HM)210，并在硬掩模层210的上方形成一硬掩模层212。在本实施例中，硬掩模层210与212是配置来在后续的制造工艺的期间保护鳍状物203的顶部。在本实施例中，硬掩模层210与212各包括氮化硅(SiN)、氧化硅(SiO及/或SiO2)、含碳的氮化硅(SiCN)、含碳的氧化硅(SiOC)、含氧的氮化硅(SiON)、硅(Si)、掺碳及氧的氮化硅(SiOCN)、一低介电常数介电材料、其他适当的材料或上述的组合，并将硬掩模层210与212提供为不同成分。在一个这样的范例，硬掩模层210可以包括氧化硅，而硬掩模层212可以包括氮化硅。
请参考图1、图2、图4A与图4B，方法100在操作106在基底202的上方形成多个鳍状物有源区(后文称之为“鳍状物203”)。在本实施例中，每个鳍状物203包括一基部，后文称之为基鳍203b，其从基底202突出，而多层堆叠物ML在基鳍203b的上方。可以使用适当的工艺，包括光刻与蚀刻工艺来制造每个鳍状物203。上述光刻工艺可以包括：在基底202的上方形成一光刻胶层(阻剂)；将上述阻剂曝光于一图形；施行曝后烘烤工艺；以及将上述阻剂显影以形成包括上述阻剂的一掩模元件(未示出)。然后将上述掩模元件用来将凹部蚀刻进基底202中，留下从基底202突出的鳍状物203。上述蚀刻工艺可以包括干式蚀刻、湿式蚀刻、反应性离子蚀刻(reactive ion etching；RIE)、其他适当的工艺或上述的组合。在一些实施例中，如在图4A所示出，可以将鳍状物203形成为如虚线所示的一梯形轮廓，而使鳍状物203的宽度从顶部到底部沿着鳍状物203的高度而增加。
有数种其他实施例的方法适用于形成鳍状物203。例如，可使用双重图形化(double-patterning)或多重图形化(multi-patterning)工艺来对鳍状物203进行图形化。一般而言，双重图形化或多重图形化工艺结合了光刻与自对准工艺，得以将图案形成为所具有的例如节距(pitch)小于使用单一的、直接的光刻工艺可以获得的节距。例如，在一个实施例中，在一基底的上方形成一牺牲层并使用一光刻工艺将其图形化。使用一自对准工艺在图形化的上述牺牲层旁边形成多个间隔物。然后移除上述牺牲层，然后可使用留下来的间隔物或心轴(mandrels)来将鳍状物203图形化。
请参考图1、图2、图5A与图5B，方法100在操作108在基底202的上方形成多个隔离结构208，以将鳍状物203的底部分离(或是，绝缘)。隔离结构208可以包括氧化硅(SiO及/或SiO2)、掺氟的硅酸盐玻璃(fluoride-doped silicate glass；FSG)、一低介电常数介电材料、其他适当的材料或上述的组合。在本实施例中，隔离结构208包括氧化硅但实质上不含锗，举例而言，对隔离结构208的整体性质及处理无足轻重的任何极微量的锗。在一些实施例中，隔离结构208包括约40％(重量百分比)的硅原子与约60％的氧原子。隔离结构208可以包括浅沟槽隔离(shallow trench isolation；STI)部件。亦可以设置其他的隔离结构例如场氧化物(field oxide)、硅的局部氧化(local oxidation of silicon；LOCOS)及/或其他适当的结构作为隔离结构208。在一些例子中，隔离结构208可以包括一多层结构，例如包括一或多个热氧化物衬垫(liner)层。
在本实施例中，形成隔离结构208包括：沉积一隔离材料，置于基底202的上方，由此填充分离鳍状物203的沟槽；施以一或多道化学机械平坦化(chemical mechanicalplanarization；CMP)工艺，以将装置200平坦化；以及后续回蚀部分的隔离材料，以形成隔离结构208，而使隔离结构208的顶表面低于鳍状物203的顶表面。上述隔离材料可以通过任何适当的方法沉积，例如化学气相沉积、流动式化学气相沉积(flowable chemical vapordeposition；FCVD)、旋涂玻璃(spin-on-glass；SOG)、其他适当的方法或上述的组合。可以在沉积及平坦化上述隔离材料之后，施以一熟化工艺。在一些实施例中，如本文所示，隔离结构208在上述回蚀工艺后，可以包括一凹型表面，其中隔离结构208的顶表面距鳍状物203的侧壁较远的部分低于距鳍状物203的侧壁较近的部分。在此一事项，隔离结构208可以由一平均厚度D1来叙述，用来说明因为凹型表面而变动的厚度，其中平均厚度D1可以是约250nm至约350nm。当然，这样的数值范围仅只于例示的目的，而其他尺寸亦可以应用于本实施例。在一些实施例中，平均厚度D1是对应于基鳍203b的高度。
请参考图1、图2、图6A与图6B，方法100在操作110在装置200的上方沉积一硅锗盖层220。在本实施例中，硅锗盖层220包括一第一部分220A、一第二部分220B与一第三部分220C，第一部分220A具有一厚度T1并形成在鳍状物203的顶表面上与侧壁上，第二部分220B具有一厚度T2并形成在隔离结构208的顶表面上，第三部分220C具有一厚度T3并形成在鳍状物203的侧壁与隔离结构208的顶表面相会的角落部。硅锗盖层220是通过一沉积工艺302而形成，其可以包括任何适当的沉积技术，例如在一化学气相沉积器具(CVD tool)执行的原子层沉积(atomic layer deposition；ALD)工艺，提供此工艺而使沉积工艺302得以将硅锗盖层220的第二部分220B沉积在隔离结构208上。在一些实施例中，厚度T1、T2与T3各为约1nm至约3nm。在一些实施例中，由于隔离结构208可能不包括具有类似于硅锗的规则晶体结构的结晶材料，因此硅锗盖层220形成在包括半导体层204与206的鳍状物203的表面上的速率高于形成在隔离结构208的表面上的速率，其结果使厚度T1大于厚度T2以及厚度T3大于厚度T2。换句话说，硅锗盖层220的厚度在整个隔离结构208的顶表面，通常是随着远离鳍状物203的侧壁的方向而减少。
在本实施例中，在沉积工艺302之后，存在于硅锗盖层220的第二部分220B与第三部分220C的锗在一扩散步骤304扩散至隔离结构208的顶部中，以在隔离结构208形成一掺锗层222，结果第二部分220B与第三部分220C成为锗空乏，举例而言，锗含量少于硅锗盖层220的第一部分220A。换个说法，硅锗盖层220形成在鳍状物203的表面上的部分的锗含量多于其形成在隔离结构208的上方的部分的锗含量。在一些实施例中，这样的空乏导致在往掺锗层222的方向，锗浓度逐渐减少而硅浓度逐渐增加。在所示出的实施例中，掺锗层222包括一侧壁部222B与一中间部222A，侧壁部222B置于第三部分220C的下方，而中间部222A置于第二部分220B的下方。在本实施例中，隔离结构208包括氧化硅(SiO及/或SiO2)，而掺锗层222包括氧化硅与锗的组合，或为掺锗的氧化硅。因此，可以将掺锗层222改称为一GeSiO区222。
在图6A以向下的虚线箭头示意性示出的扩散步骤304，可以被第二部分220B与隔离结构208(实质上不含任何锗)之间的锗浓度差所驱动。由于至少这项原因，硅锗盖层220中的锗的量至少为约40％(重量百分比)，以驱动锗扩散至隔离结构208中。然而，如在后文的详细说明，硅锗盖层220中的锗的量可能不会超过约80％，以确保在后续步骤将第二部分220B与第三部分220C氧化并随后移除，以暴露出隔离结构208的上方的掺锗层222。换句话说，若硅锗盖层220中的锗的量超过约80％，则在后续工艺的期间，第二部分220B与第三部分220C的氧化与移除可能会受到阻碍。
如前文所讨论，硅锗盖层220的厚度在鳍状物203的侧壁附近为最大而随着沿着隔离结构208的顶表面远离鳍状物203而减少。因此，在掺锗层222中的锗的量亦在整个隔离结构208的顶表面变化(举例而言：在相邻的鳍状物203的侧壁之间)。请参考图7，其示出在隔离结构208的整个顶表面的掺锗层222中的锗的一例示性的扩散轮廓402与氧化硅的一例示性的扩散轮廓404，中间部222A对应于掺锗层222中的氧化硅的浓度大于锗的浓度的区域，而侧壁部222B对应于掺锗层222中的锗的浓度大于氧化硅的浓度的区域。因此，在侧壁部222B中的氧化硅的浓度低于中间部222A中的氧化硅的浓度。因此，请回来参考图6A，由于掺锗层222定义氧化硅的存在超过锗的存在的区域，掺锗层222的厚度在隔离结构208的整个顶表面是以锗浓度的函数而变化。在本实施例中，锗的较大的量对应于掺锗层222的较大浓度，举例而言，侧壁部222B的厚度T4大于远离侧壁部222B的中间部222A的厚度T5。在此一事项，掺锗层222可以由一平均厚度D2来叙述，用来说明在整个隔离结构208的顶表面变动的厚度。在一些范例中，平均厚度D2可以是约50nm至约200nm，而平均厚度D2对比于平均厚度D1(如前文参考图5A的说明所定义)的比值可以是约0.2至约0.6。当然本实用新型实施例未受限于这样的尺寸，而基于各种设计需求，亦可以应用其他尺寸。
现在请参考图8A与图8B，方法100在操作112在硅锗盖层220的上方形成硅盖层230。在本实施例中，硅盖层230是形成在鳍状物203的上方以及在隔离结构208的上方。如本文所提供，硅盖层230与硅锗盖层220的不同之处在于，硅盖层230不含锗或实质上不含锗。另外，由于硅盖层230是形成在具有规则的晶体结构的硅盖层230的上方，硅盖层230是形成为具有实质上均匀的厚度。例如，请参考图8A，形成在第一部分220A上的硅盖层230的一厚度T1’是实质上相同于形成在第二部分220B上的硅盖层230的一厚度T2’以及形成在第三部分220C上的硅盖层230的一厚度T3’。在一些范例中，厚度T1’、T2’、T3’可以各自形成为约1nm至约3nm的厚度。硅盖层230可以通过一沉积工艺306来形成，沉积工艺306可以是任何适当的工艺，包括例如前文关于形成多层堆叠物ML所作详细说明的外延工艺。
现在请参考图9A与图9B，方法100在操作114在硅盖层230的上方形成氧化物层240。在装置200是配置为一静态随机存取存储器装置且一输入/输出装置(未示出)亦形成在基底202的上方的本实施例中，形成氧化物层240是为了调和上述输入/输出装置的制造，并会在一后续的工艺步骤从装置200移除。氧化物层240可以包括氧化硅并可以通过沉积工艺308而形成，沉积工艺308可以包括任何适当的工艺，包括例如加热氧化、化学性氧化、化学气相沉积、流动式化学气相沉积、原子层沉积、其他适当的方法或上述的组合。
在本实施例中，形成氧化物层240是将硅盖层230氧化，以形成氧化后的硅盖层232。另外，由于锗的空乏，形成氧化物层240亦在硅锗盖层220的第二部分220B与第三部分220C将硅氧化而形成氧化硅，而分别形成氧化后的第二部分220B’与氧化后的第三部分220C’。在一些实施例中，这样的氧化的延伸，是与在扩散工艺304之后留在第二部分220B与第三部分220C的锗的量有关，以及与在扩散工艺304之前存在于沉积后当时(as-deposited)的硅锗盖层220中的锗的量有关。如果沉积后当时的硅锗盖层220中的锗的量太高，举例而言，如前文所述的超过约80％，留在第二部分220B与第三部分220C的锗的量可能会阻碍为了形成氧化后的第二部分220B’与氧化后的第三部分220C’的硅的氧化。
现在请参考图1、图10A与图10B，方法100在操作116，在鳍状物203的上方形成一虚设栅极堆叠物242(举例而言：一占位)，虚设栅极堆叠物242包括一多晶硅层。在本实施例中，部分的虚设栅极堆叠物242会在形成装置200的其他部件之后，被以一高k值(举例而言：一介电材料，其具有的介电常数大于二氧化硅的介电常数(约3.9))金属栅极堆叠物(high-k metal gate stack；HKMG)所取代。虚设栅极堆叠物242可以通过一系列的沉积与图形化工艺而形成。例如，可以通过在鳍状物203的上方沉积一多晶硅层以及施行一各向异性蚀刻工艺(举例而言：一干式蚀刻工艺)而移除部分的上述多晶硅层，而形成虚设栅极堆叠物242。尽管未示出，可以在虚设栅极堆叠物242的上方形成类似于前文讨论的硬掩模层210与212的一或多个硬掩模，以保护虚设栅极堆叠物242而免于在后续操作的期间受到蚀刻。上述一或多个硬掩模会稍后在移除虚设栅极堆叠物242以形成高k值金属栅极堆叠物之前被移除。
其后，仍请参考图10A与图10B，在虚设栅极堆叠物242的侧壁上形成顶部间隔物246。顶部间隔物246可以是一单层结构或一多层结构，且可以包括氮化硅(SiN)、氧化硅(SiO及/或SiO2)、含碳的氮化硅(SiCN)、含碳的氧化硅(SiOC)、含氧的氮化硅(SiON)、硅(Si)、掺碳及氧的氮化硅(SiOCN)、一低介电常数介电材料、其他适当的材料或上述的组合。顶部间隔物246的每个间隔物层的形成，可以通过首先在虚设栅极堆叠物242的上方形成一介电层，随后在一各向异性蚀刻工艺(举例而言：一干式蚀刻工艺)移除部分的上述介电层，而留下上述介电层在虚设栅极堆叠物242的侧壁上的部分，作为顶部间隔物246。
请参考图1、图11A与图11B，方法100在操作118移除部分的鳍状物203(包括多层堆叠物ML)以形成源极/漏极凹部250。源极/漏极凹部250的形成可以通过一干式蚀刻工艺、一湿式蚀刻工艺、反应性离子蚀刻、其他适当的蚀刻工艺或上述的组合。在一些实施例中，在对氧化硅有选择性的一第一蚀刻工艺移除氧化物层240，随后进行一第二蚀刻工艺，其对半导体层204与206的组成(举例而言：硅与硅锗)有选择性。在一些实施例中，上述蚀刻工艺是一干式蚀刻工艺，其运用能够移除多层堆叠物ML的硅(举例而言：半导体层206)与硅锗(举例而言：半导体层204)的一适当的蚀刻剂。在一些范例中，上述干式蚀刻剂可以是一含氯蚀刻剂，包括Cl2、SiCl4、BCl3、其他含氯的气体或上述的组合。可以调整上述蚀刻工艺的各种参数包括例如时长(duration)、温度、压力、来源功率、偏压、偏压功率及/或蚀刻剂的流量，以控制源极/漏极凹部250的深度D。在一些实施例中，源极/漏极凹部250可以延伸至低于多层堆叠物ML的一最底层，举例而言，深度D大于多层堆叠物ML的总厚度。随后可以施行一清洁工艺，以使用氢氟酸(hydrofluoric acid；HF)溶液或其他适当的溶液来清洁源极/漏极凹部250。
请参考图1、图12A与图12B，方法100在操作120在源极/漏极凹部250形成外延源极/漏极部件260。在本实施例中，在形成外延源极/漏极部件260之前，方法100首先在半导体层204的侧壁上以及在硅锗盖层220(举例而言：第一部分220A)暴露于源极/漏极凹部250的侧壁上，形成内间隔物252。内间隔物252可以包括任何适当的包括硅元素、碳元素、氧元素、氮元素、其他元素或上述的组合的介电材料。例如，内间隔物252可以包括氮化硅(SiN)、氧化硅(SiO及/或SiO2)、含碳的氮化硅(SiCN)、含碳的氧化硅(SiOC)、含氧的氮化硅(SiON)、硅(Si)、掺碳及氧的氮化硅(SiOCN)、一低介电常数介电材料、四乙基正硅酸盐(tetraethylorthosilicate；TEOS)、掺杂的氧化硅(举例而言：硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)、掺氟化物的硅酸盐玻璃(fluoride-doped silicateglass；FSG)、磷硅酸盐玻璃(phosphosilicate glass；PSG)、掺硼的硅酸盐玻璃(boron-doped silicate glass；BSG)等等)、空气、其他适当的材料或上述的组合。内间隔物252可以各配置成一单层结构或包含出现在本文的介电材料的一组合的一多层结构。在一些实施例中，内间隔物252与顶部间隔物246具有不同成分。
可以在一系列的蚀刻与沉积工艺形成内间隔物252。例如，内间隔物252的形成可以始于相对于半导体层206而选择性地蚀刻部分的半导体层204，以形成沟槽(未示出)。可以通过任何适当的制成来移除半导体层204，例如一干式蚀刻工艺。后续，在上述沟槽形成一或多个介电层，后接一或多道蚀刻工艺，已移除(举例而言：回蚀)沉积在半导体层206的暴露的表面上的多余的一或多个介电层，由此形成内间隔物252。上述一或多个介电层可以通过任何适当的方法沉积，例如原子层沉积、化学气相沉积、物理气相沉积(physicalvapor deposition；PVD)、其他适当的方法或上述的组合。
仍请参考图12A与图12B，方法100在操作120随后在每个源极/漏极凹部250中以及在内间隔物252的上方形成外延源极/漏极部件260。每个外延源极/漏极部件260可以适于形成一p型场效晶体管装置(举例而言：包括一p型外延材料)或相反地一n型场效晶体管装置(举例而言：包括一n型外延材料)。上述p型外延材料可以包括硅锗的一或多个外延层(外延硅锗)，其中以例如硼、镓、铟及/或其他适当的p型掺杂物等的一p型掺杂物来掺杂硅锗。上述n型外延材料可以包括硅的一或多个外延层(外延硅)或硅碳(silicon carbon；SiC)的一或多个外延层(外延硅碳)，其中以例如砷、磷及/或其他适当的n型掺杂物等的一n型掺杂物来掺杂硅或硅碳。在一些实施例中，施行一或多道外延成长工艺，以在每个源极/漏极凹部250成长一外延材料。例如，可以执行类似于前文关于形成多层堆叠物ML所作说明的工艺的一外延成长工艺，来形成外延源极/漏极部件260。在一些实施例中，在上述外延成长的期间通过在一来源材料添加一掺杂物而对上述外延材料原位(in-situ)掺杂。在一些实施例中，在施行一沉积工艺之后，通过一离子注入(ion implantation)工艺对上述外延材料掺杂。在一些实施例中，后续施行一退火工艺，以活化外延源极/漏极部件260中的掺杂物。
请参考图1、图13A与图13B，方法100在操作122接着移除虚设栅极堆叠物242，以在顶部间隔物246之间形成一栅极沟槽272。在移除虚设栅极堆叠物242之前，方法通过化学气相沉积、流动式化学气相沉积、旋涂玻璃、其他适当的方法或上述的组合，在外延源极/漏极部件260的上方形成一层间介电(interlayer dielectric；ILD)层270，随后在一或多道化学机械研磨工艺将层间介电层270平坦化，以暴露出虚设栅极堆叠物242的顶表面。层间介电层270可以包括氧化硅、一低介电常数介电材料、四乙基正硅酸盐、掺杂的氧化硅(举例而言：硼磷硅酸盐玻璃、掺氟化物的硅酸盐玻璃、磷硅酸盐玻璃、掺硼的硅酸盐玻璃等等)、其他适当的介电材料或上述的组合。在一些实施例中，方法100在形成层间介电层270之前，首先在外延源极/漏极部件260的上方形成一蚀刻停止层(etch-stop layer；ESL；未示出)。上述蚀刻停止层可以包括氮化硅(SiN)、含碳的氮化硅(SiCN)、含碳的氧化硅(SiOC)、含氧的氮化硅(SiON)、掺碳及氧的氮化硅(SiOCN)、氮化铝(AlN)、掺氧的氮化铝(AlON)、其他适当的材料或上述的组合，并可以通过化学气相沉积、物理气相沉积、原子层沉积、其他适当的方法或上述的组合来形成。其后，通过例如一干式蚀刻工艺等的任何适当的蚀刻工艺从装置200移除至少部分的虚设栅极堆叠物242，以形成栅极沟槽272。
现在请参考图1、图14A与图14B，方法100在操作124在一蚀刻工艺310从装置200移除氧化物层240，由此在隔离部件208形成一沟槽282。在一些实施例中，从装置200的静态随机存取存储器装置区及逻辑装置区移除氧化物层240，但将其留在装置200的输入/输出装置区的上方。在本实施例中，蚀刻工艺310是配置来相较于元素硅、元素锗及/或硅锗而以较高的速率移除氧化硅。在此一事项，蚀刻工艺310相对于已经通过硅盖层230的氧化而受到保护的硅锗盖层220的第一部分220A，而选择性地移除氧化物层240、氧化后的硅盖层232、氧化后的第二部分220B’与氧化后的第三部分220C’。
还有，如前文参考图7所作说明，锗从硅锗盖层220扩散至隔离部件208会导致掺锗层222的中间部222A相对于侧壁部222B具有较多的氧化硅，而使蚀刻工艺310亦相对于掺锗层222的侧壁部222B而选择性地移除中间部222A。换句话说，部分的掺锗层222可能会留在鳍状物203(举例而言：基鳍203b)的侧壁。在一些实施例中，如在本文所示出，由于氧化后的第三部分220C’是置于侧壁部222B的上方，因此一空孔224存在于侧壁部222B的上方。在一些实施例中，沟槽282(凹部)的一深度D3为约50nm至约200nm，其大体而言与在操作110形成的掺锗层222的平均厚度D2一致。因此，深度D3对比于隔离部件208的平均厚度D1(如前文参考图5A所作说明所定义)的比值可以是约0.2至约0.6。当然本实施例未受限于这些尺寸，而基于各种设计需求，亦可以应用其他尺寸。
蚀刻工艺310可以包括一湿式蚀刻工艺、一干式蚀刻工艺、反应性离子蚀刻、其他适当的工艺或上述的组合。在一些实施例中，蚀刻工艺310施用一含氟的蚀刻剂，其包括例如四氟化碳(CF4)、氢氟酸(HF；在一湿式蚀刻工艺)、氟化铵(NH4F)及/或其他适当的蚀刻剂，其配置来相对于元素硅、元素锗及/或硅锗而选择性地蚀刻氧化硅。
请参考图1、图15A与图15B，方法100在操作126在片(或线)形成工艺312从多层堆叠物ML移除半导体层204，由此在半导体层206之间形成多个开口280。在本实施例中，片(或线)形成工艺312式配置来相对于元素硅及氧化硅，以较高的速率移除硅锗及/或元素锗。因此在本实施例中，移除包括硅锗的半导体层204，亦移除硅锗盖层220的余留部分(举例而言：留在鳍状物203的上方的第一部分220A)以及包括元素锗及氧化硅的掺锗层222的余留的侧壁部222B。如前文所讨论，侧壁部222B相对于中间部222A包括较大量的锗，而尤其中间部222A已经在操作124被氧化并随后与氧化物240一起被移除。因此，通过片(或线)形成工艺312的掺锗层222的移除，在沟槽282(凹部)中暴露出鳍状物203的侧壁。换句话说，所形成的沟槽282(凹部)具有由鳍状物203(举例而言：基鳍203b)的侧壁所定义的侧表面以及由下凹后的隔离部件208所定义的底表面。
在一些实例，如在后文的详细讨论，鳍状物203的部分侧壁可能未完全通过片(或线)形成工艺312而暴露，而不会造成沟槽282(凹部)的深度对应于深度D3。因此，在一些实施例中，鳍状物203的侧壁通过片(或线)形成工艺312暴露出来的部分具有一高度D4，其小于深度D3，举例而言，沟槽282(凹部)具有一侧壁轮廓，其如图15A中的虚线所指，随着远离鳍状物203的侧壁而逐渐变窄。因此高度D4对比于深度D3的比值可能不会超过1，且在一些实施例中可以是约0.3至约0.5。还有，在一些实施例中，高度D4对比于平均厚度D1的比值为至少约0.1，其中平均厚度D1定义于前文参考图5A所作说明并且在一些实施例中可以对应于基鳍203b的高度。在本实施例中，若高度D4对比于平均厚度D1的比值降低至低于约0.1，鳍状物203的侧壁的暴露足以使其由后续形成的金属栅极堆叠物所覆盖。要注意的是，本实施例并未将高度D4的最大值限制在任何特定的尺寸，不过高度D4未超过沟槽282(凹部)的深度D3。在一些范例中，高度D4可以是约50nm至约100nm，而高度D4对比于平均厚度D1的比值可以是小于约0.4。在一些实施例中，高度D4是配置来使鳍状物203的侧壁在沟槽282(凹部)中的暴露最大化，由此如后文的详细说明，改善金属栅极的覆盖率。在一些实例中，可以通过增加存在于硅锗盖层220中的锗的量来达成高度D4的增加，由此增加所形成的掺锗层222的平均厚度D2，但是如前文所作说明，存在于硅锗盖层220中的锗不超过80％，以确保通过蚀刻工艺310与片(或线)形成工艺312而将其完全移除。
片(或线)形成工艺312可以通过任何适当的蚀刻工艺执行，例如一干式蚀刻工艺、一湿式蚀刻工艺、一反应性离子蚀刻工艺或上述的组合，配置片(或线)形成工艺312而相对于元素硅与氧化硅，以较高的速率移除元素锗及/或硅锗。在一范例中，片(或线)形成工艺312执行一湿式蚀刻工艺，其施用臭氧(O-3；溶解于水)、硝酸(HNO3)、过氧化氢(H2O2)、其他适当的氧化剂或上述的组合。在另一范例中片(或线)形成工艺312执行一干式蚀刻工艺，其施用一氟基(fluorine-based)蚀刻剂，例如氢氟酸(HF)。在一些实施例中，如图15A中的虚线所示，蚀刻工艺310由于蚀刻剂到达沟槽282(凹部)的底部角落附近的量少于到达沟槽282(凹部)的中心的量，造成沟槽282(凹部)具有圆化的底部角落。然而，与底部角落的存在无关，沟槽282(凹部)暴露出如前文讨论的鳍状物203的至少部分侧壁，具有对应于高度D4的高度。
现在请参考图1、图16A与图16B，方法100在操作128在栅极沟槽272以及在开口280形成高k值金属栅极堆叠物290，而使高k值金属栅极堆叠物290介于外延源极/漏极部件260之间。在本实施例中，高k值金属栅极堆叠物290的顶部是形成在顶部间隔物246之间，而高k值金属栅极堆叠物290的底部是置于半导体层206之间，而半导体层206是装置200的通道层。
高k值金属栅极堆叠物290可以包括至少一界面层292、一高介电常数介电层294以及一金属栅极电极296，其中界面层292包覆在每个半导体层206的周围，高介电常数介电层294置于界面层292的上方，金属栅极电极296置于高介电常数介电层294的上方。界面层292可以包括氧化物材料，例如氧化硅；而高介电常数介电层294可以包括任何适当的介电材料，例如氧化铪、氧化镧、其他适当的材料或上述的组合。金属栅极电极296可以包括至少一功函数金属层与设于其上方的一块体导体层。上述可以是一p型功函数金属层或一n型功函数金属层。例示的功函数金属材料包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他适当的功函数金属材料或上述的组合。上述块体导体层可以包括Cu、W、Al、Co、Ru、其他适当的材料或上述的组合。高k值金属栅极堆叠物290可以还包括数个其他层(未示出)，例如一盖层、一阻挡层、其他适当的层或上述的组合。可以通过任何适当的方法来沉积高k值金属栅极堆叠物290的各种层，例如化学性氧化(chemical oxidation)、加热氧化(thermal oxidation)、原子层沉积、化学气相沉积、物理气相沉积、镀制法(plating)、其他适当的方法或上述的组合。
如图16A与图16B所示，基鳍203b从隔离部件208突出而形成在一次通道区290’具有高k值金属栅极堆叠物290的一全绕式栅极场效晶体管。由于现有的制造装置200的方法可能会造成隔离部件208的顶表面些微下凹而得到一浅的凹型轮廓(请见例如图5A)，这样的浅的凹型轮廓使部分的隔离部件208留在鳍状物203置于半导体层206的下方的部分的侧壁上。结果，请参考图17A，其更为详细地示出次通道区290’，其中这样的凹型轮廓导致部分的隔离部件208将高k值金属栅极堆叠物290的底部与鳍状物203(举例而言：基鳍203b)的侧壁分离，而这样的分离可以由一横向距离S所定义，其中横向距离S大于零。由于这样的结构不会介入高k值金属栅极堆叠物290与半导体层206啮合的部分的效能，在次通道区290’的栅极覆盖的缺乏可能会导致栅极控制的弱化、潜在性的次临界漏电流(sub-thresholdleakage current)及/或电容值的增加，而对此全绕式栅极场效晶体管的效能造成负面影响。
为了解决这样的情况以及其他缺陷，请参考图17B，其与示出于图16A的实施例实质上相同，本实施例提供具有特意下凹的隔离部件208的全绕式栅极场效晶体管的实施例，而使后续形成的高k值金属栅极堆叠物290可以包覆在基鳍203b的侧壁的周围并直接与基鳍203b的侧壁啮合，而使横向距离S(横向的分离距离)可以减少至实质上为零，由此改善在次通道区290’的栅极覆盖。在一些实施例中，请参考图17C，下凹的隔离部件208可以被具有根据示于图15A与图16A的虚线轮廓的一逐渐变窄的侧壁轮廓的一顶表面所定义，以确保高k值金属栅极堆叠物290的至少底部是与基鳍203b的侧壁直接接触。在本实施例中，请参考图17C，高k值金属栅极堆叠物290直接与基鳍203b的侧壁接触的底部的厚度，是被高度D4所定义，高度D4已在前文作过详细说明。在所示出的实施例中，上述逐渐变窄的侧壁轮廓可以由高度D3与D4所定义，如前文参考图15A所作说明。
其后，方法100在操作130可以对装置200施行附加的工艺步骤。例如，方法100可以在外延源极/漏极部件260的上方形成源极/漏极接触件(未示出)。每个源极/漏极接触件可以包括任何适当的导体材料，例如Co、W、Ru、Cu、Al、Ti、Ni、Au、Pt、Pd、其他适当的导体材料或上述的组合。方法100可以在高k值金属栅极堆叠物290的上方形成类似于层间介电层270的一层间介电层、经由一系列的图形化与蚀刻工艺而在其内形成一源极/漏极接触孔(或是，沟槽)以及随后使用例如化学气相沉积、原子层沉积、物理气相沉积、镀制法(plating)、其他适当的工艺或上述的组合等的任何适当方法而在上述源极/漏极接触件开口沉积一导体材料。在一些实施例中，在外延源极/漏极部件260与上述源极/漏极接触件之间形成硅化物层(未示出)。上述硅化物层可以包括硅化镍、硅化钴、硅化钨、硅化钽、硅化铂、硅化铒、硅化钯、其他适当的硅化物或上述的组合。上述硅化物层可以是通过例如化学气相沉积、原子层沉积、物理气相沉积或上述的组合等的一沉积工艺，形成在装置200的上方。随后，方法100可以在装置200的上方形成多个附加的部件，例如一栅极接触件(未示出)、多个垂直互连部件(举例而言：导孔；未示出)、多个水平互连部件(举例而言：导线；未示出)、多个额外的金属间介电层(intermetal dielectric layers；举例而言：多个蚀刻停止层与多个层间介电层；未示出)、其他适当的部件或上述的组合，其中在上述层间绝缘层形成上述栅极接触件(未示出)，以接触高k值金属栅极堆叠物290。
本实用新型实施例提供一半导体结构，其包括一半导体鳍状物，上述半导体鳍状物包括一底部与一顶部，其中上述底部具有延伸至高于隔离部件(举例而言：浅沟槽隔离)，其中一后续形成的金属栅极堆叠物直接接触上述底部的顶表面及侧壁表面，上述顶部包括多个半导体通道层的一垂直堆叠物，上述半导体通道层的垂直堆叠物与上述金属栅极堆叠物啮合，而形成一全绕式栅极场效晶体管。本实用新型实施例提供一种将上述隔离部件下凹的方法，其包括：在上述半导体鳍状物的上方形成一硅锗基(SiGe-based)盖层；在上述硅锗基盖层的上方形成一硅基(Si-based)盖层；以及在上述硅基盖层的上方形成氧化硅基(silicon oxide-based)层，其中形成上述硅锗基盖层而在上述隔离部件的顶表面制造出一掺锗层。上述方法还包括依序移除上述硅基盖层与上述硅锗基盖层，由此移除上述掺锗层以在上述隔离部件形成一凹部。在本实用新型实施例中，上述凹部暴露出上述半导体鳍状物的部分侧壁表面，上述半导体鳍状物的部分侧壁表面在后续在上述全绕式栅极场效晶体管的一次通道区(举例而言：低于上述半导体通道层的垂直堆叠物的区域)与上述金属栅极堆叠物啮合。尽管无限制的意图，本实用新型实施例的一或多个实施形态对一半导体装置及其形成提供许多有利功效。例如，本文提供的半导体结构将置于上述金属栅极堆叠物与上述半导体鳍状物在上述次通道区中的部分之间的隔离部件(包括例如氧化硅等的绝缘材料)移除，由此可以使上述金属栅极堆叠物较佳地与上述半导体鳍状物啮合，以改善短通道效应、减少漏电流及/或减少电容值以改善阻容速度(RC speed)。本文公开的方法的实施形态可以毫无困难地整合至用以制造全绕式栅极场效晶体管的现有工艺与技术。
在一面向中，本实用新型实施例提供一种方法，包括：在一基底的上方形成多个半导体鳍状物，其中每个上述半导体鳍状物包括交错的多个硅锗层与多个硅层的堆叠物，设于上述基底的一突出部的上方；在上述基底的上方形成包括氧化硅的多个隔离部件，由此将上述半导体鳍状物的底部分离；以及在上述半导体鳍状物的上方沉积包括硅锗的一盖层，其中上述盖层中的锗扩散至上述隔离部件中，以在上述隔离部件形成一掺锗层。上述方法还包括：施行一第一蚀刻工艺，以移除上述盖层与部分的上述掺锗层；施行一第二蚀刻工艺，以移除上述硅锗层与上述掺锗层的余留部分，由此在上述硅层之间形成多个开口并暴露上述基底的上述突出部的侧壁；以及在上述开口中及上述半导体鳍状物的上方形成一金属栅极堆叠物，而使上述金属栅极堆叠物延伸以直接接触上述基底的上述突出部的侧壁。
在一实施例中，上述盖层是一第一盖层，上述方法还包括：在上述第一盖层的上方沉积一第二盖层，其中上述第二盖层包括硅但不含锗；将上述第二盖层氧化，以形成氧化硅；以及施行上述第一蚀刻工艺，以移除氧化后的上述第二盖层。
在一实施例中，将上述第二盖层氧化包括：通过一沉积工艺、氧化工艺或上述的组合，在上述第二盖层的上方形成氧化硅层。
在一实施例中，将上述第二盖层氧化是将部分的上述第一盖层氧化以形成氧化硅，其中施行上述第一蚀刻工艺是将上述第一盖层被氧化的部分移除。
在一实施例中，锗的扩散导致在上述掺锗层的锗浓度是随着远离上述基底的上述突出部的侧壁而减少。
在一实施例中，施行上述第一蚀刻工艺而对氧化硅的移除速率高于对锗的移除速率，且其中施行上述第二蚀刻工艺而对硅锗的移除速率高于对氧化硅的移除速率。
在一实施例中，上述盖层的锗浓度是至少约40％。
在另一面向中，本实用新型实施例提供一种方法，其包括：形成一半导体结构，其包括：一鳍状物，从一基底突出，上述鳍状物包括置于一基鳍(base fin)上方的交错的多个通道层与多个非通道层的堆叠物，其中上述非通道层包括硅锗；及多个隔离结构，在上述基底的上方并围绕上述基鳍，其中上述隔离结构包括硅原子与氧原子；在上述半导体结构的上方形成一硅锗盖层，由此在上述隔离结构形成一含锗-硅-氧(GeSiO)区；在上述硅锗盖层的上方形成一硅盖层；将上述硅盖层氧化；在氧化后的上述硅盖层的上方形成一占位栅极；移除氧化后的上述硅盖层，由此移除上述硅锗盖层及部分的上述GeSiO区，以在上述隔离结构形成一凹部；以及以一金属栅极堆叠物替换上述占位栅极与上述非通道层，而使上述金属栅极堆叠物的底部包覆在上述基鳍的顶部的周围。
在一实施例中，将上述硅盖层氧化包括在上述硅盖层的上方形成氧化硅层，且其中将上述氧化硅层移除而移除氧化后的上述硅盖层。
在一实施例中，将上述硅盖层氧化而将部分的上述硅锗盖层氧化，而使移除氧化后的上述硅盖层而移除上述硅锗盖层的被氧化的部分。
在一实施例中，形成上述硅锗盖层致使锗扩散至上述隔离结构中，由此形成上述GeSiO区。
在一实施例中，上述GeSiO区的侧壁部中的锗浓度高于上述GeSiO区的一中间部的锗浓度，且其中上述GeSiO区的上述中间部的硅与氧的浓度高于上述GeSiO区的侧壁部中的硅与氧的浓度。
在一实施例中，移除氧化后的上述硅盖层而将上述GeSiO区的上述中间部移除，且其中移除上述非通道区而将上述GeSiO区的侧壁部移除。
在一实施例中，替换上述占位栅极与上述非通道层包括：移除上述占位栅极以形成一栅极沟槽；移除上述非通道层，以在上述通道层之间形成多个开口，其中移除上述非通道层而将上述凹部中的上述GeSiO区的余留部分移除；以及在上述栅极沟槽及上述开口形成上述金属栅极堆叠物。
在一实施例中，移除上述GeSiO区的余留部分而暴露上述基鳍的侧壁，而使形成上述金属栅极堆叠物造成上述金属栅极堆叠物的底部包覆在上述基鳍的顶部的周围。
在一实施例中，上述硅锗盖层中的锗浓度为约40％至约80％。
在又另一面向中，本实用新型实施例提供一种半导体结构，其包括：半导体层堆叠物，置于一基底的一突出部的上方；多个隔离部件，置于上述基底的上方，其中上述基底的上述突出部的顶表面是以一第一距离与上述隔离部件的底表面分离；一金属栅极堆叠物，与上述半导体层堆叠物交织，其中上述金属栅极堆叠物的底部是置于上述基底的上述突出部的侧壁上，且其中上述金属栅极堆叠物的底部的厚度是定为一第二距离，上述第二距离小于上述第一距离；以及多个外延源极/漏极部件，相邻于上述金属栅极堆叠物而设置。
在一实施例中，上述金属栅极堆叠物的底部具有一侧壁轮廓，其随着远离上述基底的上述突出部的侧壁而逐渐变窄。
在一实施例中，上述第二距离对比于上述第一距离的比值为至少约0.1。
在一实施例中，上述隔离部件的顶表面从上述基底的上述突出部的侧壁开始逐渐变窄。
前述内文概述了许多实施例的特征，使所属技术领域中技术人员可以从各个方面更佳地了解本实用新型实施例。所属技术领域中技术人员应可理解，且可轻易地以本实用新型实施例为基础来设计或修饰其他工艺及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。所属技术领域中技术人员也应了解这些均等的结构并未背离本实用新型实施例的实用新型精神与范围。在不背离本实用新型实施例的新型精神与范围的前提下，可对本实用新型实施例进行各种改变、置换或修改。

Claims (10)

1.一种半导体装置，其特征在于，包括：
半导体层堆叠物，置于一基底的一突出部的上方；
多个隔离部件，置于该基底的上方，其中该基底的该突出部的顶表面是以一第一距离与多个所述隔离部件的底表面分离；
一金属栅极堆叠物，与该半导体层堆叠物交织，其中该金属栅极堆叠物的底部是置于该基底的该突出部的侧壁上，且其中该金属栅极堆叠物的底部的厚度是定为一第二距离，该第二距离小于该第一距离；以及
多个外延源极/漏极部件，相邻于该金属栅极堆叠物而设置。
2.如权利要求1所述的半导体装置，其特征在于，还包括多个源极/漏极接触件，分别置于多个所述外延源极/漏极部件的上方。
3.如权利要求1所述的半导体装置，其特征在于，该金属栅极堆叠物包覆在该基底的该突出部的周围。
4.如权利要求1至3任一项所述的半导体装置，其特征在于，该金属栅极堆叠物的底部具有一侧壁轮廓，其随着远离该基底的该突出部的侧壁而逐渐变窄。
5.如权利要求1至3任一项所述的半导体装置，其特征在于，该第二距离对比于该第一距离的比值为至少0.1。
6.如权利要求1至3任一项所述的半导体装置，其特征在于，该第二距离对比于该第一距离的比值为小于0.4。
7.如权利要求1至3任一项所述的半导体装置，其特征在于，多个所述隔离部件的顶表面从该基底的该突出部的侧壁开始逐渐变窄。
8.如权利要求1至3任一项所述的半导体装置，其特征在于，多个所述隔离部件的顶表面具有凹型轮廓。
9.如权利要求1至3任一项所述的半导体装置，其特征在于，该金属栅极堆叠物的底部具有圆化的底部角落。
10.如权利要求1至3任一项所述的半导体装置，其特征在于，该金属栅极堆叠物的底部与该基底的该突出部的侧壁直接接触。
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