JP2013149826A

JP2013149826A - 半導体装置の製造方法

Info

Publication number: JP2013149826A
Application number: JP2012009904A
Authority: JP
Inventors: Yasushi Yamazaki; 靖山崎
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2012-01-20
Filing date: 2012-01-20
Publication date: 2013-08-01

Abstract

【課題】トレンチ内のボイド発生を防止し、歩留まりを向上させる。
【解決手段】半導体装置の製造方法は、基板の表面の所定領域に第１の窒化膜を含むマスクパターンを形成し、マスクパターンをマスクとして基板をエッチングすることにより基板に溝を形成し、溝及び第１の窒化膜の露出面に第１の熱酸化膜を形成し、溝を埋めるように第１の熱酸化膜上に第２の窒化膜を形成し、溝の一部に第２の窒化膜を残存させるように第２の窒化膜をエッチバックし、残存する第２の窒化膜及び第１の熱酸化膜の露出面に第２の熱酸化膜を形成し、溝を埋めるように第２の熱酸化膜上に埋め込み酸化膜を形成し、第１の窒化膜をストッパーとして埋め込み酸化膜、第２の熱酸化膜及び第１の熱酸化膜の各々の一部を研磨除去し、残存する埋め込み酸化膜の表面位置を基板の表面位置に一致させるように埋め込み酸化膜の残部をエッチングし、その後、第１の窒化膜を除去する。
【選択図】図１

Description

本発明は、半導体装置の製造方法に関し、特に、ＳＴＩ（Shallow Trench Isolation）工程を含む半導体装置の製造方法に関する。

関連する半導体装置の製造方法において、ＳＴＩ工程は以下のように行われている（例えば、特許文献１参照）。

まず、半導体基板の活性領域（アクティブ領域）となる部分の表面に、酸化膜（シリコン酸化膜：パッド酸化膜）とシリコン窒化膜（ＳｉＮ膜）の積層膜からなるマスクパターンを形成する。

次に、そのマスクパターンをマスクとして半導体基板をエッチングして素子分離領域となる溝（トレンチ：素子分離溝）を形成する。

次に、熱酸化法により溝内面に酸化膜（ライナー酸化膜）を形成すると同時にマスクを構成するＳｉＮ膜（マスクＳｉＮ膜）の表面にも保護酸化膜を形成する。

次に、溝を埋めるように全面にＳｉＮ膜（埋め込みＳｉＮ膜）を形成する。続いて、形成した埋め込みＳｉＮ膜をウエットエッチングによりエッチバックし、溝の下方ほぼ半分に埋め込みＳｉＮ膜を残存させる。

次に、ＨＤＰ−ＣＶＤ（High Density Plasma-Chemical Vapor Deposition）法によりＳｉＯ膜を全面に形成する。続いて、マスクＳｉＮ膜をストッパーとして、形成されたＨＤＰ−ＳｉＯ膜をＣＭＰ法により研磨する。これにより、マスクＳｉＮ膜の表面に形成されたＨＤＰ−ＳｉＯ膜を除去する。

次に、マスクパターン間（溝の上方）に残存するＨＤＰ−ＳｉＯ膜をウエットエッチングにより溝の開口面（半導体基板表面）までエッチバックする。この時、マスクＳｉＮ膜の側壁に形成されていた保護酸化膜も除去される。

最後に、マスクＳｉＮ膜をウエットエッチングにより選択的に除去する。

以上により、半導体基板に形成された溝内を、埋め込みＳｉＮ膜とＨＤＰ−ＳｉＯ膜とで埋め込んだハイブリッド構成の素子分離領域が形成される。

特開２０１１−１５９７６０号公報

特許文献１に記載の方法では、溝を埋め込むＳｉＮ膜をエッチバックする際に、異物の存在等が原因となって、埋め込みＳｉＮ膜を均一にエッチバックできない場合がある。そのような場合に、埋め込みＳｉＮ膜が溝の開口部に接するように残存してしまうと、後の工程で、埋め込みＳｉＮ膜の一部が外部に露出する。その結果、マスクＳｉＮ膜を除去する際に、埋め込みＳｉＮ膜も同時にエッチングされ、溝内にボイド（空洞）が形成される。溝内のボイドの存在は、素子分離領域の機能を阻害する。このように、特許文献１に記載の方法には、素子分離が不完全となる問題がある。

本発明の一実施の形態に係る半導体装置の製造方法は、基板の表面の所定領域に第１の窒化膜を含むマスクパターンを形成し、前記マスクパターンをマスクとして前記基板をエッチングすることにより前記基板に溝を形成し、前記溝及び前記第１の窒化膜の露出面に第１の熱酸化膜を形成し、前記溝を埋めるように前記第１の熱酸化膜上に第２の窒化膜を形成し、前記溝の一部に前記第２の窒化膜を残存させるように前記第２の窒化膜をエッチバックし、残存する前記第２の窒化膜及び前記第１の熱酸化膜の露出面に第２の熱酸化膜を形成し、前記溝を埋めるように前記第２の熱酸化膜上に埋め込み酸化膜を形成し、前記第１の窒化膜をストッパーとして前記埋め込み酸化膜、前記第２の熱酸化膜及び前記第１の熱酸化膜の各々の一部を研磨除去し、残存する前記埋め込み酸化膜の表面位置を前記基板の表面位置に一致させるように前記埋め込み酸化膜の残部をエッチングし、その後、前記第１の窒化膜を除去する、ことを特徴とする。

本発明によれば、エッチバック後に残存する第２の窒化膜の露出面に第２の熱酸化膜を形成するようにしたことで、第１の窒化膜を除去する際に第２の窒化膜の除去が防止される。これにより、溝内のボイド形成を防止でき、歩留まりの向上を実現できる。

本発明の第１の実施の形態に係る半導体装置の製造方法により製造される半導体装置の一例を示す断面図である。本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための断面図であって、シャロウトレンチの形成に用いられるマスク膜及びフォトレジストが形成された状態を示す図である。本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための断面図であって、シャロウトレンチが形成された状態を示す図である。本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための断面図であって、ライナー酸化膜及び保護酸化膜が形成された状態を示す図である。本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための断面図であって、あんこＳｉＮ膜が形成された状態を示す図である。本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための断面図であって、あんこＳｉＮ膜がエッチバックされた状態を示す図である。本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための断面図であって、ＩＳＳＧ熱酸化膜が形成された状態を示す図である。本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための断面図であって、埋め込み酸化膜を形成した状態を示す図である。本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための断面図であって、埋め込み酸化膜をＣＭＰ法により研磨した状態を示す図である。本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための断面図であって、マスクＳｉＮ膜を除去した状態を示す図である。本発明の第１の実施の形態に係る半導体装置の製造方法の工程を説明するための断面図であって、素子形成、層間絶縁膜形成及びコンタクト形成を終えた状態を示す図である。

以下、図面を参照して本発明の実施の形態に係る半導体装置の製造方法について詳細に説明する。

図１に、本発明の第１の実施の形態に係る半導体装置の製造方法を用いて製造される半導体装置の一例の概略構成を示す。

図示の半導体装置は、半導体基板１０と、素子分離領域１４と、活性領域１５と、ゲート１６と、層間絶縁膜１７と、コンタクト１８とを含む。

半導体基板１０は、例えば、Ｐ型シリコン基板である。

素子分離領域１４は、リソグラフィ及びドライエッチングを用いて半導体基板１０に形成されたシャロウトレンチ１４ａを含む。シャロウトレンチ１４ａは、活性領域１５の周りを囲むように形成される。

また、素子分離領域１４は、シャロウトレンチ１４ａの表面を熱酸化により改変して形成したライナー酸化膜１４ｂと、シャロウトレンチ１４ａのほぼ下半分を埋めるあんこＳｉＮ膜１４ｃと、その表面を改変して形成したＩＳＳＧ（In-Situ Steam Generation）熱酸化膜１４ｄと、シャロウトレンチ１４ａの残りの空間を埋めるＨＤＰ（High Density Plasma）酸化膜１４ｅとを含む。

活性領域１５には、半導体基板１０とは異なる導電型の不純物が注入されたＳＤ注入領域（不純物導入領域）１５ａが形成されている。これらのＳＤ注入領域１５ａは、ゲート１６の両側に形成され、トランジスタのソース／ドレイン領域として利用される。

ゲート１６は、ゲート酸化膜１６ａと、ゲート酸化膜１６ａの上に配置されたゲート電極膜１６ｂと、ゲート電極膜１６ｂの上に配置されたゲートキャップ絶縁膜１６ｃとを含む。また、ゲート１６は、ゲート電極膜１６ｂ及びゲートキャップ絶縁膜１６ｃの側面に設けられたサイドウォール絶縁膜１６ｄを含む。

層間絶縁膜１７は、素子分離領域１４及び活性領域１５を覆うように半導体基板１０の上に形成される。

コンタクト１８は、リソグラフィ及びドライエッチングを用いてＳＤ注入領域１５ａに達するように層間絶縁膜１７に開口されたコンタクトホール１８ａに、タングステン等の導電性物質を充填して形成されたコンタクトプラグ１８ｂを含む。

以下、上記構成の半導体装置の製造方法について、図２乃至図１１を参照して説明する。

まず、図２示すように、半導体基板１０を用意し、その表面上に酸化膜（シリコン酸化膜：パッド酸化膜）１１、フィールド窒化膜（第１の窒化膜、ＳｉＮ膜）１２及びフォトレジスト１３を順に成膜する。そして、リソグラフィを用いて、フォトレジスト１３に所定のパターンを転写する。それから、パターン転写されたフォトレジスト１３をマスクとし、ドライエッチングを行い、パッド酸化膜１１及びフィールド窒化膜１２をマスクパターンとする。以下、パターニングされたフィールド窒化膜１２をマスクＳｉＮ膜１２と称することがある。

次に、図３に示すように、パッド酸化膜１１及びフィールド窒化膜１２から成るマスクパターンをマスクとして半導体基板１０をエッチングし、半導体基板１０に素子分離領域１４となるシャロウトレンチ（トレンチ：素子分離溝）１４ａを形成する。その後、フォトレジスト１３を除去する。

次に、図４に示すように、熱酸化法により露出面に第１の熱酸化膜を形成する。具体的には、シャロウトレンチ１４ａの表面に酸化膜（ライナー酸化膜）１４ｂを形成し、同時にマスクＳｉＮ膜１２の表面に保護酸化膜４１を形成する。

次に、図５に示すように、シャロウトレンチ１４ａを埋め込むあんこ（埋め込み）窒化膜（第２の窒化膜、ＳｉＮ膜）１４ｃを、第１の熱酸化膜（１４ｂ、４１）の表面全面上に形成する。それから、形成したあんこＳｉＮ膜１４ｃを、ウエットエッチングによりエッチバックする。このエッチバックは、あんこＳｉＮ膜１４ｃがシャロウトレンチ１４ａのほぼ下半分（底部側）を埋めて残存するように行う。しかしながら、このとき異物の存在等が原因となって、あんこＳｉＮ膜１４ｃが均一にエッチングされず、その一部が、図６の円Ｃ内に示すように、シャロウトレンチ１４ａの上方（開口側）にも残存することがある。残存するあんこＳｉＮ膜１４ｃが開口面（半導体基板１０の表面位置）に達していると、その部分はその後の工程で外部に露出する。

次に、図７に示すように、ＩＳＳＧ熱酸化法を用いて、露出面全面に第２の熱酸化膜を形成する。即ち、あんこＳｉＮ１４ｃの表面をＩＳＳＧ熱酸化膜１４ｄに変換する。また、ライナー酸化膜１４ｂ及び保護酸化膜４１の膜厚を増加させる。この第２の熱酸化膜の形成は、半導体基板１０の表面位置（シャロウトレンチの開口面）において、あんこＳｉＮ膜１４ｃが全てＩＳＳＧ熱酸化膜１４ｄに変換されるように行う。これは、例えば、１０００〜１２００℃の水蒸気雰囲気中で、ＩＳＳＧ熱酸化膜１４ｄの膜厚が５〜２０ｎｍとなるように行えばよい。なお、図７では、ライナー酸化膜１４ｂ及び保護酸化膜４１の上にＩＳＳＧ熱酸化膜１４ｄが形成されているように描かれているが、実際にはこれらは一体となり相互に区別することはできない。

次に、図８に示すように、ＨＤＰ−ＣＶＤ（ＨＤＰ−Chemical Vapor Deposition）法により、第２の熱酸化膜の表面上にＨＤＰ酸化膜１４ｅを形成する。それから、マスクＳｉＮ膜１２をストッパーとするＣＭＰ（Chemical Mechanical Polishing）法による研磨を行い、ＨＤＰ酸化膜１４ｅの一部を除去する。このとき、図９に示すように、マスクＳｉＮ膜１２の上面に形成された保護酸化膜４１の一部も除去される。

続いて、ウエットエッチングにより、残りのＨＤＰ酸化膜１４ｅをエッチバックし、図１０に示すように、その表面位置を半導体基板１０の表面位置に一致させる。このウエットエッチングにより、半導体基板１０の表面よりも上方に位置するＩＳＳＧ熱酸化膜１４ｄ（及びマスクＳｉＮ膜１２の側壁に形成されていた保護酸化膜）も除去される。

次に、露出したマスクＳｉＮ膜１２をウエットエッチングにより選択的に除去する。このとき、あんこＳｉＮ膜１４ｃがシャロウトレンチ１４ａの開口面に露出しているならば、あんこＳｉＮ膜１４ｃはマスクＳｉＮ膜１２と一緒にエッチングされる。しかし、本実施の形態では、あんこＳｉＮ膜１４ｃの表面はＩＳＳＧ酸化膜で覆われているため、マスクＳｉＮ膜１２がエッチングされてもあんこＳｉＮ膜１４ｃはエッチングされない。つまり、シャロウトレンチ１４ａ内のボイド形成が防止される。

以上のようにして、シャロウトレンチ１４ａは、主としてあんこＳｉＮ膜１４ｃ及びＨＤＰ酸化膜により埋め込まれる。こうして、ＨＤＰ−ＳｉＯ／ＳｉＮからなるハイブリッド構成の素子分離領域１４が形成される。

この後、図１１に示すように、パッド酸化膜１１をウエットエッチングにより除去し、活性領域１５に素子を形成する。また、半導体基板１０の全面を覆うように層間絶縁膜１７を形成し、層間絶縁膜１７にコンタクト１８を形成する。

詳述すると、ＡＬＤ−ＣＶＤ（Atomic Layer Deposition−ＣＶＤ）法等により、ゲート酸化膜１６ａを成膜する。続いて、ゲート酸化膜１６ａの上にゲート電極膜１６ｂ及びゲートキャップ絶縁膜１６ｃを成膜する。それから、リソグラフィ及びエッチングにより、ゲートキャップ絶縁膜１６ｃ、ゲート電極膜１６ｂ及びゲート酸化膜１６ａをパターニングする。さらに、サイドウォール絶縁膜１６ｄを形成し、ゲート１６（ゲート配線を含む）を構成する。ゲート１６は、（ゲート配線を除き）素子分離領域１４で囲まれた活性化領域１５内に位置する。

次に、ゲート１６をマスクとして活性領域１５に不純物を注入し、ゲート１６に隣接するＳＤ注入領域１５ａを形成する。

次に、半導体基板１０の表面全体に層間絶縁膜１７を成膜する。これにより、素子分離領域１４及び活性領域１５は、ともに層間絶縁膜１７によって覆われる。

層間絶縁膜１７のＳＤ注入領域１５ａに対応する位置に、リソグラフィ及びドライエッチングにより、コンタクトホール１８ａを開口する。それからコンタクトホール１８ａを埋め込むようにタングステン等の導電性物質膜を形成する。そして、導電性物質膜の表面位置を層間絶縁膜１７の表面位置に一致させる用に、導電性物質膜をＣＭＰ等により研磨してコンタクトプラグ１８ｂを形成する。こうして、素子分離領域１４で囲まれた活性化領域１５にプレーナ型トランジスタが形成される。

この後、必要に応じて配線、保護膜及びパッド等の形成を行い、半導体装置が完成する。半導体装置がＤＲＡＭである場合には、コンタクト１８に接続されるキャパシタの形成工程が含まれる。

以上のように、本実施の形態による半導体装置の製造方法を用いて製造された半導体装置は、シャロウトレンチ内にボイドが形成されるのを防止でき、歩留まりの向上を実現できる。

以上、本発明についていくかの実施の形態に即して説明したが、本発明は上記実施の形態に限らず、種々の変更・変改が可能である。例えば、上記実施の形態では、活性領域１５にプレーナ型トランジスタを形成する例について説明したが、フィン型トランジスタ等の立体的構造を持つトランジスタ、その他の素子を形成してもよい。また、各膜の材料や成膜方法、あるいは除去方法は特に限定されず、種々の材料、形成方法および除去方法を適宜選択することができる。

１０半導体基板
１１パッド酸化膜
１２フィールド窒化膜
１３フォトレジスト
１４素子分離領域（ＳＴＩ：Shallow Trench Isolation）
１４ａシャロウトレンチ
１４ｂライナー酸化膜
１４ｃあんこＳｉＮ膜
１４ｄＩＳＳＧ熱酸化膜
１４ｅＨＤＰ酸化膜
１５活性領域
１５ａＳＤ注入領域
１６ゲート
１６ａゲート酸化膜
１６ｂゲート電極膜
１６ｃゲートキャップ絶縁膜
１６ｄサイドウォール絶縁膜
１７層間絶縁膜
１８コンタクト
１８ａコンタクトホール
１８ｂコンタクトプラグ

Claims

基板の表面の所定領域に第１の窒化膜を含むマスクパターンを形成し、
前記マスクパターンをマスクとして前記基板をエッチングすることにより前記基板に溝を形成し、
前記溝及び前記第１の窒化膜の露出面に第１の熱酸化膜を形成し、
前記溝を埋めるように前記第１の熱酸化膜上に第２の窒化膜を形成し、
前記溝の一部に前記第２の窒化膜を残存させるように前記第２の窒化膜をエッチバックし、
残存する前記第２の窒化膜及び前記第１の熱酸化膜の露出面に第２の熱酸化膜を形成し、
前記溝を埋めるように前記第２の熱酸化膜上に埋め込み酸化膜を形成し、
前記第１の窒化膜をストッパーとして前記埋め込み酸化膜、前記第２の熱酸化膜及び前記第１の熱酸化膜の各々の一部を研磨除去し、
残存する前記埋め込み酸化膜の表面位置を前記基板の表面位置に一致させるように前記埋め込み酸化膜の残部をエッチングし、
その後、前記第１の窒化膜を除去する、
ことを特徴とする半導体装置の製造方法。
前記第２の熱酸化膜の形成は、水蒸気雰囲気中で行われることを特徴とする請求項１に記載の半導体装置の製造方法。
前記第２の熱酸化膜の形成は、１０００〜１２００℃の範囲で行われることを特徴とする請求項２に記載の半導体装置の製造方法。
前記第２の熱酸化膜の形成は、その膜厚が５ｎｍ以上になるように行われることを特徴とする請求項１，２又は３に記載の半導体装置の製造方法。
前記第１の窒化膜を除去した後、前記所定領域に素子を形成することを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置の製造方法。
前記基板はシリコン基板であることを特徴とする請求項１乃至５のいずれか一つに記載の半導体装置の製造方法。