CN107808882A - 半导体集成电路结构及其制作方法 - Google Patents

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Abstract

半导体集成电路结构及其制作方法。该半导体集成电路结构包含有其上定义有一记忆胞区域与一周边区域的基底、多个设置于该记忆胞区域内的记忆胞、至少一形成于该周边区域内的主动元件、多个形成于该记忆胞区域内的接触插塞、以及至少一形成于该记忆胞区域内的位线。该等接触插塞与该位线是物理接触以及电性连接，且该等接触插塞的一底部表面低于该基底的一表面。

Description

半导体集成电路结构及其制作方法
技术领域
本发明涉及一种半导体集成电路(integrated circuit，IC)及其制作方法，尤其涉及一种与平坦化工艺相关的半导体集成电路结构及其制作方法。
背景技术
平坦化工艺为半导体制造工业中，对于硅晶圆表面上的微细电路或层间电路，乃至用以绝缘电路的介电层，等必须经过的工艺步骤。目前半导体制造工业中，最常见的平坦化技术则属化学机械研磨(chemical-mechanical Polishing，以下简称为CMP)方法，其通过化学蚀刻以及物理研磨的方式来平坦化半导体晶圆的表面，使其有利于后续半导体工艺。及至今日，CMP方法已成为半导体工艺的关键性工艺之一。
随着晶圆直径增大、工艺线宽缩小，以及元件集成度的提高等等半导体工艺参数的变化趋势，相较于过去，业界对于晶圆表面平坦程度有更严格的要求。除此之外，现今的集成电路结构还包含了多种不同的元件，使得半导体工艺日趋复杂，在不同的工艺中，包含CMP工艺中更是产生了许多挑战。举例来说，由于在不同的元件和/或不同的区域之间常因为元件的密度与间距的差异而产生阶差(step height)，而阶差的存在影响了CMP工艺的工艺结果，甚至导致CMP工艺后晶圆表面仍然不平整的问题。另一方面，平坦化不完整的电路布局表面更影响了后续工艺，降低整体工艺结果与产品特性。
因此，目前仍需要一种可用以简化CMP工艺以及移除阶差问题的半导体集成电路结构的制作方法。
发明内容
本发明的一目的在于提供一种可简化CMP工艺的半导体集成电路结构的制作方法。
根据本发明的权利要求，提供一种半导体集成电路结构，该半导体集成电路结构包含一其上定义有一记忆胞区域与一周边区域的基底、多个形成于该记忆胞区域内的记忆胞、至少一形成于该周边区域内的主动元件、多个形成于该记忆胞区域内的接触插塞(contact plug)、以及至少一形成于该记忆胞区域的位线。该等接触插塞的一底部表面低于该基底的一表面，且该等接触插塞与该位线物理接触与电性连接。
根据本发明的权利要求，提供一种半导体集成电路结构的制作方法，该制作方法包含有以下步骤：首先提供一基底，该基底上定义有一记忆胞区域与一周边区域，且该记忆胞区域内形成有多个记忆胞。接下来，在该周边区域内形成一第一半导体层，以及在该基底上形成一覆盖该第一半导体层的绝缘层。在形成该第一半导体层与该绝缘层之后，在该基底上形成一第二半导体层，且该第二半导体层覆盖该基底、该第一半导体层与该绝缘层。随后，进行一二步骤平坦化工艺(two-stepped planarization process)，移除部分该第二半导体层与该绝缘层以暴露该第一半导体层，且该第一半导体层的一顶部表面与该第二半导体层的一顶部表面共平面。
根据本发明的权利要求，还提供一种半导体集成电路结构的制作方法，该制作方法包含有以下步骤：首先提供一基底，该基底上定义有一记忆胞区域与一周边区域，且该记忆胞区域内形成有多个记忆胞。接下来，在该周边区域内形成一第一半导体层，以及在该基底上形成一覆盖该第一半导体层的第一绝缘层。在形成该第一半导体层与该第一绝缘层之后，在该基底上依序形成一第二半导体层、一第二绝缘层与一第三绝缘层，且该第二半导体层、该第二绝缘层与该第三半导体层覆盖该第一半导体层与该第一绝缘层。随后进行一平坦化工艺，移除部分该第三绝缘层，以暴露出部分该第二绝缘层，并使该第三绝缘层的一顶部表面与该第二绝缘层的一顶部表面共平面。在该平坦化工艺之后进行一回蚀刻工艺，移除该第三绝缘层、该第二绝缘层、部分该第二半导体层、以及部分该第一绝缘层，使该第一半导体层的一顶部表面与该第二半导体层的一顶部表面共平面。
根据本发明所提供的半导体集成电路结构的制作方法，将平坦化工艺简化为该二步骤平坦化工艺，其为一可在同一机台内完成的平坦化工艺，且该二步骤平坦化工艺可有效地移除阶差问题。或者，可藉由该第三绝缘层与该第二绝缘层的形成解决阶差问题。因此，即使基底上不同的区域有不同的元件结构密度，本发明所提供的半导体集成电路结构的制作方法仍可确保基底表面的高均匀度(uniformity)。
附图说明
图1～图5与图9～图10，其为本发明所提供的一种半导体集成电路的制作方法的第一优选实施例的示意图。
图1～图2与图6～图10为本发明所提供的一半导体集成电路结构的制作方法的一第二优选实施例的示意图。
【主要元件符号说明】
100 基底
100S 基底表面
102 记忆胞区域
104 周边区域
106 浅沟隔离结构
108 凹槽
110 记忆胞
112 介电层
114 埋藏式栅极
116 绝缘层
120 栅极介电层
122 第一半导体层
122S 第一半导体层的顶部表面
124 绝缘层
124S 绝缘层的顶部表面
126 牺牲层
128 图案化硬遮罩
128p 开口
130 凹槽
132 第二半导体层
132S、132S’ 第二半导体层的顶部表面
134 绝缘层
134S 绝缘层的顶部表面
136 绝缘层
136S 绝缘层的顶部表面
140 二步骤CMP工艺
142 第一平坦化步骤
144 第二平坦化步骤
150 CMP工艺
152 回蚀刻工艺
160 接触插塞
160B 接触插塞的底部表面
160BL 位线
160S 位线的顶部表面
162 栅极电极
162B 栅极电极的底部表面
162S 栅极电极的顶部表面
164 主动元件
170 钛/氮化钛层
172 硅化钨/钨层
174 图案化硬遮罩
具体实施方式
请参阅图1至图5与图9～10，其为本发明所提供的一种半导体集成电路的制作方法的第一优选实施例的示意图。如图1所示，本优选实施例所提供的半导体集成电路的制作方法首先提供一基底100，基底100上定义有一记忆胞区域102与周边区域104，且记忆胞区域102内形成有多个记忆胞110。在本优选实施例中，记忆胞110可包含动态随机存取存储器(dynamic random access memory，以下简称为DRAM)，然而在本发明的其他实施例中，记忆胞110可包含其他类型的存储器，故不限于此。
如图1所示，在本发明的实施例中，记忆胞110可藉由以下步骤形成：首先，在记忆胞区域102与周边区域104内形成多个浅沟隔离(shallow trench isolations，以下简称为STI)结构106。在本发明的一些实施例中，记忆胞区域102内的STI结构106的一深度可小于周边区域104内的STI结构106的一深度，如图1所示。然而在本发明的其他实施例中，记忆胞区域102与周边区域104内的STI结构106可包含相同的深度。形成于周边区域104与记忆胞区域102的STI结构106用以定义多个用以容置p型晶体管元件和/或n型晶体管元件的主动区域，且用以提供这些主动区域之间的电性隔离。接下来，在基底100以及记忆胞区域102内的STI结构106中形成多个凹槽108，并且在各凹槽108内形成覆盖其侧壁与底部的介电层112。之后在凹槽108内分别形成一埋藏式栅极(buried gate)114，并且在形成埋藏式栅极114之后，在各凹槽108内形成密封凹槽108的绝缘层116。于是，在记忆胞区域102内形成上述记忆胞110。然而，本领域技术人员应知，记忆胞110藉由任何合适的工艺与步骤形成，故不限于此。
请仍然参阅图1。接下来，在周边区域104内形成一栅极介电层120，并且在形成栅极介电层120之后，在基底100上形成一第一半导体层122。随后图案化第一半导体层122，使第一半导体层122存留于周边区域104内。随后，在基底100上形成一覆盖第一半导体层122的绝缘层124，且如图1所示，绝缘层124接触第一半导体层122以及基底100。在本发明的一些实施例中，第一半导体层122可包含一非晶硅(amorphous silicon)层，且第一半导体层122的一厚度可约为300埃(angstroms，)，但不限于此。在本发明的一些实施例中，绝缘层124可包含一复合层(multilayered)结构，且复合层结构可包含一氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)结构，但亦不限于此。此外，绝缘层124的一厚度可大于然而，在本发明的其他实施例中，绝缘层124也可以是一双层(dual-layered)结构或一单层(single-layered)结构，且绝缘层124的厚度可以是任何合适的数值。
请仍然参阅图1。接下来，在基底100上全面性地(blanketly)形成一牺牲层(sacrificial layer)126，并在牺牲层126上形成一图案化硬遮罩128。牺牲层126可为一有机致密层(organic density layer)或一有机介电层(organic dielectric layer)，但不限于此。在本发明的实施例中，图案化硬遮罩128较佳包含有用以定义后续欲形成的接触插塞的位置与大小的图案。之后，图案化硬遮罩128所包含的图案被转移至牺牲层126，而在牺牲层126内形成多个开口128p，如图1所示。值得注意的是，绝缘层124暴露于这些开口128p的底部。
请参阅图2。随后，移除暴露于开口128p底部的绝缘层124以及这些暴露的绝缘层124下方的部分基底100，而在记忆胞区域102内形成多个凹槽130。值得注意的是，基底100暴露于这些凹槽130的底部。接下来，掺杂质如p型掺杂质被掺杂进入暴露于凹槽130底部的基底100内，用以避免漏电。随后移除牺牲层126与图案化硬遮罩128，如图2所示。
请参阅图3。接下来，在基底100上形成一第二半导体层132。如图3所示，第二半导体层132覆盖基底100、第一半导体层122、以及绝缘层124。更重要的是，第二半导体层132填满凹槽130，因此第二半导体层132物理(physically)上接触暴露于凹槽130底部的基底100。第二半导体层132较佳地包含与第一半导体层122相同的材料，因此在本发明的一些实施例中，第二半导体层132包含掺杂非晶硅层。第二半导体层132的一厚度可大于但不限于此。
请参阅图4。在形成第二半导体层132之后，直接进行一二步骤平坦化工艺，例如一二步骤CMP工艺140。二步骤CMP工艺140为一种二道平坦化步骤皆进行于同一机台的CMP工艺。如图4所示，首先进行一第一平坦化步骤142，用以移除部分第二半导体层132，且第一平坦化步骤142停止于绝缘层124，而暴露出绝缘层124。也因此在第一平坦化步骤142之后，第二半导体层132的一顶部表面132S与绝缘层124的一顶部表面124S共平面(coplanar)，如图4所示。此外，第一半导体层122仍然由绝缘层124覆盖且保护。
请参阅图5。之后，进行一第二平坦化步骤144，用以移除部分第二半导体层132与部分绝缘层124，并暴露出第一半导体层122。第二平坦化步骤144较佳为一包含有非选择性研磨液(non-selectivity slurry)的低移除率(removal rate，RR)平坦化步骤，于是可平均地移除第二半导体层132与绝缘层124。简单地说，二步骤CMP工艺140用以移除部分第二半导体层132与绝缘层124，以暴露出第一半导体层122。因此在第二平坦化步骤144之后，第一半导体层122的一顶部表面122S与第二半导体层132的顶部表面132S’共平面。
根据本优选实施例所提供的半导体集成电路结构的制作方法，平坦化工艺简化为可在同一机台内实施的二步骤平坦化工艺140。更重要的是，本优选实施例所提供的半导体集成电路结构的制作方法可藉由此简化的二步骤平坦化工艺确保基底上具有不同图案密度的区域仍获得高平坦度。
请参阅图1～2与图6～10，图1～2与图6～10为本发明所提供的一半导体集成电路结构的制作方法的一第二优选实施例的示意图。值得注意的是，第二优选实施例中与第一优选实施例相同的组成元件包含相同的元件符号说明，且可利用相同的步骤形成，并可包含相同的材料，故该等细节在此皆不再予以赘述。另外值得注意的是，第二优选实施例的某些步骤与第一优选实施例相同，该等步骤如第1～2图所示，故本领域技术人员可根据前述说明了解该等步骤的进行，于是该等步骤在此亦不再予以赘述。简单地说，本优选实施例亦提供一其上定义有一记忆胞区域102与一周边区域104的基底100，且记忆胞区域102内包含有多个记忆胞110，如图1所示。周边区域104内形成有一栅极介电层120与一第一半导体层122，而基底100上更形成有一覆盖第一半导体层122的绝缘层124，如图2所示。另外，记忆胞区域102内更形成有多个暴露出基底100的凹槽130，如图2所示。如前所述，在形成凹槽130之后，本优选实施例还包含将掺杂质掺杂进入暴露于凹槽130底部的基底100的步骤，用以避免漏电。
请参阅图6。接下来，在基底100上依序形成一第二半导体层132、另一绝缘层134、以及再一绝缘层136。如图6所示，第二半导体层132、绝缘层134与绝缘层136覆盖第一半导体层122与绝缘层124。且如前所述，第二半导体层132填满凹槽130，于是第二半导体层132物理上接触暴露于凹槽130底部的基底100。第二半导体层132与第一半导体层122较佳包含有相同的材料，因此在本优选实施例中，第二半导体层132亦包含一非晶硅层，且较佳为一掺杂非晶硅层。第二半导体层132的一厚度可大于但不限于此。值得注意的是，绝缘层134与绝缘层136包含不同的材料。举例来说，绝缘层136可包含氧化硅(silicon oxide，以下简称为SiO)，而夹设于绝缘层136与第二半导体层132之间的绝缘层134可包含氮化硅(silicon nitride，以下简称为SiN)。除此之外，绝缘层134的一厚度可大于而绝缘层136的厚度大于但不限于此。另外值得注意的是，绝缘层136的厚度以可达到提供一如图6所示的平坦表面的目标为准，故不限于此。
请参阅图7。在形成绝缘层136之后，进行一平坦化工艺，例如一CMP工艺150。如图7所示，CMP工艺150用以移除部分绝缘层136，且CMP工艺150停止于绝缘层134。因此，在CMP工艺150之后，绝缘层134暴露出来，且绝缘层134的一顶部表面134S与绝缘层136的一顶部表面136S共平面。
请参阅图8。接下来，进行一回蚀刻工艺152，用以移除绝缘层136、绝缘层134、部分第二半导体层132与部分绝缘层124。此外，绝缘层136与绝缘层134被完全移除，而暴露出第一半导体层122，如图8所示。因此，在回蚀刻工艺152之后，第一半导体层122的一顶部表面122S与第二半导体层132的一顶部表面132S共平面。
根据本优选实施例所提供的半导体集成电路的制作方法，藉由绝缘层136与绝缘层134的设置解决阶差的问题，因此可确保基底上具有不同密度的区域仍可享有高平坦度。
请参阅图9与图10，图9与图10为图5与图8两图的后续步骤的示意图。值得注意的是，图10中所绘示的记忆胞区域102为图9中沿A-A’切线所得的剖面图。在形成由第一半导体层122与第二半导体层132形成的平坦表面122S/132S之后，在基底100上形成一复合层结构。在本发明的一些实施例中，复合层结构可包含一钛/氮化钛(Ti/TiN)层170、一硅化钨/钨(WSiX/W)层172、以及一图案化硬遮罩174，但不限于此。此外，图案化硬遮罩174可包含一SiO层和/或一SiN层，但不限于此。随后图案化上述的Ti/TiN层170、WSiX/W层172、第一半导体层122与第二半导体层132，而在记忆胞区域102内形成多个接触插塞160与至少一位线(bit line)160BL，以及在周边区域104内形成至少一栅极电极162，如图9～10所示。如图10所示，接触插塞160包含第二半导体层132，而位线160BL则包含第二半导体层132与前述的复合层结构。此外，在图9中，记忆胞区域102内的基底100由STIs 106包围，且由一虚线绘示，而周边区域104则未绘示。之后，可进行半导体集成电路结构所包含的主动元件，例如晶体管等的制作步骤，并获得一半导体集成电路结构180。半导体集成电路结构180包含有其上定义有记忆胞区域102与周边区域104的基底100、形成于记忆胞区域102内的记忆胞110、形成于周边区域104内的主动元件164、以及形成于记忆胞区域102内的接触插塞160。值得注意的是，接触插塞160的底部表面160B低于基底100的表面100S以及栅极电极162的底部表面162B。更重要的是，接触插塞160物理接触与电性连接至位线160BL。而栅极电极162的顶部表面162S与位线160BL的一顶部表面160S共面。除此之外，由于栅极电极162包含第一半导体层122，而接触插塞160以及位线160BL包含第二半导体层132，因此记忆胞区域102内的接触插塞160与位线160BL与周边区域104内的栅极电极162包含有相同的材料。
根据本发明所提供的半导体集成电路结构的制作方法，将平坦化工艺简化为该二步骤平坦化工艺，其为一可在同一机台内完成的平坦化工艺，且该二步骤平坦化工艺可有效地移除阶差问题。或者，可藉由该第三绝缘层与该第二绝缘层的形成解决阶差问题。因此，即使基底上不同的区域有不同的元件结构，本发明所提供的半导体集成电路结构的制作方法仍可确保基底表面的高均匀度。
以上所述仅为本发明的优选实施例，凡依本发明权利要求书所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims (20)

1.一种半导体集成电路结构，包含有：
基底，该基底上定义有记忆胞区域与周边区域；
多个记忆胞，形成于该记忆胞区域内；
至少一主动元件，形成于该周边区域内；
多个接触插塞(contact plug)，形成于该记忆胞区域内，且所述接触插塞的底部表面低于该基底的表面；以及
至少一位线，形成于该记忆胞区域，且所述接触插塞与该位线物理接触与电性连接。
2.如权利要求1所述的半导体集成电路结构，其中所述记忆胞包含动态随机存取存储器(dynamic random access memory，DRAM)。
3.如权利要求1所述的半导体集成电路结构，其中该主动元件包含有至少一栅极电极，且该栅极电极的顶部表面与该位线的顶部表面共平面。
4.如权利要求3所述的半导体集成电路结构，其中所述接触插塞的该底部表面低于该栅极电极的底部表面。
5.如权利要求3所述的半导体集成电路结构，其中该记忆胞区域内的所述接触插塞与该位线与该周边区域内的该主动元件的该栅极电极包含有相同的材料。
6.一种半导体集成电路结构的制作方法，包含有：
提供基底，该基底上定义有记忆胞区域与周边区域，且该记忆胞区域内形成有多个记忆胞；
在该周边区域内形成第一半导体层，以及在该基底上形成覆盖该第一半导体层的绝缘层；
在该基底上形成第二半导体层，且该第二半导体层覆盖该基底、该第一半导体层与该绝缘层；以及
进行一二步骤平坦化工艺，移除部分该第二半导体层与该绝缘层以暴露该第一半导体层，且该第一半导体层的顶部表面与该第二半导体层的顶部表面共平面。
7.如权利要求6所述的半导体集成电路结构的制作方法，还包含在该记忆胞区域内形成多个凹槽的步骤，且该基底暴露于所述凹槽的底部。
8.如权利要求7所述的半导体集成电路结构的制作方法，其中该第二半导体层接触暴露于所述凹槽的底部的该基底。
9.如权利要求6所述的半导体集成电路结构的制作方法，其中该第一半导体层与该第二半导体层包含相同的材料。
10.如权利要求6所述的半导体集成电路结构的制作方法，其中该绝缘层的厚度大于80埃(angstroms，)。
11.如权利要求6所述的半导体集成电路结构的制作方法，其中该二步骤平坦化工艺包含有：
进行第一平坦化步骤，移除部分该第二半导体层，使该第二半导体层的该顶部表面与该绝缘层的顶部表面共平面；以及
进行第二平坦化步骤，移除部分该第二半导体层与该绝缘层，使该第一半导体层的该顶部表面与该第二半导体层的该顶部表面共平面。
12.如权利要求6所述的半导体集成电路结构的制作方法，还包含图案化该第二半导体层以在该记忆胞区域内形成多个接触插塞与至少一位线，以及图案化该第一半导体层以在该周边区域形成至少一栅极电极的步骤。
13.一种半导体集成电路结构的制作方法，包含有：
提供基底，该基底上定义有记忆胞区域与周边区域，且该记忆胞区域内形成有多个记忆胞；
在该周边区域内形成第一半导体层，以及在该基底上形成覆盖该第一半导体层的第一绝缘层；
在该基底上依序形成第二半导体层、第二绝缘层与第三绝缘层，且该第二半导体层、该第二绝缘层与该第三半导体层覆盖该第一半导体层与该第一绝缘层；
进行平坦化工艺，移除部分该第三绝缘层，以暴露出该第二绝缘层，使该第三绝缘层的顶部表面与该第二绝缘层的顶部表面共平面；以及
进行回蚀刻工艺，移除该第三绝缘层、该第二绝缘层、部分该第二半导体层、以及部分该第一绝缘层，使该第一半导体层的顶部表面与该第二半导体层的顶部表面共平面。
14.如权利要求13所述的半导体集成电路结构的制作方法，还包含在该记忆胞区域内形成多个凹槽的步骤，且该基底暴露于所述凹槽的底部。
15.如权利要求14所述的半导体集成电路结构的制作方法，其中该第二半导体层接触暴露于所述凹槽的底部的该基底。
16.如权利要求13所述的半导体集成电路结构的制作方法，其中该第一半导体层与该第二半导体层包含相同的材料。
17.如权利要求13所述的半导体集成电路结构的制作方法，其中该第三绝缘层与该第二绝缘层包含不同的材料。
18.如权利要求13所述的半导体集成电路结构的制作方法，其中该第二绝缘层的厚度大于
19.如权利要求13所述的半导体集成电路结构的制作方法，其中该第三绝缘层的厚度大于
20.如权利要求13所述的半导体集成电路结构的制作方法，还包含图案化该第二半导体层以在该记忆胞区域内形成多个接触插塞与至少一位线，以及图案化该第一半导体层以在该周边区域内形成至少一栅极电极的步骤。
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