CN102097375A - 具有埋入式栅极的半导体器件的制造方法 - Google Patents

具有埋入式栅极的半导体器件的制造方法 Download PDF

Info

Publication number
CN102097375A
CN102097375A CN2010100012693A CN201010001269A CN102097375A CN 102097375 A CN102097375 A CN 102097375A CN 2010100012693 A CN2010100012693 A CN 2010100012693A CN 201010001269 A CN201010001269 A CN 201010001269A CN 102097375 A CN102097375 A CN 102097375A
Authority
CN
China
Prior art keywords
layer
bit line
line contact
unit area
insulating barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2010100012693A
Other languages
English (en)
Other versions
CN102097375B (zh
Inventor
金永得
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN102097375A publication Critical patent/CN102097375A/zh
Application granted granted Critical
Publication of CN102097375B publication Critical patent/CN102097375B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/06—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising selenium or tellurium in uncombined form other than as impurities in semiconductor bodies of other materials
    • H01L21/10—Preliminary treatment of the selenium or tellurium, its application to the foundation plate, or the subsequent treatment of the combination
    • H01L21/108—Provision of discrete insulating layers, i.e. non-genetic barrier layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/461—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/4763—Deposition of non-insulating, e.g. conductive -, resistive -, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Biotechnology (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明提供一种制造具有埋入式栅极的半导体器件的方法。在单元区域中形成位线触点(27)之前，首先在外围区中形成栅极导电层(21)，从而简化制造工序并且不会遇到由单元区域与核心/外围区域之间的阶高造成的问题。

Description

具有埋入式栅极的半导体器件的制造方法
技术领域
本发明涉及制造半导体器件的方法，更具体地说，涉及使具有埋入式栅极的半导体器件的制造工序简化并且使该制造工序所产生的问题最少的制造半导体器件的方法。
背景技术
随着例如动态随机存取存储器(DRAM)等半导体存储器件的集成度提高，金属氧化物半导体(MOS)晶体管所占据的面积逐渐减小。因此，MOS晶体管的沟道长度也减小，从而会产生短沟道效应。具体地说，如果在用于DRAM的存储单元(cell，又称为晶胞)中的存取MOS晶体管中产生短沟道效应，则DRAM单元的阈值电压降低，并且DRAM单元的漏电流增大，因此DRAM的刷新特性下降。
因此，最近已经提出一种沟道长度更长的凹式栅极MOS晶体管作为改进型MOS晶体管，无论存储器件的集成度是否提高，该改进型MOS晶体管都能够限制短沟道效应。
然而，例如基于60nm技术的高集成度DRAM等高集成度半导体器件仅利用凹式栅极MOS晶体管来满足期望的要求是困难的。具体地说，随着技术水平向40nm或更小的水平发展，难以形成栅极结构、位线结构、触点结构等。即使假设可以形成这种结构，也难以获得能够满足半导体器件的元件特性的电阻特性、刷新特性、低故障保证和击穿电压特性。
因此，为了提高集成度、减少制造工序的数目并改善例如漏电流特性等元件特性，最近开发出具有埋入式栅极的改进型半导体器件并将该半导体器件投入到市场中。
半导体器件具有埋入到半导体基板的表面下方的埋入式栅极，从而可以提供相对较长的有效沟道长度。埋入式栅极的制造方法形成沟槽并将栅极埋入到该沟槽中，从而可以使位线和栅极之间的干扰最小并且可以减小层叠膜的数量。此外，可以减小整个单元的电容量以便能够改进刷新特性。
然而，根据具有该埋入式栅极的传统半导体器件，核心/外围区域的栅极被形成在半导体基板上方，单元区域的栅极被埋入到半导体基板中，从而在单元区域与核心/外围区域之间存在高度差(即阶高)。
根据用于解决阶高问题的现有技术，同时形成单元区域的位线以及核心/外围区域的栅极。
然而，根据上述现有技术，会在单元区域与核心/外围区域之间的分界部附近过量地沉积用于形成单元区域中的位线的多晶硅部分、以及用于形成核心/外围区域中的栅极的另一多晶硅部分，从而会在移除过量沉积的多晶硅部分时意外地遇到多种问题。
发明内容
本发明的各种实施例旨在提供一种制造具有埋入式栅极的半导体器件的方法，该方法基本上消除了因现有技术的限制和缺点造成的一个或多个问题。
本发明的一个方面或实施例提供如下方法：即，通过改善具有埋入式栅极的半导体器件所需的制造工序来减少制造工序的数量，从而避免由单元区域与核心/外围区域之间的阶高造成的问题。
根据本发明的一个方面或实施例，一种制造具有埋入式栅极的半导体器件的方法包括：在单元区域中形成埋入式栅极；在外围区和述单元区域中形成栅极导电层之后，使用单元区域敞开掩模移除所述单元区域中的栅极导电层；在所述栅极导电层被移除的所述单元区域中形成位线触点；在所述单元区域和所述外围区中形成位线导电层；以及通过将所述位线导电层和所述栅极导电层图案化而在所述单元区域中形成位线，并且在所述外围区中形成栅极。
可以在位线触点形成于单元区域中之前在外围区中形成例如栅极导电层，从而简化了制造工序，并且不会产生由单元区域和核心/外围区域之间的阶高造成的问题。
例如，在所述单元区域中形成所述埋入式栅极的步骤可以包括：在基板上形成垫氮化物层；通过蚀刻所述垫氮化物层和所述基板来形成用于限定有源区的器件隔离层；在所述垫氮化物层和所述器件隔离层上形成硬掩模层；通过蚀刻所述硬掩模层和所述垫氮化物层来形成硬掩模图案，所述硬掩模图案用于形成栅极区域；通过使用所述硬掩模图案作为掩模蚀刻所述基板来形成沟槽；以及形成埋入到所述沟槽的一部分区域中的导电层。
例如，所述方法还可以包括：在形成所述器件隔离层之后，通过使杂质穿过所述垫氮化物层注入到所述有源区中来形成阱。
例如，所述硬掩模层可以构造成由非晶碳层(ACL)和氮氧化硅(SiON)层构成的层叠结构形式。
例如，所述方法还可以包括：在所述沟槽和所述垫氮化物层上形成密封层从而将所述导电层完全埋入之后，移除所述密封层和所述垫氮化物层从而使所述密封层仅保留在所述导电层上。
例如，在不具有所述栅极导电层的所述单元区域中形成所述位线触点的步骤可以包括：在所述栅极导电层被移除的所述单元区域中和所述栅极导电层上形成绝缘层；以所述绝缘层保留在所述栅极导电层上的方式将所述绝缘层平坦化；在平坦化后的所述绝缘层上形成硬掩模层；选择性地蚀刻所述绝缘层和所述单元区域中的所述硬掩模层，从而形成使所述基板露出的位线触点孔；以及将位线触点材料埋入到所述位线触点孔中。
例如，在不具有所述栅极导电层的所述单元区域中形成所述位线触点的步骤可以包括：在所述栅极导电层被移除的所述单元区域中和所述栅极导电层上形成绝缘层；在所述绝缘层上形成旋涂(SOC)层；选择性地蚀刻所述绝缘层和所述单元区域中的所述旋涂(SOC)层，从而形成使所述基板露出的位线触点孔；以及将位线触点材料埋入到所述位线触点孔中。
例如，形成所述位线触点孔的步骤可以包括：形成直径比目标尺寸大的第一位线触点孔；以及在所述第一位线触点孔的内侧壁上形成间隔物。
例如，所述方法还可以包括：在形成所述位线触点之后，清除保留在所述栅极导电层上的所述绝缘层。
例如，所述硬掩模层可以构造成由非晶碳层(ACL)和氮氧化硅(SiON)层构成的层叠结构形式。
例如，所述位线导电层可以构造成由阻挡金属层和钨层构成的层叠结构形式。
例如，所述阻挡金属层可以由钛(Ti)层、氮化钛(TiN)层、WN、WSiN、或者它们的层叠结构形成。
附图说明
图1至图11是示出根据本发明实施例的包括埋入式栅极的半导体器件的剖视图。
图12是示出根据本发明的另一个实施例的半导体器件的剖视图。
具体实施方式
根据要求，在本文中披露了本发明的详细实施例。然而，应该理解，所披露的实施例仅是本发明的实例，并且可以以各种形式来实施本发明。因此，本文披露的具体细节不应该理解为限制性的，而仅是权利要求书的基础，并且是教导本领域技术人员以实际上任意合适的方式应用本发明的代表性基础。
下面，将详细地参考本发明的实施例，本发明的实例在附图中示出。只要可能，在所有附图中使用相同的附图标记来表示相同或相似的部件。
图1至图11是示出根据本发明实施例的包括埋入式栅极的半导体器件的剖视图。
参考图1，在包括单元区域和核心/外围区域(在下文中称为外围区)的基板11上依次沉积垫氧化物层(未示出)和垫氮化物层12。
接下来，利用浅槽隔离(STI)工序形成器件隔离层13。也就是说，借助利用STI掩模的蚀刻工序形成用于形成器件隔离区域的沟槽
(未示出)，该器件隔离区域在基板11中限定有源区。随后，形成埋入到沟槽中的绝缘层，并且对绝缘层执行化学机械抛光(CMP)工序直到垫氮化物层12露出为止，从而形成器件隔离层13。
可以利用基于可流动氧化物层的单次间隙填充工序形成例如器件隔离层13。不过，器件隔离层13也可以构造成例如可流动氧化物层和沉积氧化物层的组合形式(例如层叠形式)。在该情况下，可流动氧化物层可以包括旋涂电介质(SOD)，并且沉积氧化物层可以包括例如高密度等离子体(HDP)氧化物层。在形成器件隔离层13之前，例如，可以利用壁氧化工序形成侧壁氧化物层(未示出)，并且可以根据需要在侧壁氧化物层上形成衬垫氮化物层(未示出)。
参考图2，将杂质注入到单元区域的有源区中，从而形成深N+阱(DNW，Deep N+Well)。
在本发明的实施例中，在氮化物层12存在于基板11上的情况下形成阱；而现有技术则通过移除氮化物层12并将杂质注入到有源区中来形成阱。该杂质注入步骤可以通过调节杂质用量来实现。以这样的方式，本发明在形成埋入式栅极所需的沟槽的后续工序中再次使用已经用于形成器件隔离层13的氮化物层12作为硬掩模氮化物层。因此，本发明的实施例不需要为了埋入式栅极而再次形成硬掩模氮化物层，从而简化了制造工序。
然后，在垫氮化物层12和器件隔离层13上形成硬掩模层14，并且在硬掩模层14上形成用于在单元区域中限定埋入式栅极区的光阻剂(photoresist，又称为光刻胶或光致抗蚀剂)图案15。在该情况下，硬掩模层14可以构造成由例如非晶碳层(ACL)14a和SiON层14b构成的层叠形式。
参考图3，利用光阻剂图案15作为蚀刻掩模来蚀刻硬掩模层14和垫氮化物层12，从而形成硬掩模图案(未示出)。随后，移除光阻剂图案15，并且利用所述硬掩模图案作为蚀刻掩模蚀刻硅基板11，从而形成用于形成埋入式栅极的沟槽(未示出)。
在该情况下，例如，可以通过不仅蚀刻基板的有源区而且蚀刻器件隔离层13来形成沟槽。通常，栅极构造成线形的形式，从而同时蚀刻有源区和器件隔离层13而形成线型沟槽。在该情况下，有源区和器件隔离层13具有不同的蚀刻选择比，从而器件隔离层13被蚀刻得更深。也就是说，有源区构造成鳍式栅极的形式，从而在栅极区域中有源区比器件隔离层13突出得更多。
接下来，通过执行氧化工序来在沟槽的内侧面上形成氧化物层16，并且形成埋入到沟槽中的金属层17。在该情况下，金属层17可以包括例如氮化钛层(TiN)、氮化钽层(TaN)、钨层(W)等。例如，为了减小金属层17的电阻，可以一致地沉积薄的氮化钛层(TiN)(或者氮化钽层(TaN))，并且可以使用钨层(W)填充间隙，以形成低电阻的金属层17。作为另一种选择，例如，可以借助沉积氮化钛层(TiN)和氮化钽层(TaN)来形成金属层17，或者也可以借助依次沉积氮化钛层(TiN)、氮化钽层(TaN)和钨层(W)来形成金属层17。
参考图4，借助CMP等方法将金属层17平坦化从而使垫氮化物层12露出。然后，对金属层17进行回蚀和清除以使金属层17仅仅埋入到沟槽的一部分中，从而形成埋入式栅极18。在该情况下，连续地执行回蚀工序，直到金属层17的表面变得比基板11的表面低并且得到所需高度的埋入式栅极18为止。
随后，形成用于将埋入式栅极18的上部密封的密封层19。在该情况下，密封层19例如由氮化物层形成以保护埋入式栅极18。
例如，在利用氮化物层进行密封以使氮化物层完全填充埋入式栅极18之后，借助剥离工序选择性地移除氮化物层19，从而使氮化物层(密封层)仅保留在埋入式栅极18上方。在移除氮化物层19时，垫氮化物层12也被移除。也就是说，本发明的实施例同时移除密封层19和氮化物层12，从而不需要利用额外的工序来移除垫氮化物层12，从而实现制造工序的简化。
此外，密封层19仅保留在埋入式栅极18上而不保留在有源区的半导体基板11上，从而可以在形成位线触点和存储节点触点的后续工序中容易地保证触点孔底部的临界尺寸(CD)。
参考图5，在外围区域(即外围区)的有源区中注入用于形成沟道的杂质，并且在单元区域和外围区的整个表面上依次形成栅极氧化物层20和栅极导电层21。在该情况下，根据需要，栅极导电层21可以由例如多晶硅层形成。
接下来，在栅极导电层21上形成光阻剂层(未示出)，并且利用单元区域敞开掩模形成仅使单元区域敞开的光阻剂图案21a。
参考图6，利用光阻剂图案21a作为掩模来移除单元区域的栅极导电层21，从而使得用于形成栅极的导电层21仅保留在外围区中。
然后，在单元区域和外围区的整个表面上形成绝缘层22。在该情况下，绝缘层22可以由例如氧化物层形成。
如上所述，根据本发明的实施例，在触点形成工序之前形成用于在外围区中形成栅极的导电层21。因此，虽然在单元区域和外围区之间产生了阶高，但是本发明的实施例可以避免在单元区域与外围区之间的分界部附近沉积用于形成触点的导电层(多晶硅)、以及用于在外围区中形成栅极的另一导电层(多晶硅)。因此，本发明的实施例不需要执行以下平坦化工序，即：移除不必要地沉积在单元区域与外围区之间的分界部处的这种多晶硅部分所需的平坦化工序。
参考图7，借助CMP等方法将绝缘层22平坦化，从而在栅极导电层21上保留具有预定厚度的绝缘层22。在该情况下，在外围区的栅极导电层21上保留具有预定厚度的绝缘层22的原因是为了防止栅极导电层21在后续工序中被损坏。
接下来，在绝缘层22上形成硬掩模层23，并且在硬掩模层23上形成用于在单元区域中限定位线触点区域的光阻剂图案24。在该情况下，硬掩模层23例如可以构造成由非晶碳层(ACL)23a和氮氧化硅(SiON)层23b构成的层叠形式。
参考图8，利用光阻剂图案24作为蚀刻掩模依次并选择性地蚀刻硬掩模层23、绝缘层22和栅极氧化物层20直到基板11露出为止，从而形成位线触点孔(未示出)。在该情况下，位线触点孔的敞开面积大于例如实际要形成的目标触点孔的面积。
接下来，在位线触点孔的内侧面上和绝缘层22上形成氮化物层(未示出)，并对该氮化物层进行回蚀从而在位线触点孔的侧面上形成位线触点间隔物25。
换句话说，随着半导体器件的集成度提高，触点的高度增加，而触点孔面积减小。因此，触点孔可能会不敞开或者实际敞开的面积小，从而不可避免地增大了触点电阻。为了解决上述问题，根据本发明的实施例，使触点孔的敞开面积大于实际期望的面积，从而解决了触点孔不敞开以及触点电阻增大的问题，并且在触点孔的侧壁上形成间隔物25，从而形成具有期望尺寸的触点孔。
接下来，形成埋入到位线触点孔中的位线触点材料层26。在该情况下，位线触点材料层26可以由例如多晶硅层形成。
参考图9，对位线触点材料层26执行回蚀或者CMP工序直到绝缘层22露出为止，从而形成位线触点27。当移除位线触点材料层26时，栅极导电层21受到形成于其上的绝缘层22保护从而不会受到损坏。
然后，借助清除工序从外围区中移除保留在栅极导电层21上的绝缘层22，从而使栅极导电层21露出。
参考图10，在栅极导电层21、绝缘层22和位线触点27上依次沉积位线导电层28和硬掩模层29。在该情况下，位线导电层28可以由例如阻挡金属层28a和钨层28b所构成的层叠结构形成。阻挡金属层28a例如可以由Ti、TiN、WN或WSiN形成，或者由Ti、TiN、WN和WSiN所构成的任意层叠结构形成。此外，硬掩模层29可以由例如氮化物层29a、ACL 29b和SiON层29c所构成的层叠结构形成。
接下来，在硬掩模层29上形成用于在单元区域中限定位线区域并且在外围区中限定栅极区域的光阻剂图案30。
参考图11，使用光阻剂图案30作为掩模蚀刻硬掩模层29从而形成硬掩模层图案(未示出)。随后，利用该硬掩模层图案作为掩模在单元区域中蚀刻位线导电层28，从而形成位线图案31。在外围区中蚀刻位线导电层28和栅极导电层21从而形成栅极图案32。
根据本发明的实施例，即使在形成存储节点触点的后续工序中也不在接面区域的硅基板11上形成氮化物层，从而可以容易地保证触点孔底部的临界尺寸(CD)。
虽然已经参考上述实施例描述了本发明，但是应该注意，仅出于示例目的披露了上述实施例，本领域的技术人员将理解，可以在不脱离所附权利要求书披露的本发明的范围和精神的情况下进行各种修改、添加和替换。因此，本发明涵盖落入由所附权利要求书及其等同内容所限定的范围内的本发明的各种变型和修改。
例如，绝缘层22借助CMP等方法进行平坦化以消除绝缘层22的阶高。作为另一种选择，在根据本发明的另一个实施例中，如图12所示，例如，不将绝缘层22平坦化，而是在绝缘层22上形成旋涂(SOC)层23c而非形成ACL 23a，从而可以将SOC层23c的表面平坦化。
从以上描述可以容易得知，本发明的实施例可以避免在制造半导体器件时由单元区域与核心/外围区域之间的阶高造成的问题，并且简化了半导体器件的制造工序。
本发明的上述实施例是示例性的而非限制性的。各种替代及等同的方式都是可行的。本发明并不限于本文所述的沉积、蚀刻、抛光和图案化步骤的类型。本发明也不限于任何特定类型的半导体器件。举例来说，本发明可以用于动态随机存取存储器件(DRAM)或非易失性存储器件。对本发明内容所作的其它增加、删减或修改是显而易见的并且落入所附权利要求书的范围内。
本申请要求2009年12月9日提交的韩国专利申请No.10-2009-0121765的优先权，该韩国专利申请的全部内容以引用的方式并入本文。

Claims (14)

1.一种制造具有埋入式栅极的半导体器件的方法，包括：
在单元区域中形成埋入式栅极(18)；
在外围区和所述单元区域中形成栅极导电层(21)；
使用单元区域敞开掩模移除所述单元区域中的所述栅极导电层(21)；
在所述栅极导电层被移除的所述单元区域中形成位线触点(27)；
在所述单元区域和所述外围区中形成位线导电层(28)；以及
通过将所述位线导电层(28)图案化而在所述单元区域中形成位线(31)，并通过将所述栅极导电层(21)图案化而在所述外围区中形成栅极(32)。
2.根据权利要求1所述的方法，其中，
在所述单元区域中形成所述埋入式栅极的步骤包括：
在基板(11)上形成垫氮化物层(12)；
通过蚀刻所述垫氮化物层(12)和所述基板(11)来形成用于限定有源区的器件隔离层(13)；
在所述垫氮化物层(12)和所述器件隔离层(13)上形成硬掩模层(14)；
通过蚀刻所述硬掩模层(14)和所述垫氮化物层(12)来形成硬掩模图案，所述硬掩模图案用于形成栅极区域；
通过使用所述硬掩模图案作为掩模蚀刻所述基板来形成沟槽；以及
形成埋入到所述沟槽的至少一部分中的导电层(18)。
3.根据权利要求2所述的方法，还包括：
在形成所述器件隔离层之后，通过使杂质穿过所述垫氮化物层注入到所述有源区中来形成阱。
4.根据权利要求2所述的方法，其中，
所述硬掩模层(14)构造成由非晶碳层(14a)和氮氧化硅层(14b)构成的层叠结构形式。
5.根据权利要求2所述的方法，还包括：
在所述沟槽和所述垫氮化物层(12)上形成密封层(19)，从而将所述导电层(18)完全埋入；以及
移除所述密封层(19)和所述垫氮化物层(12)，从而使所述密封层(19)仅保留在所述导电层(18)上。
6.根据权利要求1所述的方法，其中，
在所述单元区域中形成所述位线触点(27)的步骤包括：
在所述栅极导电层(21)被移除的所述单元区域中并且在所述栅极导电层(21)上形成绝缘层(22)；
以所述绝缘层(22)保留在所述栅极导电层(21)上的方式将所述绝缘层(22)平坦化；
在平坦化后的所述绝缘层上形成硬掩模层(23)；
选择性地蚀刻所述绝缘层(22)和所述单元区域中的所述硬掩模层(23)，从而形成使所述基板(11)露出的位线触点孔；以及
将位线触点材料(26)埋入到所述位线触点孔中。
7.根据权利要求6所述的方法，其中，
所述硬掩模层(23)构造成由非晶碳层(23a)和氮氧化硅层(23b)构成的层叠结构形式。
8.根据权利要求6所述的方法，还包括：
在形成所述位线触点(27)之后，清除保留在所述栅极导电层(21)上的所述绝缘层(22)。
9.根据权利要求6所述的方法，其中，
形成所述位线触点孔的步骤包括：
形成直径比目标尺寸大的第一位线触点孔；以及
在所述第一位线触点孔的内侧壁上形成间隔物。
10.根据权利要求1所述的方法，其中，
在所述单元区域中形成所述位线触点的步骤包括：
在所述栅极导电层(21)被移除的所述单元区域中并且在所述栅极导电层(21)上形成绝缘层(22)；
在所述绝缘层(22)上形成旋涂层(23c)；
选择性地蚀刻所述绝缘层(22)和所述单元区域中的所述旋涂层(23c)，从而形成使所述基板(11)露出的位线触点孔；以及
将位线触点材料(26)埋入到所述位线触点孔中。
11.根据权利要求10所述的方法，还包括：
在形成所述位线触点(27)之后，清除保留在所述栅极导电层(21)上的所述绝缘层(22)。
12.根据权利要求10所述的方法，其中，
形成所述位线触点孔的步骤包括：
形成直径比目标尺寸大的第一位线触点孔；以及
在所述第一位线触点孔的内侧壁上形成间隔物。
13.根据权利要求1所述的方法，其中，
所述位线导电层(28)构造成由阻挡金属层(28a)和钨层(28b)构成的层叠结构形式。
14.根据权利要求13所述的方法，其中，
所述阻挡金属层由钛层、氮化钛层、WN、WSiN、或者它们的层叠结构形成。
CN201010001269.3A 2009-12-09 2010-01-19 具有埋入式栅极的半导体器件的制造方法 Active CN102097375B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020090121765A KR101096875B1 (ko) 2009-12-09 2009-12-09 매립 게이트를 갖는 반도체 소자 제조 방법
KR10-2009-0121765 2009-12-09

Publications (2)

Publication Number Publication Date
CN102097375A true CN102097375A (zh) 2011-06-15
CN102097375B CN102097375B (zh) 2015-02-18

Family

ID=43769846

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201010001269.3A Active CN102097375B (zh) 2009-12-09 2010-01-19 具有埋入式栅极的半导体器件的制造方法

Country Status (3)

Country Link
US (1) US7915121B1 (zh)
KR (1) KR101096875B1 (zh)
CN (1) CN102097375B (zh)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681675A (zh) * 2012-08-31 2014-03-26 爱思开海力士有限公司 半导体器件及其制造方法
CN104217936A (zh) * 2013-05-31 2014-12-17 英飞凌科技股份有限公司 用于制造半导体部件的方法
CN107492550A (zh) * 2017-08-08 2017-12-19 睿力集成电路有限公司 存储器、其制造方法及半导体器件
CN107611127A (zh) * 2017-09-19 2018-01-19 睿力集成电路有限公司 半导体结构及其形成方法
CN107808882A (zh) * 2016-09-09 2018-03-16 联华电子股份有限公司 半导体集成电路结构及其制作方法
CN108231690A (zh) * 2016-12-22 2018-06-29 联华电子股份有限公司 动态随机存取存储器元件的形成方法
CN108281423A (zh) * 2016-12-30 2018-07-13 联华电子股份有限公司 制作半导体元件的方法
CN109309091A (zh) * 2017-07-28 2019-02-05 联华电子股份有限公司 图案化方法
WO2021233087A1 (zh) * 2020-05-18 2021-11-25 长鑫存储技术有限公司 半导体结构及其形成方法
WO2022222297A1 (zh) * 2021-04-23 2022-10-27 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
WO2023133940A1 (zh) * 2022-01-13 2023-07-20 长鑫存储技术有限公司 一种半导体结构及其制造方法
US11864373B2 (en) 2021-04-23 2024-01-02 Changxin Memory Technologies, Inc. Method for manufacturing semiconductor structure with core and peripheral regions and semiconductor structure thereof
US11871555B2 (en) 2020-05-18 2024-01-09 Changxin Memory Technologies, Inc. Semiconductor structure and method for forming semiconductor structure

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011129760A (ja) * 2009-12-18 2011-06-30 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
KR101194916B1 (ko) * 2010-04-09 2012-10-25 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
KR101186038B1 (ko) * 2010-11-26 2012-09-26 에스케이하이닉스 주식회사 반도체 소자의 제조 방법
KR101205118B1 (ko) * 2011-03-11 2012-11-26 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101882360B1 (ko) 2012-03-20 2018-07-26 삼성전자주식회사 매립 게이트 구조물을 포함하는 반도체 장치 및 그 제조 방법
KR102152272B1 (ko) * 2013-11-29 2020-09-04 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법
KR102089514B1 (ko) * 2013-12-23 2020-03-16 삼성전자 주식회사 반도체 메모리 장치 및 그 제조 방법
KR102181686B1 (ko) * 2014-12-04 2020-11-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9773789B1 (en) 2016-09-08 2017-09-26 United Microelectronics Corp. Dynamic random access memory device
US9754943B1 (en) 2016-09-21 2017-09-05 United Microelectronics Corp. Dynamic random access memory device
US10290638B1 (en) 2018-04-27 2019-05-14 United Microelectronics Corp. Method of forming dynamic random access memory device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3617971B2 (ja) * 2001-12-11 2005-02-09 株式会社東芝 半導体記憶装置
DE102005035641B4 (de) * 2005-07-29 2010-11-25 Qimonda Ag Herstellungsverfahren für eine Speicherzellenanordnung mit gefalteter Bitleitungs-Anordnung und entsprechende Speicherzellenanordnung mit gefalteter Bitleitungs-Anordnung
KR100800469B1 (ko) * 2005-10-05 2008-02-01 삼성전자주식회사 매몰 비트 라인에 접속된 수직형 트랜지스터를 포함하는회로 소자 및 제조 방법
JP4773182B2 (ja) * 2005-10-28 2011-09-14 エルピーダメモリ株式会社 半導体装置の製造方法
KR100649974B1 (ko) * 2005-11-30 2006-11-27 주식회사 하이닉스반도체 리세스드 플로팅게이트를 구비한 플래시메모리소자 및 그의제조 방법
US7595262B2 (en) * 2006-10-27 2009-09-29 Qimonda Ag Manufacturing method for an integrated semiconductor structure
KR100825796B1 (ko) * 2006-12-14 2008-04-28 삼성전자주식회사 매몰 게이트를 구비한 반도체 소자의 제조 방법
KR101442176B1 (ko) * 2007-09-18 2014-09-24 삼성전자주식회사 감소된 두께를 갖는 반도체소자, 이를 채택하는 전자 제품 및 그 제조방법들
US7951688B2 (en) * 2007-10-01 2011-05-31 Fairchild Semiconductor Corporation Method and structure for dividing a substrate into individual devices
KR100900148B1 (ko) * 2007-10-31 2009-06-01 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR101055747B1 (ko) * 2008-11-13 2011-08-11 주식회사 하이닉스반도체 수직 채널 트랜지스터를 구비하는 반도체 장치의 제조방법
KR101075490B1 (ko) * 2009-01-30 2011-10-21 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치 및 그 제조 방법
KR101584097B1 (ko) * 2009-03-23 2016-01-12 삼성전자주식회사 매립 게이트 전극의 형성방법
KR101561061B1 (ko) * 2009-04-10 2015-10-16 삼성전자주식회사 돌출형 소자 분리막을 가지는 반도체 소자
KR101077290B1 (ko) * 2009-04-24 2011-10-26 주식회사 하이닉스반도체 반도체 기억 장치 및 그의 제조 방법

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103681675B (zh) * 2012-08-31 2018-01-23 爱思开海力士有限公司 半导体器件及其制造方法
CN103681675A (zh) * 2012-08-31 2014-03-26 爱思开海力士有限公司 半导体器件及其制造方法
CN104217936A (zh) * 2013-05-31 2014-12-17 英飞凌科技股份有限公司 用于制造半导体部件的方法
CN104217936B (zh) * 2013-05-31 2017-04-12 英飞凌科技股份有限公司 用于制造半导体部件的方法
US10923481B2 (en) 2016-09-09 2021-02-16 United Microelectronics Corp. Semiconductor integrated circuit structure
US10943910B2 (en) 2016-09-09 2021-03-09 United Microelectronics Corp. Method for forming semiconductor integrated circuit structure
CN107808882A (zh) * 2016-09-09 2018-03-16 联华电子股份有限公司 半导体集成电路结构及其制作方法
CN108231690A (zh) * 2016-12-22 2018-06-29 联华电子股份有限公司 动态随机存取存储器元件的形成方法
CN108281423A (zh) * 2016-12-30 2018-07-13 联华电子股份有限公司 制作半导体元件的方法
CN108281423B (zh) * 2016-12-30 2020-11-10 联华电子股份有限公司 制作半导体元件的方法
CN109309091A (zh) * 2017-07-28 2019-02-05 联华电子股份有限公司 图案化方法
CN107492550A (zh) * 2017-08-08 2017-12-19 睿力集成电路有限公司 存储器、其制造方法及半导体器件
CN108598079A (zh) * 2017-08-08 2018-09-28 睿力集成电路有限公司 存储器、其制造方法及半导体器件
CN107611127B (zh) * 2017-09-19 2018-12-04 长鑫存储技术有限公司 半导体结构及其形成方法
CN107611127A (zh) * 2017-09-19 2018-01-19 睿力集成电路有限公司 半导体结构及其形成方法
WO2021233087A1 (zh) * 2020-05-18 2021-11-25 长鑫存储技术有限公司 半导体结构及其形成方法
US11871555B2 (en) 2020-05-18 2024-01-09 Changxin Memory Technologies, Inc. Semiconductor structure and method for forming semiconductor structure
WO2022222297A1 (zh) * 2021-04-23 2022-10-27 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
US11864373B2 (en) 2021-04-23 2024-01-02 Changxin Memory Technologies, Inc. Method for manufacturing semiconductor structure with core and peripheral regions and semiconductor structure thereof
WO2023133940A1 (zh) * 2022-01-13 2023-07-20 长鑫存储技术有限公司 一种半导体结构及其制造方法

Also Published As

Publication number Publication date
US7915121B1 (en) 2011-03-29
KR20110064963A (ko) 2011-06-15
CN102097375B (zh) 2015-02-18
KR101096875B1 (ko) 2011-12-22

Similar Documents

Publication Publication Date Title
CN102097375B (zh) 具有埋入式栅极的半导体器件的制造方法
US8835259B2 (en) Transistor of semiconductor device and method for manufacturing the same
US8278201B2 (en) Semiconductor device having a buried gate and method for manufacturing the same
US8048737B2 (en) Semiconductor device and method of fabricating the same
US8610203B2 (en) Semiconductor device with buried gates
US8415733B2 (en) Semiconductor memory device and method for fabricating the same
US7479676B2 (en) Transistor of semiconductor memory device
US20160056160A1 (en) Semiconductor device having passing gate and method for fabricating the same
US8274111B2 (en) Method for fabricating a semiconductor memory device having a buried word line structure
KR101139987B1 (ko) 반도체 소자 및 그 제조 방법
KR20060070705A (ko) 매몰 게이트 패턴을 포함하는 전계 효과 트랜지스터구조물 및 그것을 포함하는 반도체 소자의 제조방법
US8609457B2 (en) Semiconductor device with DRAM bit lines made from same material as gate electrodes in non-memory regions of the device, and methods of making same
US20040007764A1 (en) Semiconductor memory devices including different thickness dielectric layers for the cell transistors and refresh transistors thereof, and methods for fabricating same
KR101095787B1 (ko) 반도체 소자 및 그 형성방법
US9171848B2 (en) Deep trench MIM capacitor and moat isolation with epitaxial semiconductor wafer scheme
US9231066B2 (en) Semiconductor device having vertical channel
US20090321805A1 (en) Insulator material over buried conductive line
KR101102047B1 (ko) 반도체 소자 및 제조 방법
JP2009071325A (ja) 半導体装置の製造方法及び半導体装置
US20190088488A1 (en) Method for manufacturing semiconductor device
KR101087876B1 (ko) 반도체 소자 및 그 제조 방법
US20100270603A1 (en) Semiconductor device and method of manufacturing the same
KR101119135B1 (ko) 반도체 소자 및 제조 방법
KR101043410B1 (ko) 반도체 기억 장치 및 그의 제조 방법
JP2009158837A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant