CN104217936B - 用于制造半导体部件的方法 - Google Patents

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Abstract

本发明涉及用于制造半导体部件的方法，该半导体部件包括具有单元结构的晶体管，该单元结构具有单片集成在半导体本体中并且并联地电连接的多个晶体管单元。在示例方法中，制造第一沟槽，第一沟槽从顶侧延伸至半导体本体中；同样地制造第二沟槽，每个第二沟槽从顶侧比每个第一沟槽更深地延伸至半导体本体中。在每个第一沟槽的表面上制造第一电介质，第一电介质邻接于半导体本体的第一部分上。并且在每个第二沟槽的表面上制造第二电介质。在每个第一沟槽中，制造栅极电极，之后通过去除半导体本体的底层使半导体本体的第二部分与半导体本体的第一部分电绝缘。

Description

用于制造半导体部件的方法
技术领域
本发明的实施例涉及一种用于制造半导体部件的方法。
背景技术
晶体管，比如MOSFET(金属氧化物场效应晶体管)或IGBT(绝缘栅双极型晶体管)之类的IGFET(绝缘栅场效应晶体管)，采用半导体本体制成。对于许多的这类晶体管而言，期望电连接被布置在半导体本体的相对侧处或相对侧上的结构。
例如，n沟道MOSFET具有带源极区和漏极区的半导体本体、栅极电极、源极接触端子、漏极接触端子和栅极接触端子。在这点上，要注意，从本申请的意义上讲，“接触端子”为允许电接触所得的半导体部件的端子。换言之，“接触端子”是从所得的半导体部件的外部可访问的。进一步地，“栅极电极”被认为是直接邻接于栅极电介质上的电极。源极接触端子电连接到源极区，漏极接触端子电连接到漏极区，栅极接触端子电连接到栅极电极。由于竖直MOSFET的构造，所以栅极电极和源极区布置在半导体本体的同一侧，而漏极区布置在半导体本体的相对侧处。
由于MOSFET的废热(waste-heat)产生的pn结相较于漏极区在更接近源极区之处，所以从源极区所在半导体本体的一侧来冷却MOSFET是有益的。然而，在这类关于冷却半导体部件的概念中，如果栅极接触端子布置在半导体本体的与源极区相同的一侧，那么电连接栅极接触端子就较为困难。因此，期望将栅极接触端子布置在半导体本体的与布置源极区的一侧相对的一侧。然而，由于栅极电极布置在半导体本体的与源极区相同的一侧，所以在栅极电极和栅极接触端子之间需要电连接，即，布置在半导体本体的相对侧处或相对侧上的结构之间需要电连接。
由于通常来说在布置在半导体本体的相对侧处或相对侧上的结构之间进行电连接是复杂且昂贵的，所以需要一种简单的方法来制造具有用于连接布置在半导体部件的半导体本体的相对侧处或相对侧上的结构的电连接线的半导体部件。
发明内容
本发明的一个方面涉及用于制造半导体部件的方法，该半导体部件包括具有单元结构的晶体管，该单元结构具有单片集成在半导体本体中并且并联地电连接的多个晶体管单元。在该方法的一个示例中，提供了具有顶侧以及与该顶侧相对的底侧的半导体本体。制造多个第一沟槽，该第一沟槽从顶侧延伸至半导体本体中。并且制造多个第二沟槽，每个第二沟槽从顶侧比每个第一沟槽更深地延伸至半导体本体中。随后，在每个第一沟槽的表面上制造第一电介质，第一电介质邻接于半导体本体的第一部分上。并且在每个第二沟槽的表面上制造第二电介质。在每个第一沟槽中制造栅极电极。在制造栅极电极之后，通过去除半导体本体的底层使半导体本体的第二部分与半导体本体的第一部分电绝缘。
附图说明
下面将参照附图对示例进行解释。该附图未按比例绘制。在附图中，相同的附图标记表示相似的特征。
图1为半导体部件截面的竖直截面图，该半导体部件具有电连接布置在半导体部件的半导体本体的相对侧处或相对侧上的结构的连接线。
图2A至图2G图示了在制造图1中的半导体部件期间的多个步骤。
图3A为另一半导体部件截面的竖直截面图，该另一半导体部件具有电连接布置在半导体部件的半导体本体的相对侧处或相对侧上的结构的连接线。
图3B为图3A中的半导体部件的另一竖直截面图。
图3C为图3A和图3B中的半导体部件的水平截面图；
图4A至图4H、图4J至图4N、以及图4P至图4R图示了在制造图3A和图3B中的半导体部件期间的多个步骤。
图5至图7图示了半导体部件的另外的示例，其中，半导体本体的各个部分通过宽沟槽彼此分离且电绝缘。
图8图示了用于制造半导体部件的方法，该半导体部件具有电连接布置在半导体部件的半导体本体的相对侧处或相对侧上的结构的连接线。
具体实施方式
在下文的详细说明中对附图进行参考，该附图构成该说明书的一部分，在该附图中以说明的方式示出了可实施本发明的具体实施例。在这点上，将参照此处所描述的附图的定位来使用定向术语，诸如“顶”、“底”、“前”、“后”、“前部”、“尾部”等。因为实施例的部件可定位在多个不同的方位，所以定向术语的使用出于图示之目的，而绝非限制性的。应理解，也可使用其他实施例，而且在不脱离本发明的范围的情况下可做出结构上或逻辑上的改变。因此，以下的详细说明不应被视为具有限制性意义，并且本发明的范围由所附权利要求书限定。应理解，除非另有明确说明，否则本文所描述的各种示例性实施例的特征可彼此结合。
图1为具有半导体本体100的半导体部件1的截面图。半导体本体100包括任意半导体材料，诸如硅(Si)、碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、或任意其他IV-IV、III-V或II-VI族半导体材料。在理想的情况下，半导体本体100具有单晶结构。然而，半导体本体100还可具有少量的结晶缺陷，比如点缺陷、线缺陷、面缺陷或体缺陷。相反地，由多晶半导体材料(例如，多晶硅)形成的本体具有大量的结晶缺陷。
为了实现单片集成在半导体本体100中并且具有任意功能的电子结构，半导体本体100可具有掺杂的和/或未掺杂的晶体半导体材料、掺杂的和/或未掺杂的多晶半导体材料、p导电性半导体区、n导电性半导体区、沟槽、金属化层、电介质层、半导体电阻区、pn结等的任何组合。
例如，电子结构可由晶体管组成或包括晶体管，该晶体管例如是双极或单极型晶体管(如IGFET(绝缘栅场效应晶体管)，例如MOSFET(金属氧化物场效应晶体管)、IGBT(绝缘栅双极型晶体管)、JFET(结型场效应晶体管)、晶闸管、二极管、电阻器、或任意其他电子结构)。
半导体本体100具有底侧12以及与底侧12远离间隔开的顶侧11。顶侧11和底侧12形成半导体本体100的相对侧。在顶侧11和底侧12之间，半导体本体100具有最大厚度t100。最大厚度t100可以比如小于20μm。
第一接触端子21和栅极接触端子23彼此电绝缘地布置在底侧12上，而第二接触端子22布置在顶侧11上。在第一接触端子21和第二接触端子22之间形成负载路径。在半导体部件1的操作期间，第一接触端子21和第二接触端子22之间的电流(即通过负载路径的电流)可经由栅极接触端子23控制。
接触端子21、22、23用于将半导体部件1电连接至外部器件和/或电路(如电路板、电源、负载等)。接触端子21、22、23可由金属组成或包括金属，该金属例如是铝、铜、钨、钛、钼、具有至少一种上述金属的合金，并且/或者可由如掺杂多晶半导体材料组成或包括掺杂多晶半导体材料，该掺杂多晶半导体材料例如是多晶硅。
进一步地，例如在MOS晶体管的情况下，第一接触端子21可为源极接触端子而第二接触端子22可为漏极接触端子，或者第一接触端子21可为漏极接触端子而第二接触端子22可为源极接触端子，或者第一接触端子21可为发射极接触端子而第二接触端子22可为集电极接触端子，或者第一接触端子21可为集电极接触端子而第二接触端子22可为发射极接触端子。
在所图示的实施例中，电子结构为竖直功率晶体管，该竖直功率晶体管具有单片集成在半导体本体100中的多个晶体管单元30。例如，单个晶体管单元30可实现为彼此平行地延伸的条状单元，正如在本领域中已知的。然而，各个晶体管单元30也可具有任何其他单元结构，如矩形、方形、六边形或任意多边形，也正如在本领域中已知的。
第一导电型(本文中为‘n’)的漂移区15、具有与第一导电型互补的导电型的第二导电型(本文中为‘p’)的本体区14、和第一导电型的重掺杂源极区13(本文中为‘n’)形成在半导体本体100中。从而，每个晶体管单元30均包括至少一个本体区14和至少一个源极区13。
布置在漂移区15和顶侧11之间的本体区14与在本文中为源极接触端子22的第二接触端子22接触，并且因此另外标示为“S”。进一步地，在半导体本体100中形成的漏极区16布置在底侧12和漂移区15之间并且可以可选地直接邻接于漂移区15上。漏极区16接触在本文中为漏极接触端子21的第一接触端子21，并且因此另外标示为“D”。
如果功率晶体管为单极IGFET，那么漏极区16为第一导电型(本文中为‘n’)；或者如果功率晶体管为IGBT，那么漏极区16为第二导电型(本文中为‘p’)。在两种情况下，漏极区16都具有高于漂移区15的掺杂浓度的掺杂浓度。从本发明的意义上讲，‘掺杂浓度’与电活性掺杂剂的浓度有关，即，与如果引入半导体本体100则导致n导电性或p导电性两者之一的掺杂剂有关。
漂移区15的掺杂浓度在例如1015cm-3至1017cm-3(1E15cm-3至1E17cm-3)的范围内；源极区13的掺杂浓度在1019cm-3至1020cm-3(1E19cm-3-1E20cm-3)的范围内；针对MOSFET，漏极区16的掺杂浓度在5*1017cm-3至1021cm-3(5E17cm-3至1E21cm-3)的范围内，而针对IGBT，漏极区16的掺杂浓度在1017cm-3至1019cm-3(1E17cm-3至1E19cm-3)的范围内。
为了控制在第一接触端子21和第二接触端子22之间的电流，每个晶体管单元30具有导电栅极电极53(例如，由掺杂多晶半导体材料组成或包括掺杂多晶半导体材料，该掺杂多晶半导体材料例如是多晶硅，或者由金属组成或包括金属)。包括栅极电介质(例如，半导体氧化物)的电介质第一沟槽隔离层81一方面布置在每个栅极电极53之间且另一方面布置在漂移区15和本体区14之间，以使栅极电极53与漂移区15和本体区14介电地绝缘。每个栅极电极53布置在半导体本体100中形成的沟槽中。
可选地，晶体管可在各个栅极电极53下方(即在相应的栅极电极53和底侧12之间)具有电连接到第二接触端子22的场电极52。在图1中，仅示意性地图示了相应的电连接，正如按照本领域已知的传统方式实现的。
为了将晶体管单元30并联地电连接，由与半导体本体100的第一部分101电绝缘的栅极连接线55将栅极电极53电互连。可选地，漏极区16、漂移区15、本体区14和源极区13中的一个、多个或所有都可形成或作为半导体本体100的第一部分101的一部分。
栅极连接线55是导电的并且可以例如由多晶半导体材料组成或包括多晶半导体材料，该多晶半导体材料例如是多晶硅，该多晶半导体材料掺杂有或未掺杂电活性掺杂剂。栅极连接线55可以例如还可由金属组成或包括金属，该金属比如是铝、铜等。而且，栅极连接线55可由掺杂半导体材料的硅化物组成或包括掺杂半导体材料的硅化物，该掺杂半导体材料的硅化物例如是TiSi、WSi等。结构化的第一电介质层91布置在栅极连接线55和顶侧11之间以便使栅极连接线55与漂移区15、本体区14和源极区13电绝缘。可为栅极连接线55的一部分或者可与栅极连接线55分离的过孔54延伸穿过第一电介质层91以与栅极电极53电接触。在任何情况下，过孔54皆用于将栅极电极53和栅极连接线55电连接。
进一步地，第二电介质层92布置在栅极连接线55和第二接触端子22之间以使栅极连接线55与第二接触端子22电绝缘，并且第三电介质层93布置在底侧12上以便保护底侧12的未用电极21、23其中之一覆盖的区域。
然后，电介质第二沟槽隔离层82将半导体本体100的第二部分102与第一部分101电绝缘。可选地，半导体本体100的第一部分101和半导体本体100的第二部分102中的每个部分都可在顶侧11和底侧12之间连续地延伸。同样可选地，半导体本体100可具有与第一部分101和第二部分102两者都电绝缘的附加部分103、104。如图1示例性地图示的，这类附加部分103可布置在第一部分101和第二部分102之间。原则上，半导体本体100的第一部分、第二部分和可选的其他部分101、102、103、104可具有任意结构和功能。在所图示的实施例中，部分102、103、104中的每一个分别具有半导体区15'、15”和15”'，该半导体区是源自漂移区15的制造的剩余部分。
第二部分102用作在布置在半导体本体100的相对侧11、12处或相对侧11、12上的结构之间的电连接。在图示的实施例中，第二部分102将布置在顶侧11上的栅极连接线55连接到布置在底侧12上的栅极接触端子23。为了一方面改善在第二部分102与栅极连接线55之间的电接触并且另一方面改善在第二部分102与栅极接触端子23之间的电接触，第二部分102可以可选地具有高掺杂的接触掺杂区17和/或18。接触掺杂区17直接邻接于通过第一电介质层91在第二部分102上方延伸的过孔54之一上。接触掺杂区18直接邻接于栅极接触端子23上。
由所图示的实施例变得明显的是，在第一部分101和第二部分102之间的电绝缘是通过第二沟槽隔离层82实现的。从本发明的意义上讲，“沟槽隔离层”表示，已经在半导体本体100中形成的沟槽的表面上或表面处制造了相应的隔离层。
现在参照图2A至图2G，将阐明用于制造图1所示的半导体部件1的方法。如图2A中图示的，提供了具有顶侧11和底侧12的半导体本体100。顶侧11和底侧12为半导体本体100的相对侧。要理解，在制造半导体部件1期间，可分别去除半导体本体100的顶层和/或底层从而使半导体本体100具有“新”的顶侧和底侧。尽管如此，但是在以下说明中，将半导体本体100的相应的顶侧和底侧分别表示为‘11’和‘12’。
如图2A所示，提供了一种半导体本体100。半导体本体100可具有例如第一导电型(本文中为‘n’)的轻掺杂半导体层15，其可外延生长在衬底(本文中为重掺杂层16)上。然而，重掺杂层16可在后面的阶段制造。在这种情况下，提供的半导体本体100可具有例如第一导电型的均匀掺杂。如由图2B可见，结构化的掩膜层210(比如硬掩膜层，如氧化物)具有在顶侧11制成的开口211和开口212。如图2C中由箭头示意性地图示的，掩膜层210用于向半导体本体100中各向异性地蚀刻沟槽。一种合适的蚀刻方法例如为RIE(RIE＝反应离子蚀刻)。
应指出的是，掩膜层210具有第一开口211以及第二开口212，第二开口212比第一开口211更宽以便获得具有小于第二沟槽72的宽度w72的宽度w71的第一沟槽71。在均匀蚀刻处理中，所获得的沟槽深度随其宽度的增加而增加。因此，相对于顶侧11，所得的宽沟槽72具有高于窄沟槽d71的深度d71的深度d72，参见图2D。在刚完成第一沟槽71和第二沟槽72的制造之后，第二深度d72与第一深度d71之间的比率可例如在1.10至5的范围内。
在本领域已知的后续的传统工艺步骤中，至少在第一部分101处制造晶体管单元30。结果如图2E所示。为了制造晶体管单元30，例如可通过至少沿第一沟槽71的表面氧化(例如热氧化)半导体本体100的表层，并且/或者通过至少在第一沟槽71的表面上沉积电介质，来制造第一沟槽隔离层81。在该连接中，应指出的是，可以可选地利用任意两个或更多个后续步骤制造第一沟槽隔离层81。换言之，第一沟槽隔离层81可由在两个或更多个后续步骤中制得的两个或更多个(不同或相同的)电介质构成。
在第二沟槽72的表面上，可用与在第一沟槽71的表面上制造第一沟槽隔离层81相同的方式中的一种来制造第二沟槽隔离层82。具体而言，例如在共同的氧化和/或沉积步骤中，可同时部分地或完全地制造第一沟槽隔离层81和第二沟槽隔离层82。
然后，利用本领域已知的传统工艺步骤制造图1中的布置的、被布置在顶侧11的水平面上方的另外的部件(特别是第二接触端子22)。结果如图2F所示。
为了制造第一部分101以及与第一部分101电绝缘的第二部分102(参见图1)，会去除半导体本体100的底层20。底层20具有厚度t20，该厚度至少为在底侧12与第二沟槽隔离层82之间的距离d1。这就确保半导体本体100的在底侧12和第二沟槽隔离层82之间的整个底层都被去除。
如果检测到也去除了第二沟槽隔离层82的材料，那么立刻停止或者延迟去除底层20。为了去除底层20，可使用任何传统技术或传统技术的任何组合，例如，研磨、抛光(例如，CMP(化学机械抛光))、蚀刻等。对去除的材料进行监测允许检测到第二沟槽隔离层82的部分的去除，从而可立刻停止或者以预定的延迟来停止去除底层20，以便保证在第一部分101和第二部分102(参见图1)之间的电分离。完全去除第二沟槽隔离层82的底层也是有可能的。在这种情况下，如果需要，可通过第三电介质层93实现电绝缘，下文中将参照图3A进行描述。
例如，第二接触端子22可以具有例如至少40μm的最大厚度t22。图2G图示了完成去除底层20之后的布置。应指出的是，随着半导体本体100的底层20的去除，在去除底层20之前距底侧12小于或等于t22的距离布置所有其他部分。还应指出的是，去除底层20和去除其他所有部分(若存在)可在该制造阶段中在半导体部件1的完整横向延伸上发生。
在本示例中，例如，可部分去除第二沟槽隔离层82的底层。在去除底层20完成之后，底侧12可以是基本上平的(排除碟凹效应(dishing effects))。
然后，利用本领域已知的传统工艺步骤制造图1中的布置的、被布置在底侧12的水平面下方的另外的部件。其结果如图1所示。
现在参照图3A，图示了另一半导体部件1，其具有用于电连接布置在半导体部件1的半导体本体100的相对侧处或相对侧上的结构的连接线59。再一次，半导体部件1包括具有多个晶体管单元30的单元结构的晶体管。晶体管单元30布置在半导体本体100的第一部分101中且并联电连接。具有漏极区16、漂移区15、本体区14、重掺杂源极区13、结构化的第一电介质层91、第二电介质层92、第三电介质层93、第一沟槽隔离层81、栅极电极53、栅极连接线55、过孔54、第一接触端子21、第二接触端子22、栅极接触端子23、可选场电极52以及场电极52的到第二接触端子22的相应的电连接的晶体管单元30的结构可与上述参照图1描述的结构相同。
与图1中的半导体部件1不同，在栅极连接线55和栅极接触端子23之间的电连接不由所提供的未经处理的半导体本体100的一部分的材料来实现，而是由填充在形成于半导体本体100中的宽沟槽72之一中的导电材料来实现。导电材料(至少)形成上文所阐述的连接线59。例如，导电材料可为掺杂或未掺杂的多晶半导体材料，例如多晶硅。
可选地，分别与布置在半导体区15'和连接线59之间以及布置在半导体区15”和连接线59之间的电介质82相邻的半导体区15'和/或15”还可用作电连接栅极连接线55和栅极接触端子23的连接线。当然，在这种情况下，必须适当调适第一电介质层91和第三电介质层93的布局。
在图3A中的半导体部件1中，半导体本体100的至少一部分102通过第二沟槽隔离层82与第一部分101电绝缘。
按照相应的方式，根据连接线59或者根据半导体本体100的部分102、103或104，与第一部分电绝缘的连接线可用于通过半导体本体100将任意电位从顶侧11传导至底侧12或从底侧12传导至顶侧11。例如，该电位可为源极电位、或单片集成在半导体本体100中的温度传感器的电位。若需要，可将一个或多个接触端子提供在顶侧11和/或底侧12上并且电连接到相应的连接线。
图3B为沿截面A-A的图3A中的半导体部件1的截面图，该截面A-A穿过连接线59并穿过具有栅极电极53以及下方的场电极52的长形晶体管单元30。在图3B中，线B-B表示图3A所示视图的截面。进一步地，图3C为沿截面C-C(见图3B)的图3A和3B中的半导体部件1的水平截面图，该截面C-C穿过连接线59和其中一个栅极电极53。由图3B和3C可见，连接线59可为栅极电极53的一个整体部分。
接下来将参照图4A-4R对如图3A-3C所示的一种用于制造半导体部件1的可行方法进行阐述。
根据图4A，提供了一种半导体本体100。半导体本体100可具有与如参照图2A描述的半导体本体100相同的性能。
在顶侧11上，如图4B和4C中的对应的顶视图所示，在顶侧11上制造具有至少一个窄开口211和至少一个宽开口212的结构化的掩膜层210。
如图4D中的箭头所示，掩膜层210用于将至少一个窄沟槽71和至少一个宽沟槽72各向异性地蚀刻到半导体本体100中。一种合适的蚀刻方法例如为RIE。图4E的顶视图和图4F的截面图示出了所得的沟槽71和72。窄沟槽71具有第一宽度w71，而宽沟槽72具有大于第一宽度w71的第二宽度w72。再一次，可在同一个蚀刻步骤中同时可选地制造第一和第二沟槽71、72。
如上文所阐述的，在均匀的蚀刻处理中，所获得的沟槽深度随其宽度的增加而增加。因此，所得的宽沟槽72具有相对于顶侧11的高于窄沟槽d71的深度d71的深度d72，参见图4F。在刚刚完成第一沟槽和第二沟槽71、72的制造之后，第二深度d72和第一深度d71之间的比率可例如在1.10至5的范围内。如图4E和图4F所图示的，窄沟槽71和宽沟槽72可彼此融合并形成具有不同宽度和深度的共用沟槽。
在本领域已知的后续传统工艺步骤中，至少在窄沟槽71中制造可选场电极52和栅极电极53。为此，例如可通过至少沿第一沟槽和第二沟槽71、72的表面氧化(例如热氧化)半导体本体100的表层，并且/或者通过至少在第一沟槽和第二沟槽71、72的表面上例如保形地沉积电介质材料83，来制造电介质层83。结果如图4G所示。
随后，将导电材料52'填充在第一沟槽71和第二沟槽72中，参见图4H。在之后的阶段中，剩余的导电材料52'形成场电极52。所用的导电材料可与图1中的场电极52所用的材料相同。可选地，第一沟槽71和第二沟槽72可以利用材料52'过填充并且随后被平坦化，参见图4J。
在另一各向异性蚀刻步骤中，在图4K中再次如箭头所示，掩膜层210或另一掩膜层用于各向异性蚀刻并且从而部分去除导电材料52'。一种适当的蚀刻方法例如为RIE。在(此时被填充的)窄沟槽71的区域中，导电材料52'具有比在(此时被填充的)宽沟槽72的区域中的更小的宽度。因此，如上文所阐述的，在宽沟槽72的区域中，导电材料52'被蚀刻掉至比在窄沟槽的区域中的更大的深度，如图4L所示。
如图4L进一步地所示，可以调整该处理从而使导电材料52'在宽沟槽72的区域中完全被去除而在窄沟槽71的区域中仅部分被去除。
随后，例如可通过热氧化导电材料52，至少在剩余的导电材料52'上制造另一电介质层84。结果如图4M所示。
随后，将另一导电材料53'填充在第一沟槽71和第二沟槽72中，并且随后被平坦化，参见图4N。在之后的阶段中，剩余的导电材料53'形成栅极电极53和连接线59。所用的导电材料可与用于图1中的栅极电极53的材料相同。电介质83和电介质84的相应的部段81'和部段81”，一起形成图3A所图示的第一沟槽隔离层81。
然后，利用本领域已知的传统工艺步骤制造图3A中的布置的、被布置在顶侧11水平上的另外的部件(特别是第二接触端子22)。结果如图4P所示。
为了制造第一部分101以及与第一部分101电绝缘的第二部分102(参见图3A)，将按与参照图2F和2G所描述的相同方式来去除半导体本体100的底层20。再一次，底层20具有至少为在底侧12与第二沟槽隔离层82之间的距离d1的厚度t20。这就确保半导体本体100的在底侧12和第二沟槽隔离层82之间的整个底层被去除。结果如图4Q所示。执行去除底层20，从而使导电材料53暴露在底侧12上并可被电接触。
如已经在上文中参照图2F和2G阐述的，特别是存在于顶侧11上的第二接触端子22(在本文中示例性地为源极接触端子)确保了该布置在去除底层20期间足够稳定。再一次，第二接触端子22可以具有(与传统接触端子相比)例如至少40μm的增加的最大厚度t22。图4G图示了完成去除底层20之后的布置。
然后，利用本领域已知的传统工艺步骤制造图3A和3B中的布置的、被布置在底侧12水平上的其他部件。结果如图4R和图3C所示。如图所示，栅极接触端子23可在导电材料53'在底侧12暴露之处直接接触导电材料53'(同样参见图4Q)。
如在图1和3A中的半导体部件中示例性地图示的，另外的深的且被填充的沟槽可用作用于去除半导体本体100的底层(例如，如上文所描述的底层20)的支撑点SP，以减少或避免可能由于研磨和/或抛光(如，CMP)而出现的碟凹效应。
现在参照图5至图7，图示了(未完成的)半导体部件1的其他示例的顶视图，其中以与在上述实施例中描述的制造电介质82相同的方式，通过制造具有大于第一沟槽71的宽度w71的宽度w72并且具有大于第一沟槽71的深度的深度的、宽且深的第二沟槽72，并且通过至少在宽且深的第二沟槽72的侧壁以及可选地在宽且深的第二沟槽72的底部制造电介质层，来使半导体本体100的第一部分101与其他部分105、106(图5)、107(图6)和108(图7)分离并电绝缘。该电介质层用于使第一部分101分别与部分105、106、107和108电绝缘。
在任何情况下，布置在部分101中的第一沟槽71可用于制造如在上述实施例中所描述的晶体管单元30。
在图5的实施例中，第一部分布置在部分105和部分106之间。而且，部分105和部分106通过宽且深的第二沟槽72彼此分离且电绝缘。
如图6中的实施例所图示的，宽且深的沟槽72可为环形，从而使布置在环形内部的第一部分101与布置在环外部的部分107电绝缘。按照相同的方式，两个(或更多个)宽且深的环形沟槽72可以彼此嵌套，其中半导体本体100的另一部分布置在宽且深的环形沟槽72之间。
然后，根据图7，布置在半导体本体100的拐角处的部分108通过宽且深的第二沟槽72与第一部分101分离且电绝缘。
最后，图8图示了用于制造半导体部件的方法的重要步骤，该半导体部件具有电连接被布置在半导体部件的半导体本体的相对侧处或相对侧上的结构的连接线。该方法包括：提供具有顶侧以及与顶侧相对的底侧的半导体本体(801)；制造多个第一沟槽，该第一沟槽从顶侧延伸至半导体本体中(802)；制造多个第二沟槽，每个第二沟槽从顶侧比每个第一沟槽更深地延伸至半导体本体中(803)；在每个第一沟槽的表面上制造第一沟槽隔离层，该第一沟槽隔离层邻接于半导体本体的第一部分上(804)；在每个第二沟槽的表面上制造第二沟槽隔离层(805)；在每个第一沟槽中制造栅极电极(806)；并且在制造栅极电极之后，通过去除半导体本体的底层使半导体本体的第二部分与半导体本体的第一部分电绝缘(807)。
在上面的说明书中，以第一导电型为‘n’而第二导电型为‘p’的半导体部件为例对本发明进行了描述。然而，本发明还涵盖了第一导电型为‘p’而第二导电型为‘n’的互补半导体部件。
空间相关术语，比如“下”、“下方”、“之上”、“上”等，出于方便说明之目的，用于解释一个部件相对于另一部件的位置。该术语旨在涵盖器件的除了附图所示方向之外的不同方向。进一步地，诸如“第一”、“第二”之类的术语还可用于说明各种部件、区和部段等，而非旨在构成限制。贯穿本说明，类似的术语表示类似的部件。
如本文所使用的，“具有”、“包含”、“包括”等术语为开放式的术语，其表明存在所表述的元件或特征，但不排除存在其他的元件或特征。除非本文另有明确说明，否则冠词“一”、“一个”和“该”旨在包括单数形式和复数形式。
考虑到上述变化和应用的范围，应理解，本发明不受以上说明的限制，也不受附图的限制。相反，本发明仅受所附权利要求书及其法律等效物的限制。具体而言，除非特定特征/方法步骤的组合从技术上讲不可行，否则不同实施例的特征/方法步骤可以任意方式进行组合。

Claims (25)

1.一种用于制造半导体部件的方法，所述半导体部件包括具有单元结构的晶体管，所述单元结构具有单片集成在半导体本体中并且并联地电连接的多个晶体管单元，所述方法包括：
提供具有顶侧以及与所述顶侧相对的底侧的半导体本体；
制造多个第一沟槽，所述第一沟槽从所述顶侧延伸至所述半导体本体中；
制造多个第二沟槽，每个所述第二沟槽从所述顶侧比每个所述第一沟槽更深地延伸至所述半导体本体中；
在每个所述第一沟槽的表面上制造第一沟槽隔离层，所述第一沟槽隔离层邻接于所述半导体本体的第一部分上；
在每个所述第二沟槽的表面上制造第二沟槽隔离层；
在每个所述第一沟槽中制造栅极电极；以及
在制造所述栅极电极之后，通过去除所述半导体本体的底层使所述半导体本体的第二部分与所述半导体本体的所述第一部分电绝缘。
2.根据权利要求1所述的方法，其中，将要去除的所述底层的厚度至少为在所述底侧和所述第二沟槽隔离层之间的距离。
3.根据权利要求1所述的方法，其中，每个所述第二沟槽的宽度大于每个所述第一沟槽的宽度。
4.根据权利要求1所述的方法，其中，在共同的蚀刻步骤中同时制造所述第一沟槽和所述第二沟槽。
5.根据权利要求1所述的方法，进一步包括：在所述顶侧上制造栅极连接线，所述栅极连接线与所述半导体本体的所述第一部分电绝缘并电互连所述栅极电极。
6.根据权利要求5所述的方法，其中，所述栅极连接线包括至少以下之一：
掺杂有电活性掺杂剂的多晶半导体材料；
掺杂有电活性掺杂剂并且经硅化的多晶半导体材料；以及
金属。
7.根据权利要求5所述的方法，其中，所述栅极连接线电连接至所述半导体本体的所述第二部分。
8.根据权利要求7所述的方法，进一步包括：在所述底侧上制造栅极接触端子，所述栅极接触端子电连接至所述半导体本体的所述第二部分，从而使所述栅极接触端子经由所述半导体本体的所述第二部分和所述栅极连接线电连接至所述栅极电极。
9.根据权利要求1所述的方法，其中：
在每个所述第一沟槽中制造所述栅极电极包括：在共同的沉积步骤中，在所述第一沟槽和所述第二沟槽两者中都沉积导电材料；
执行去除所述半导体本体的所述底层，从而在所述底侧处暴露所述导电材料。
10.根据权利要求9所述的方法，其中，每个所述第二沟槽与所述第一沟槽之一融合。
11.根据权利要求9所述的方法，其中，所述导电材料包括掺杂有电活性掺杂剂的或者未掺杂的多晶半导体材料。
12.根据权利要求11所述的方法，进一步包括：在所述底侧上制造栅极接触端子，所述栅极接触端子电连接至所述导电材料。
13.根据权利要求11所述的方法，进一步包括：在所述底侧上制造栅极接触端子，所述栅极接触端子在所述导电材料被暴露的位置处直接接触所述导电材料。
14.根据权利要求1所述的方法，进一步包括：
在所述底侧上提供第一接触端子；并且
在所述顶侧上提供第二接触端子。
15.根据权利要求1所述的方法，进一步包括：在去除所述半导体本体的底层之前在所述顶侧上提供第二接触端子。
16.根据权利要求14所述的方法，其中，所述第一接触端子为漏极接触端子并且所述第二接触端子为源极接触端子。
17.根据权利要求14所述的方法，其中，在去除所述半导体本体的所述底层之前执行在所述顶侧上提供所述第二接触端子。
18.根据权利要求1所述的方法，其中，通过化学机械抛光来执行去除所述半导体本体的所述底层。
19.根据权利要求1所述的方法，其中，在每个所述第一沟槽中，将所述第一沟槽隔离层布置在相应的所述第一沟槽的侧壁处和底部处。
20.根据权利要求1所述的方法，其中，在每个所述第一沟槽中氧化所述半导体本体的表层，以用于在每个所述第一沟槽的表面处制造所述第一沟槽隔离层。
21.根据权利要求1所述的方法，其中，将电介质材料沉积在所述第一沟槽的表面上，以用于在每个所述第一沟槽的表面上制造所述第一沟槽隔离层。
22.根据权利要求21所述的方法，其中，将所述电介质材料保形地沉积在所述第一沟槽的表面上。
23.根据权利要求1所述的方法，其中，第一沟槽隔离层和所述第二沟槽隔离层通过以下步骤同时制造：
氧化所述半导体本体的表层；或者
将电介质材料沉积在所述第一沟槽的表面上和所述第二沟槽的表面上。
24.根据权利要求1所述的方法，其中，如果检测到所述第二沟槽隔离层的材料被去除，那么立刻停止去除或者延迟去除所述半导体本体的所述底层。
25.根据权利要求1所述的方法，其中，直接在完成制造所述第一沟槽和所述第二沟槽之后并且在制造所述第一沟槽隔离层和所述第二沟槽隔离层之前，所述第一沟槽之一具有第一深度并且所述第二沟槽之一具有第二深度，并且其中所述第二深度与所述第一深度之间的比率在1.10至5的范围内。
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