KR101194916B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR101194916B1
KR101194916B1 KR1020100032726A KR20100032726A KR101194916B1 KR 101194916 B1 KR101194916 B1 KR 101194916B1 KR 1020100032726 A KR1020100032726 A KR 1020100032726A KR 20100032726 A KR20100032726 A KR 20100032726A KR 101194916 B1 KR101194916 B1 KR 101194916B1
Authority
KR
South Korea
Prior art keywords
bit line
gate
line contact
layer
semiconductor substrate
Prior art date
Application number
KR1020100032726A
Other languages
English (en)
Other versions
KR20110113372A (ko
Inventor
진애경
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100032726A priority Critical patent/KR101194916B1/ko
Priority to US12/972,404 priority patent/US8445957B2/en
Publication of KR20110113372A publication Critical patent/KR20110113372A/ko
Application granted granted Critical
Publication of KR101194916B1 publication Critical patent/KR101194916B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 주변회로 영역에 형성되는 게이트 구조물을 반도체 기판 내에 매립시킴으로써, 활성영역 및 게이트 구조물과 각각 접속되는 비트라인 콘택플러그를 동시에 형성하면서도 게이트 구조물과 비트라인 콘택플러그간의 쇼트를 방지하여 소자의 특성을 개선시키는 기술이다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 트렌치 내에 게이트 물질층을 매립하여 게이트 구조물을 형성하는 단계와, 게이트 구조물이 형성된 상기 반도체 기판 상부에 비트라인 콘택홀을 노출시키는 절연막 패턴을 형성하는 단계와, 비트라인 콘택홀에 도전 물질을 매립하여 비트라인 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 소자는 반도체 기판 내에 매립된 다수의 게이트 구조물과, 게이트 구조물과 연결되는 제 1 비트라인 콘택플러그와, 게이트 구조물들 사이의 반도체 기판과 연결되는 제 2 비트라인 콘택플러그를 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다. 보다 상세하게는 반도체 제조공정 중 주변회로 영역에 형성되는 비트라인 콘택플러그에 관한 것이다.
반도체 소자의 제조 공정 중 주변회로 영역에 형성되는 비트라인 콘택플러그에는 활성영역과 연결되는 제 1 비트라인 콘택플러그과 게이트 구조물과 연결되는 제 2 비트라인 콘택플러그가 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들로써, 주변회로 영역을 도시한 것이다. 도 1a를 참조하면, 반도체 기판(10) 내에 활성영역을 정의하는 소자분리막(15)을 형성한다.
그 다음, 반도체 기판(10) 상부에 게이트 구조물(37)을 형성한다. 게이트 구조물(37)은 게이트 도전층(20), 게이트 금속층(25) 및 게이트 하드마스크층(30)의 적층 구조를 형성하고, 이 적층 구조의 측벽에 스페이서(35)를 증착하여 형성한다. 여기서, 게이트 도전층(20)은 폴리실리콘층으로 형성하고, 게이트 금속층(25)은 텅스텐층으로 형성하며, 게이트 하드마스크층(30)은 질화막으로 형성한다.
도 1b를 참조하면, 게이트 구조물(37) 사이에 랜딩 플러그 콘택(40)을 형성한다. 다음에, 게이트 구조물(37) 및 랜딩 플러그 콘택(40)을 포함하는 반도체 기판(10) 전체 상부에 층간 절연막(41)을 형성한다.
그 다음, 층간 절연막(41)을 식각하여 비트라인 콘택홀을 형성하고, 비트라인 콘택홀 내측벽 및 바닥에 배리어 메탈층(42)을 증착한다. 그리고, 배리어 메탈층(42)이 증착된 비트라인 콘택홀을 텅스텐층으로 매립하여 비트라인 콘택플러그(43)을 형성한다. 여기서, 비트라인 콘택플러그(43)은 반도체 기판(10)과 접속하는 제 1 비트라인 콘택플러그(43a)과 게이트 구조물(37)과 접속하는 제 2 비트라인 콘택플러그(43b)으로 나뉜다.
반도체 소자의 집적도가 증가함에 따라 게이트 구조물(37) 간의 간격이 좁아지면서 비트라인 콘택플러그(43)과 게이트 구조물(37) 간의 거리도 좁아지고 있다. 그리고, 반도체 기판(10)과 접속되는 제 1 비트라인 콘택플러그(43a)과 게이트 구조물(37)과 접속되는 제 2 비트라인 콘택플러그(43b)의 형성 공정은 동일한 조건으로 동시에 진행되고 있다. 이로 인해 콘택홀 식각 공정에서 반도체 기판(10) 쪽의 게이트 구조물(37)의 스페이서(35)에 로스(Loss)가 발생하여 게이트 구조물(37)과 비트라인 콘택플러그(43)의 텅스텐 물질간의 쇼트가 발생하는 문제점이 있다.
본 발명은 주변회로 영역에 형성되는 게이트 구조물을 반도체 기판 내에 매립시킴으로써, 활성영역 및 게이트 구조물과 각각 접속되는 비트라인 콘택플러그를 동시에 형성하면서도 게이트 구조물과 비트라인 콘택플러그간의 쇼트를 방지하여 소자의 특성을 개선시키고자 한다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판을 식각하여 트렌치를 형성하는 단계와, 트렌치 내에 게이트 물질층을 매립하여 게이트 구조물을 형성하는 단계와, 게이트 구조물이 형성된 상기 반도체 기판 상부에 비트라인 콘택홀을 노출시키는 절연막 패턴을 형성하는 단계와, 비트라인 콘택홀에 도전 물질을 매립하여 비트라인 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 비트라인 콘택플러그는 주변회로 영역에 형성된다.
나아가, 트렌치 내측에 스페이서를 형성하고, 스페이서는 질화막으로 형성하며, 그 두께는 200 ~ 300Å으로 한다.
그리고, 게이트 물질층은 게이트 도전층, 게이트 금속층 및 게이트 하드마스크층의 적층 구조이며, 게이트 도전층은 폴리실리콘층을 포함하여 형성하고, 게이트 금속층은 텅스텐 실리사이드층을 포함하여 형성하고, 게이트 하드마스크층은 질화막을 포함하여 형성한다.
그리고, 절연막 패턴은 산화막을 포함하는 물질로 형성하며, 하나의 비트라인 콘택홀은 게이트 구조물들 사이의 반도체 기판이 노출되도록 형성하며, 또 하나의 비트라인 콘택홀은 게이트 구조물이 노출되도록 형성한다.
그리고, 비트라인 콘택홀 내측에 티타늄, 티타늄 질화막 및 이들의 조합 중 선택된 어느 하나를 이용하여 배리어 메탈층을 형성하는 단계를 더 포함한다.
그리고, 비트라인 콘택홀을 매립하는 도전 물질은 텅스텐을 포함하는 물질인 것이 바람직하다.
또한, 본 발명에 따른 반도체 소자는 반도체 기판 내에 매립된 다수의 게이트 구조물과, 게이트 구조물과 연결되는 제 1 비트라인 콘택플러그과, 게이트 구조물들 사이의 반도체 기판과 연결되는 제 2 비트라인 콘택플러그를 포함하는 것을 특징으로 한다.
여기서, 제 1 비트라인 콘택플러그 및 제 2 비트라인 콘택플러그는 주변회로 영역에 형성되며, 제 1 비트라인 콘택플러그 및 제 2 비트라인 콘택플러그과 접속되는 비트라인을 더 포함한다.
나아가, 게이트 구조물은 게이트 도전층, 게이트 금속층 및 게이트 하드마스크층의 적층 구조이며, 게이트 도전층은 폴리실리콘층이며, 게이트 금속층은 텅스텐 실리사이드이며, 제 1 비트라인 콘택플러그, 제 2 비트라인 콘택플러그 및 비트라인은 텅스텐을 포함하는 물질로 형성된다.
그리고, 제 1 비트라인 콘택플러그는 게이트 구조물의 게이트 도전층과 연결되며, 게이트 구조물 측벽에 질화막으로 형성된 스페이서를 더 포함하는 것이 바람직하다.
그리고, 상기 제 1 비트라인 콘택플러그 및 제 2 비트라인 콘택플러그 내측에 티타늄, 티타늄질화막 및 이들의 조합 중 어느 하나로 형성된 배리어 메탈층을 더 포함하는 것이 바람직하다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 게이트 금속층이 비트라인 콘택의 저부보다 더 아래에 위치하고 있기 때문에 게이트 구조물과 비트라인 콘택플러그간의 SAC 페일(Self Align Contact Fail)을 방지할 수 있다.
또한, 셀 영역의 비트라인 형성 공정은 이전과 동일하게 진행되기 셀 동작에 무리가 없다.
그리고, 신규한 장비나 새로운 공정 기술의 개발없이 현재의 기술로도 적용이 가능하므로 생산 효율을 향상시킬 수 있다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들로써, 주변회로 영역을 도시한 것이다.
도 2a를 참조하면, 반도체 기판(100) 내에 활성영역을 정의하는 소자분리막(105)을 형성한다. 그 다음, 게이트 구조물이 형성될 영역의 반도체 기판(100)을 식각하여 트렌치(110)를 형성한다. 그리고, 트렌치(110)를 포함하는 반도체 기판(100) 전체 표면에 질화막(미도시)을 증착한 후 에치-백을 진행하여 트렌치(110) 내측벽에 스페이서(115)를 형성한다.
도 2b를 참조하면, 스페이서(115)가 형성된 트렌치(110)를 포함하는 반도체 기판(100) 전체 상부에 폴리실리콘층을 증착한다. 이때, 폴리실리콘층의 두께는 10000 ~ 14000Å인 것이 바람직하다. 그 다음, 폴리실리콘층의 식각 선택비를 이용한 습식 식각으로 트렌치(110) 저부에 매립되는 게이트 도전층(120)을 형성한다.
도 2c를 참조하면, 게이트 도전층(120)이 형성된 트렌치(110)를 포함하는 반도체 기판(100) 전체 상부에 텅스텐 실리사이드층(WSix)을 형성한다. 이때, 텅스텐 실리사이드층의 두께는 7000 ~ 10000Å인 것이 바람직하다. 그리고, 텅스텐 실리사이드층의 식각 선택비를 이용한 습식 식각으로 트렌치(110)에 매립된 게이트 도전층(120) 상부에 게이트 금속층(125)을 형성한다.
다음으로, 게이트 금속층(125)이 형성된 트렌치(110)를 포함하는 반도체 기판(100) 전체 상부에 질화막을 형성한다. 이때, 질화막의 두께는 5000 ~ 8000Å인 것이 바람직하다.
그 다음, 질화막의 식각 선택비를 이용한 습식 식각 후 반도체 기판(100)이 노출될때까지 CMP 공정을 진행하여 게이트 하드마스크층(130)을 형성한다. 따라서, 트렌치(110) 내에 게이트 도전층(120), 게이트 금속층(125) 및 게이트 하드마스크층(130)의 적층구조가 매립된다. 이 적층구조를 이하에서 게이트 구조물(133)로 정의한다.
도 2d를 참조하면, 게이트 구조물(133)이 형성된 반도체 기판(100) 전체 상부에 절연막 패턴(135)을 형성한다. 여기서, 절연막 패턴(135)은 산화막을 포함하는 물질로 형성하는 것이 바람직하다.
그 다음, 절연막 패턴(135)을 식각하여 비트라인 콘택홀(137)을 형성한다. 여기서, 비트라인 콘택홀(137)은 활성영역인 반도체 기판(100)이 노출되는 제 1 비트라인 콘택홀(137a) 및 게이트 구조물(133)이 노출되는 제 2 비트라인 콘택홀(137b)을 포함한다. 이때, 제 1 및 제 2 비트라인 콘택홀(137a, 137b)은 같은 조건하에서 동시에 진행되어 형성된다. 구체적으로는 과식각이 진행되어 제 2 비트라인 콘택홀(137b)은 게이트 구조물(133)의 게이트 금속층(125)가 노출될때까지 식각하는 것이 바람직하다.
도 2e를 참조하면, 비트라인 콘택홀(137)을 포함하는 절연막 패턴(135)의 전체 표면에 배리어 메탈층(140)을 증착한다. 여기서, 배리어 메탈층(140)은 티타늄, 티타늄질화막 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성하는 것이 바람직하다.
그 다음, 배리어 메탈층(140)이 형성된 비트라인 콘택홀(137)을 포함하는 절연막 패턴(135) 전체 상부에 텅스텐층(미도시)을 증착한다. 다음으로, 절연막 패턴(135)이 노출될때까지 평탄화 식각하여 텅스텐 재질의 비트라인 콘택플러그(143)를 형성한다.
그 다음, 비트라인 콘택플러그(143) 및 절연막 패턴(135) 상부에 비트라인 콘택플러그(143)와 접속하는 비트라인(145)을 형성한다.
이와 같이 비트라인 콘택홀(137) 형성을 위한 식각 공정 시 질화막으로 형성된 게이트 구조물(133)의 스페이서(115)와 게이트 하드마스크층(130)에 로스(Loss)가 생길 수 있다. 그러나, '도 2e'의 'B'와 같이 게이트 구조물(133)이 반도체 기판(100) 내에 매립됨에 따라 게이트 금속층(125)이 비트라인 콘택플러그(143)의 저부보다 더 아래에 위치하고 있기 때문에 게이트 구조물(133)과 비트라인 콘택플러그(143) 물질간의 쇼트를 방지할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 반도체 기판 105 : 소자분리막
110 : 트렌치 115 : 스페이서
120 : 게이트 도전층 125 : 게이트 금속층
130 : 게이트 하드마스크층 135 : 절연막 패턴
140 : 배리어 메탈층 143 : 비트라인 콘택플러그
145 : 비트라인

Claims (24)

  1. 주변회로 영역의 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내측에 스페이서를 형성하는 단계;
    상기 트렌치 내에 게이트 물질층을 매립하여 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물이 형성된 상기 반도체 기판 상부에 절연막을 형성하는 단계;
    상기 절연막을 식각하여 상기 게이트 구조물들 사이의 상기 반도체 기판 및 상기 게이트 구조물이 노출되는 비트라인 콘택홀을 형성하는 단계; 및
    상기 반도체 기판 및 상기 게이트 구조물에 형성된 상기 비트라인 콘택홀에 도전 물질을 매립하여 비트라인 콘택플러그를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 청구항 1에 있어서,
    상기 비트라인 콘택플러그는 주변회로 영역에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 삭제
  4. 청구항 1에 있어서,
    상기 스페이서는 질화막을 포함하며, 200 ~ 300Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 1에 있어서,
    상기 게이트 물질층은 게이트 도전층, 게이트 금속층 및 게이트 하드마스크층의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 5에 있어서,
    상기 게이트 도전층은 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 청구항 5에 있어서,
    상기 게이트 금속층은 텅스텐 실리사이드를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 청구항 5에 있어서,
    상기 게이트 하드마스크층은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 청구항 1에 있어서,
    상기 절연막 패턴은 산화막을 포함하는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 삭제
  11. 삭제
  12. 청구항 1에 있어서,
    상기 비트라인 콘택홀 내측에 배리어 메탈층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 청구항 12에 있어서,
    상기 배리어 메탈층은 티타늄, 티타늄 질화막 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 청구항 1에 있어서,
    상기 도전 물질은 텅스텐을 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
KR1020100032726A 2010-04-09 2010-04-09 반도체 소자 및 그 제조방법 KR101194916B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100032726A KR101194916B1 (ko) 2010-04-09 2010-04-09 반도체 소자 및 그 제조방법
US12/972,404 US8445957B2 (en) 2010-04-09 2010-12-17 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100032726A KR101194916B1 (ko) 2010-04-09 2010-04-09 반도체 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20110113372A KR20110113372A (ko) 2011-10-17
KR101194916B1 true KR101194916B1 (ko) 2012-10-25

Family

ID=44760306

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100032726A KR101194916B1 (ko) 2010-04-09 2010-04-09 반도체 소자 및 그 제조방법

Country Status (2)

Country Link
US (1) US8445957B2 (ko)
KR (1) KR101194916B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9024289B2 (en) 2013-06-21 2015-05-05 SK Hynix Inc. Vertical type semiconductor memory apparatus and fabrication method thereof

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012174790A (ja) * 2011-02-18 2012-09-10 Elpida Memory Inc 半導体装置及びその製造方法
KR101935007B1 (ko) * 2012-03-30 2019-01-04 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR102102782B1 (ko) * 2013-07-24 2020-04-22 에스케이하이닉스 주식회사 멀티 레이어 게이트를 갖는 반도체 장치, 이를 포함하는 전자 장치 및 그 반도체 장치의 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980060646A (ko) 1996-12-31 1998-10-07 김영환 반도체소자의 금속배선 형성방법
KR100414220B1 (ko) * 2001-06-22 2004-01-07 삼성전자주식회사 공유 콘택을 가지는 반도체 장치 및 그 제조 방법
KR20050052027A (ko) 2003-11-28 2005-06-02 삼성전자주식회사 리세스된 게이트를 갖는 반도체소자 및 그 제조방법
KR20080090171A (ko) 2007-04-04 2008-10-08 삼성전자주식회사 랜딩패드를 갖는 반도체 장치의 형성방법
KR20090070965A (ko) 2007-12-27 2009-07-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
KR101096875B1 (ko) * 2009-12-09 2011-12-22 주식회사 하이닉스반도체 매립 게이트를 갖는 반도체 소자 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9024289B2 (en) 2013-06-21 2015-05-05 SK Hynix Inc. Vertical type semiconductor memory apparatus and fabrication method thereof

Also Published As

Publication number Publication date
US8445957B2 (en) 2013-05-21
KR20110113372A (ko) 2011-10-17
US20110248336A1 (en) 2011-10-13

Similar Documents

Publication Publication Date Title
KR101140093B1 (ko) 반도체 소자 및 그의 형성 방법
KR100378200B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR20120086637A (ko) 반도체 소자 및 그 제조 방법
KR100924007B1 (ko) 반도체 소자의 수직 채널 트랜지스터 형성 방법
KR20120126433A (ko) 반도체 소자 및 그 제조 방법
KR101194916B1 (ko) 반도체 소자 및 그 제조방법
US20150214234A1 (en) Semiconductor device and method for fabricating the same
KR20090025778A (ko) 반도체 소자의 콘택홀 형성 방법
KR100772687B1 (ko) 반도체 소자 제조방법
KR20100092241A (ko) 반도체 소자의 제조방법.
KR20070111179A (ko) 반도체 소자의 형성 방법
KR100945229B1 (ko) 반도체 소자의 제조 방법
KR100683492B1 (ko) 반도체소자의 콘택식각 방법
US20060081909A1 (en) Semiconductor device and manufacturing method therefor
KR20060131144A (ko) 반도체 소자의 컨택 플러그 형성방법
KR100895374B1 (ko) 반도체 소자의 제조 방법
KR101163123B1 (ko) 반도체 소자의 제조 방법
KR20070046399A (ko) 반도체 소자의 제조 방법
KR20070002235A (ko) 반도체 소자의 콘택홀 형성 방법
KR100843877B1 (ko) 반도체 소자 및 반도체 소자의 형성 방법
KR20120038070A (ko) 반도체 장치 및 그 제조방법
KR20120097713A (ko) 반도체 장치의 제조방법
KR20080095669A (ko) 콘택 구조물 형성 방법
KR20110091211A (ko) 반도체 소자의 제조방법
KR20060099619A (ko) 반도체 소자의 콘택 플러그 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150921

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160923

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170925

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180920

Year of fee payment: 7