KR101087876B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 매립 게이트 전극 형성 시 리세스 내에 제 1 게이트 전극을 형성한 다음에 상기 제 1 게이트 전극 상에 측벽 스페이서를 형성하고 상기 측벽 스페이서를 포함한 전면에 제 2 게이트 전극을 형성한 후, 상기 측벽 스페이서를 제거함으로써 게이트 저항을 감소시키고, 상기 측벽 스페이서가 제거된 영역에 게이트 전극 보호용 질화막 증착 시 발생하는 보이드(Void)로 인하여 GIDL(Gate Induced Drain Leakage) 특성을 개선함으로써 반도체 소자의 리프레쉬 특성을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 매립 게이트 의 게이트 저항 및 GIDL을 개선하는 반도체 소자 및 그 제조 방법에 관련된 기술이다.
일반적으로, 반도체 기억 장치는 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서, 반도체 기억 장치는 크게 DRAM과 SRAM으로 나뉜다. 여기서, 디램(DRAM, Dynamic Random Access Memory)는 기억된 정보를 읽어내기도 하며 다른 정보를 기억시킬 수 있는 메모리로서, 정보를 읽고 쓰는 것이 가능하나 전원이 공급되고 있는 동안의 일정 기간 내에 주기적으로 정보를 다시 써넣지 않으면 기억된 내용이 없어지는 메모리이다. 이처럼 디램은 리프레쉬를 계속해주어야 하지만 메모리 셀(Memory cell) 당 가격이 싸고 집적도를 높일 수 있기 때문에 대용량 메모리로서 널리 이용되고 있다.
여기서, 디램 등의 메모리나 로직(logic) 등에 주로 사용되는 금속 산화막 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; 이하, "MOSFET"이라 약칭함)는 반도체 기판 상부에 게이트 산화막, 폴리실리콘막, 게이트 금속 및 게이트 하드마스크층을 증착한 후 마스크/식각 공정으로 게이트를 적층하여 채널을 형성하는 구조를 갖는다.
일반적인 구조의 반도체 소자의 크기를 축소할 경우 채널의 길이가 짧아진다. 소자의 채널의 길이가 짧아지게 되면 단 채널 효과 및 GIDL(Gate Induced Drain Leakage) 특성이 나빠지며, 이를 개선하기 위해 게이트 채널 길이의 증가가 필요하며, 증가된 게이트 채널 길이에 의하여 게이트 저항이 증가되는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 매립 게이트 전극 형성 시 리세스 내에 제 1 게이트 전극을 형성한 다음에 상기 제 1 게이트 전극 상에 측벽 스페이서를 형성하고 상기 측벽 스페이서를 포함한 전면에 제 2 게이트 전극을 형성한 후, 상기 측벽 스페이서를 제거함으로써 게이트 저항을 감소시키고, 상기 측벽 스페이서가 제거된 영역에 게이트 전극 보호용 질화막 증착 시 발생하는 보이드(Void)로 인하여 GIDL(Gate Induced Drain Leakage) 특성을 개선함으로써 반도체 소자의 리프레쉬 특성을 개선할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 반도체 기판상에 리세스를 형성하는 단계, 상기 리세스 내에 제 1 게이트 전극을 매립하는 단계, 상기 제 1 게이트 전극 상에 측벽 스페이서를 형성하는 단계, 상기 측벽 스페이서를 포함한 상기 제 1 게이트 전극 상에 제 2 게이트 전극을 형성하는 단계, 상기 측벽 스페이서를 제거하는 단계 및 상기 리세스 내에 게이트 보호막을 매립하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 리세스를 형성하는 단계는 상기 반도체 기판상에 활성 영역을 정의하는 소자분리막을 형성하는 단계, 상기 활성 영역을 상에 이온 주입을 실시하는 단계 및 상기 활성 영역을 식각하는 단계를 포함한다.
바람직하게는, 상기 리세스는 상기 반도체 기판으로부터 200Å ~ 800Å 깊이로 식각되어 형성하는 것을 특징으로 한다.
바람직하게는, 상기 리세스와 상기 제 1 게이트 전극 사이에 게이트 산화막을 형성하는 단계를 포함한다.
바람직하게는, 상기 제 1 게이트 전극은 티타늄질화막(TiN) 및 텅스텐(W)의 구조로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 측벽 스페이서는 질화막(Nitride)을 포함한다.
바람직하게는, 상기 측벽 스페이서는 50Å ~ 300Å 두께로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 게이트 전극은 텅스텐(W)을 포함한다.
바람직하게는, 상기 게이트 보호막은 캡핑 질화막으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 포함하는 게이트 전극은 "ㅗ" 구조를 갖는 것을 특징으로 한다.
바람직하게는, 상기 제 2 게이트 전극은 상기 제 1 게이트 전극과 접하는 하부 영역보다 상기 제 1 게이트 전극과 접하지 않는 상부 영역이 더 넓게 형성되는 것을 특징으로 한다.
아울러, 본 발명은 반도체 기판을 식각하여 형성된 리세스, 상기 리세스 내에 매립된 제 1 게이트 전극, 상기 제 1 게이트 전극 상에 형성되되, 상기 제 1 게이트 전극보다 작은 너비를 갖는 제 2 게이트 전극 및 상기 제 2 게이트 전극 상에 형성된 게이트 보호막을 포함하는 반도체 소자를 제공한다.
바람직하게는, 상기 리세스는 상기 반도체 기판으로부터 200Å ~ 800Å 깊이 로 식각되어 형성하는 것을 특징으로 한다.
바람직하게는, 상기 리세스와 상기 제 1 게이트 전극 사이에 형성된 게이트 산화막을 포함한다.
바람직하게는, 상기 제 1 게이트 전극은 티타늄질화막(TiN) 및 텅스텐(W)의 구조인 것을 특징으로 한다.
바람직하게는, 상기 제 2 게이트 전극은 텅스텐(W)을 포함한다.
바람직하게는, 상기 게이트 보호막은 캡핑 질화막으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 포함하는 게이트 전극은 "ㅗ" 구조를 갖는 것을 특징으로 한다.
바람직하게는, 상기 제 2 게이트 전극은 상기 제 1 게이트 전극과 접하는 하부 영역보다 상기 제 1 게이트 전극과 접하지 않는 상부 영역이 더 넓게 형성되는 것을 특징으로 한다.
본 발명은 매립 게이트 전극 형성 시 리세스 내에 제 1 게이트 전극을 형성한 다음에 상기 제 1 게이트 전극 상에 측벽 스페이서를 형성하고 상기 측벽 스페이서를 포함한 전면에 제 2 게이트 전극을 형성한 후, 상기 측벽 스페이서를 제거함으로써 게이트 저항을 감소시키고, 상기 측벽 스페이서가 제거된 영역에 게이트 전극 보호용 질화막 증착 시 발생하는 보이드(Void)로 인하여 GIDL(Gate Induced Drain Leakage) 특성을 개선함으로써 반도체 소자의 리프레쉬 특성을 개선할 수 있 는 장점을 가진다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100)에 일정 깊이 식각하여 트렌치(미도시)를 형성한 후, 트랜치에 절연막을 매립하여 상기 활성 영역(110)을 정의하는 소자분리막(120)을 형성한다. 이때, 활성 영역(110)의 크기를 넓게 확보하여 고집적 소자의 구현을 가능하도록 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막(120)을 형성하는 것이 바람직하다.
이후, 활성 영역(110)에 이온 주입(130)을 실시한다. 여기서 이온 주입(130)은 웰(well), 채널(channel) VT 및 정션(junction) 형성용 이온 주입이 바람직하다.
도 1b를 참조하면, 활성 영역(110)을 포함한 전면에 감광막을 형성한 후, 리세스 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 상기 활성 영역(110)을 식각하여 리세스(140)를 형성한다. 이때, 리세스(140)는 반도체 기판(100) 표면으로부터 200Å ~ 800Å 깊이로 식각되어 형성하는 것이 바람직하다. 이후, 리세스(140) 표면상에 게이트 산화막(150)을 증착한다.
이후, 도 1c 내지 도 1f는 도 1b의 A 영역을 확대한 도면을 도시한 것이다.
도 1c를 참조하면, 상기 게이트 산화막(150)을 포함한 전면에 제 1 게이트 전극 물질(미도시)을 증착한다. 이때, 제 1 게이트 전극 물질은 티타늄질화막(TiN) 및 텅스텐(W)으로 구성되는 것이 바람직하다.
다음에는, 제 1 게이트 전극 물질을 에치백(Etchback)하여 상기 리세스(140) 내에 제 1 게이트 전극(160)을 형성한다.
다음에는, 제 1 게이트 전극(160)을 포함한 전면에 절연막(미도시)을 증착한다. 이후, 절연막 상에 감광막을 형성한 후, 스페이서용 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 마스크로 상기 절연막을 식각하여 제 1 게이트 전극(160)이 노출되는 측벽 스페이서(170)를 형성한다. 이때, 측벽 스페이서(170)는 50Å ~ 300Å 두께로 형성하고, 질화막(Nitride)으로 형성하는 것이 바람직하다.
도 1d를 참조하면, 노출된 제 1 게이트 전극(160)을 포함한 전면에 제 2 게이트 전극 물질(미도시)을 추가 증착한다. 이때, 제 2 게이트 전극 물질은 텅스텐(W)이 바람직하다. 이후, 상기 측벽 스페이서(170)가 노출될 때까지 제 2 게이트 전극 물질을 에치백하여 제 2 게이트 전극(180)을 형성한다.
여기서, 제 1 게이트 전극(160) 및 상기 제 2 게이트 전극(180)을 포함하는 게이트 전극(185)은 "ㅗ" 구조의 형태를 갖는다. 또한, 상기 제 2 게이트 전극(180)은 상기 제 1 게이트 전극(160)과 접하는 하부 영역보다 상기 제 1 게이트 전극(160)과 접하지 않는 상부 영역(접하는 영역의 반대)이 더 넓게 형성되는 특징 을 갖는다.
도 1e 및 도 1f를 참조하면, 습식 식각 공정을 이용하여 상기 측벽 스페이서(170)를 제거한다. 이후, 제 2 게이트 전극(180)을 포함한 전면에 게이트 전극 보호막(190)을 증착한 후, 상기 활성 영역(110) 및 상기 게이트 산화막(150)이 노출될 때까지 상기 게이트 보호막(190)을 식각한다.
여기서, 게이트 보호막(190)은 캡핑 질화막으로 형성하는 것이 바람직하다. 이때, 게이트 보호막(190)을 식각할 시, 에치백(Etchback) 공정 또는 평탄화 식각(Chemical Mechanical Polishing) 공정을 이용하여 실시 가능하다. 여기서, 상기 제 2 게이트 전극(180)의 구조 때문에 상기 리세스(140) 내의 게이트 보호막(190)이 채워지는 영역에 보이드(Void, 200)가 발생한다. 이러한 보이드(200)로 인하여 전기장 발생을 감소시켜 GIDL(Gate Induced Drain Leakage) 특성을 개선함으로써 반도체 소자의 리프레쉬(Refresh) 특성을 개선할 수 있다.
전술한 바와 같이, 본 발명은 매립 게이트 전극 형성 시 리세스 내에 제 1 게이트 전극을 형성한 다음에 상기 제 1 게이트 전극 상에 측벽 스페이서를 형성하고 상기 측벽 스페이서를 포함한 전면에 제 2 게이트 전극을 형성한 후, 상기 측벽 스페이서를 제거함으로써 게이트 저항을 감소시키고, 상기 측벽 스페이서가 제거된 영역에 게이트 전극 보호용 질화막 증착 시 발생하는 보이드(Void)로 인하여 GIDL(Gate Induced Drain Leakage) 특성을 개선함으로써 반도체 소자의 리프레쉬 특성을 개선할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
Claims (16)
- 반도체 기판상에 리세스를 형성하는 단계;상기 리세스 내에 제 1 게이트 전극을 매립하는 단계;상기 제 1 게이트 전극 상에 측벽 스페이서를 형성하는 단계;상기 측벽 스페이서를 포함한 상기 제 1 게이트 전극 상에 제 2 게이트 전극을 형성하는 단계;상기 측벽 스페이서를 제거하는 단계; 및상기 리세스 내에 게이트 보호막을 매립하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 리세스를 형성하는 단계는상기 반도체 기판상에 활성 영역을 정의하는 소자분리막을 형성하는 단계;상기 활성 영역을 상에 이온 주입을 실시하는 단계; 및상기 활성 영역을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 게이트 전극은 티타늄질화막(TiN) 및 텅스텐(W)의 구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 측벽 스페이서는 질화막(Nitride) 또는 산화막(Oxide)을 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 게이트 전극은 텅스텐(W) 또는 알루미늄(Al)을 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 보호막은 캡핑 질화막 또는 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 포함하는 게이트 전극은 "ㅗ" 구조를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 게이트 전극은 상기 제 1 게이트 전극과 접하는 하부 영역보다 상기 제 1 게이트 전극과 접하지 않는 상부 영역이 더 넓게 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 게이트 보호막 내에 보이드(Void)가 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판 내에 구비된 리세스;상기 리세스 내에 매립된 제 1 게이트 전극;상기 제 1 게이트 전극 상에 구비되되, 상기 제 1 게이트 전극보다 작은 너비를 갖는 제 2 게이트 전극; 및상기 제 2 및 제 1 게이트 전극 상에 형성된 게이트 보호막을 구비하되, 상기 게이트 보호막 내에 구비된 보이드(void)를 포함하는 반도체 소자.
- 제 10 항에 있어서,상기 제 1 게이트 전극은 티타늄질화막(TiN) 및 텅스텐(W)의 구조인 것을 특징으로 하는 반도체 소자.
- 제 10 항에 있어서,상기 제 2 게이트 전극은 텅스텐(W) 또는 알루미늄(Al)을 포함하는 반도체 소자.
- 제 10 항에 있어서,상기 게이트 보호막은 캡핑 질화막 또는 산화막으로 형성하는 것을 특징으로 하는 반도체 소자.
- 제 10 항에 있어서,상기 제 1 게이트 전극 및 상기 제 2 게이트 전극을 포함하는 게이트 전극은 "ㅗ" 구조를 갖는 것을 특징으로 하는 반도체 소자.
- 제 10 항에 있어서,상기 제 2 게이트 전극은 상기 제 1 게이트 전극과 접하는 하부 영역보다 상기 제 1 게이트 전극과 접하지 않는 상부 영역이 더 넓게 형성되는 것을 특징으로 하는 반도체 소자.
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