JPH10200098A

JPH10200098A - 半導体装置およびその製造方法

Info

Publication number: JPH10200098A
Application number: JP51197A
Authority: JP
Inventors: Kentaro Nakanishi; 賢太郎中西; Shinji Odanaka; 紳二小田中
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1997-01-07
Filing date: 1997-01-07
Publication date: 1998-07-31

Abstract

(57)【要約】【課題】高性能の半導体装置の製造方法を提供する。【解決手段】半導体基板３上に熱酸化膜２ａを形成
し、その後窒化膜１を形成する。開口部４をパターン形
成する。ＣＶＤ酸化膜を堆積した後、エッチバック法に
より開口部の側面にサイドウォール１１を形成する。そ
の後にチャネルドープする。続いて熱酸化処理によりゲ
ート酸化膜７を開口部に露出した半導体基板表面に形成
する。さらに、ポリシリコン６を堆積して開口部を埋め
込んだ後、平坦化処理をしてゲート電極を形成する。こ
れにより、微細なゲート電極を容易に形成することがで
き、ダメージの少ない清浄で薄いゲート酸化膜が形成で
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高性能・高信頼性な
半導体装置およびその製造方法に関し、特に、微細ゲー
ト電極形成が容易であり、かつゲート酸化膜の信頼性の
高い半導体装置およびその製造方法に関するものであ
る。

【０００２】

【従来の技術】半導体装置が発明されて以来、その性能
は飛躍的に向上してきた。しかしながら、現在、さらな
る高性能化・高集積化を目的とし、量産段階の半導体装
置の最小加工寸法は、ハーフミクロンからクォーターミ
クロンへ、研究開発段階の半導体装置の最小加工寸法は
サブクォーターミクロンへと突入している。そのため微
細加工技術はより一層、高精度・高信頼性を要求される
が、現状の微細加工技術ではこうした要求に対応するの
が困難な状況であり、またその微細加工技術の限界も近
づきつつある状況である。

【０００３】こうした状況を踏まえ、以下では従来の半
導体装置およびその製造方法の一例を、図面を用いて簡
単に説明する。

【０００４】従来の技術[Tiao-yuan Huang et al. "A N
ovel Submicron LDD Transistor with Inverse-T Gate
Structure", IEDM Tech. Dig.,p742, 1986]として、ま
ず図6(a)に示すように、半導体基板３上にゲート酸化膜
７、ポリシリコン６、酸化膜２ａを順に形成し、その後
フォトレジスト１４を塗布しゲート電極のパターン出し
を行う。次に、パターン出ししたフォトレジストをマス
クとして、酸化膜、ポリシリコンをエッチングする。こ
こでポリシリコンのエッチングは全て行うのではなく、
途中で処理を終えている。その後不純物を注入し、LDD
拡散層１５を形成する[図6(b)]。

【０００５】引き続きゲート側面にサイドウォール１１
を形成する[図6(c)]。さらにゲート電極およびサイドウ
ォールをマスクとして、その上部にサイドウォールが存
在しない部分の余分なポリシリコンを除去する[図6
(d)]。最後にゲート電極およびサイドウォールをマスク
として不純物の注入を行い、ソース・ドレイン拡散層９
を形成し半導体装置が完成する[図6(e)]。

【０００６】ここで説明した半導体装置のゲート電極の
パターン形成方法は最も一般的なものであり、広く用い
られている製造方法である。ただし、この従来例の半導
体装置では、そのゲート電極の構造が逆Ｔ字型をしてい
るのが特徴である。このようなゲート電極構造のため、
高濃度であるソース・ドレイン拡散層とゲート電極がオ
フセットとはならず高駆動力が期待できる。またホット
キャリアによる特性劣化を低減することができるため、
半導体装置の駆動力の制御性が向上する。

【０００７】

【発明が解決しようとする課題】従来の半導体装置の製
造方法では、ゲート電極をパターン形成する際に、ゲー
ト電極として残す膜種と、ゲート電極以外で余分なもの
として除去する膜種が同一である。その結果、一層微細
なゲート電極を形成する場合においては、エッチング工
程で必要となるゲート電極そのものもエッチング除去さ
れ所望のゲート寸法から膜の目減りする割合が顕著にな
り、ひいては微細なゲート電極そのもののパターン形成
が困難となる問題を有している。この問題は従来例の半
導体装置の製造方法のみの問題ではなく、現在一般に行
われている半導体装置の製造方法の問題でもある。さら
にはこの従来例では逆Ｔ字型のゲート電極を形成する際
に、ポリシリコンのエッチング工程を途中で終了させて
いるが、所望のポリシリコン膜厚を残して処理を終了さ
せるのは困難であり、膜厚のばらつきが大きくなる問題
を有している。

【０００８】本発明はここで示した従来例および一般的
に行われている半導体装置の製造方法が有している問題
を解決する目的でなされたものであって、微細なゲート
電極が容易でありかつゲート酸化膜の信頼性の高い、高
性能・高信頼性半導体装置およびその製造方法を提供す
るものである。

【０００９】

【課題を解決するための手段】第１の発明の半導体装置
の製造方法は、図１(a)〜(g)の実施例図に示すように、
半導体基板上に第１絶縁膜、第２絶縁膜を順番に形成す
る工程と、前記第２絶縁膜に開口部を形成して前記第１
絶縁膜を露出させた後、前記開口部に露出した前記第１
絶縁膜を除去して前記半導体基板を露出し前記第１絶縁
膜および第２絶縁膜にわたる開口部を形成する工程と、
前記開口部が形成された前記第１絶縁膜および第２絶縁
膜の側面に側壁を形成する工程と、前記開口部に露出し
た前記半導体基板にのみしきい値電圧を設定するために
チャネルドープする工程と、前記開口部に露出した前記
半導体基板の表面を熱酸化してゲート酸化膜を形成した
後、導電性の堆積層を形成して前記開口部を埋めゲート
電極を形成する工程と、前記第２絶縁膜を除去する工程
と、前記ゲート電極をマスクとして第１不純物を注入し
ソース・ドレイン拡散層を形成する工程と、前記側壁お
よび第１絶縁膜を除去する工程と、前記第１不純物と同
導電型の第２不純物を注入して前記ソース・ドレイン拡
散層より低濃度である不純物拡散層を形成する工程を含
むものである。

【００１０】この製造方法によれば、微細なゲート電極
パターンが容易に形成でき、ダメージの少ない清浄で薄
いゲート酸化膜が形成できる。また、しきい値電圧を制
御するためのチャネルドープでは、ゲート電極形成領域
のみに不純物導入されるため、ソース・ドレイン接合容
量を抑えることができる。

【００１１】第２の発明の半導体装置の製造方法は、図
２(a)〜(e3)の実施例図に示すように、第１の発明の半
導体装置の製造方法と同様な工程を経て、半導体基板上
に第１絶縁膜および第２絶縁膜にわたる開口部を形成す
る工程と、前記開口部に露出した前記第１絶縁膜のみを
除去し前記開口部において前記第１絶縁膜に形成された
部分の開口のみを大きくし、前記開口部に露出した前記
半導体基板のみにしきい値電圧を設定するためにチャネ
ルドープする工程と、前記開口部に露出した前記半導体
基板の表面を熱酸化しゲート酸化膜を形成した上で、前
記ゲート酸化膜上に導電性の堆積層を形成して前記開口
部を完全に埋め込んでしまいチャネル長方向の断面が逆
Ｔ字型をしているゲート電極を形成する工程と、前記第
２絶縁膜および第１絶縁膜を除去する工程と、前記ゲー
ト電極をマスクとして第１不純物を注入して不純物拡散
層と前記不純物拡散層よりも高濃度であるソース・ドレ
イン拡散層を同時に形成する工程を含むものである。

【００１２】この製造方法によれば、微細な逆Ｔ字型ゲ
ート電極を容易に形成することができ、ダメージの少な
い清浄で薄いゲート酸化膜が形成できる。また、しきい
値電圧を制御するためのチャネルドープでは、ゲート電
極形成領域のみに不純物導入されるため、ソース・ドレ
イン接合容量を抑えることができる。さらには、ゲート
電極は逆Ｔ字型をしているため、高駆動力であり、駆動
力の制御性も向上する。また、一回の不純物注入でソー
ス・ドレイン拡散層とそれよりも低濃度で浅い接合の不
純物拡散層を同時に形成することも可能となる。

【００１３】第３の発明の半導体装置の製造方法は、図
３(a)〜(f)の実施例図に示すように、半導体基板上に第
１絶縁膜、誘電膜および第２絶縁膜を順番に形成する工
程と、前記第１絶縁膜と誘電膜および第２絶縁膜にわた
る開口部を形成し前記半導体基板を露出させる工程と、
前記開口部に露出した前記半導体基板にのみしきい値電
圧を設定するためにチャネルドープする工程と、前記開
口部に露出した前記半導体基板の表面を熱酸化しゲート
酸化膜を形成し、さらに前記ゲート酸化膜上に導電性の
堆積層を形成して前記開口部を埋めゲート電極を形成す
る工程と、前記第２絶縁膜を除去する工程と、前記ゲー
ト電極をマスクとして第２不純物を注入して不純物拡散
層を形成する工程と、前記ゲート電極の側面にゲート側
壁を形成する工程と、前記ゲート側壁の下部に存在しな
い前記誘電膜および第１絶縁膜を除去する工程と、前記
ゲート電極およびゲート側壁をマスクとして、前記第２
不純物と同導電型の第１不純物を注入して前記不純物拡
散層より高濃度であるソース・ドレイン拡散層を形成す
る工程を含むものである。

【００１４】この製造方法によれば、第１および第２の
発明の半導体装置の製造方法と同様の利点が期待でき
る。すなわち、微細なゲート電極を容易に形成すること
ができ、ダメージの少ない清浄で薄いゲート酸化膜が形
成できる。また、しきい値電圧を制御するためのチャネ
ルドープでは、ゲート電極形成領域のみに不純物導入さ
れるため、ソース・ドレイン接合容量を抑えることがで
きる。また、ゲート電極側壁下部にゲート酸化膜より高
誘電率の誘電膜が存在するため、半導体装置の駆動力の
制御性が向上する。

【００１５】第４の発明の半導体装置の製造方法は、図
４(a)〜(j)の実施例図に示すように、第３の発明の半導
体装置の製造方法と同様な工程を経て第２絶縁膜に開口
部を形成して誘電膜を露出させる工程と、前記開口部が
形成された前記第２絶縁膜の側面に側壁を形成する工程
と、前記開口部より露出している前記誘電膜を除去して
前記第１絶縁膜を露出させる工程と、前記開口部に露出
した前記第１絶縁膜を除去して前記半導体基板を露出し
前記第１絶縁膜と誘電膜および第２絶縁膜にわたる開口
部を形成する工程と、前記開口部に露出した前記半導体
基板にのみしきい値電圧を設定するためにチャネルドー
プする工程と、前記側壁を除去する工程と、前記開口部
に露出した前記半導体基板の表面を熱酸化し前記誘電膜
より誘電率の低いゲート酸化膜を形成する工程と、前記
ゲート酸化膜上に導電性の堆積層を形成して前記開口部
を埋めゲート電極を形成する工程と、前記第２絶縁膜を
除去する工程と、前記第２絶縁膜と前記ゲート電極下端
部分に存在する以外の前記誘電膜および第１絶縁膜を除
去する工程と、前記ゲート電極をマスクとして第２不純
物を注入して不純物拡散層を形成する工程と、前記ゲー
ト電極の側面にゲート側壁を形成する工程と、前記ゲー
ト電極およびゲート側壁をマスクとして、前記第２不純
物と同導電型の第１不純物を注入して前記不純物拡散層
より高濃度であるソース・ドレイン拡散層を形成する工
程を含むものである。

【００１６】この製造方法によれば、第３の発明の半導
体装置の製造方法と同様の効果が期待でき、さらにはよ
り一層微細なゲート長を有する半導体装置の形成が可能
となる。

【００１７】第５の発明の半導体装置の製造方法は、図
５(a)〜(i)の実施例図に示すように、半導体基板上に不
純物を注入してソース・ドレイン拡散層を形成する工程
と、前記ソース・ドレイン拡散層が形成された半導体基
板上に第１シリサイド膜、絶縁膜を順番に形成する工程
と、前記絶縁膜に開口部を形成して前記第１シリサイド
膜を露出させた後、前記開口部に露出した前記第１シリ
サイド膜を除去してソース・ドレイン拡散層を露出させ
る工程と、前記開口部に露出したソース・ドレイン拡散
層の表面一部分を除去し前記絶縁膜と第１シリサイド膜
およびソース・ドレイン拡散層にわたる開口部を形成す
る工程と、前記開口部の側面に側壁を形成する工程と、
前記開口部に露出したソース・ドレイン拡散層を除去し
半導体基板を露出させ、さらに前記開口部に露出した半
導体基板の表面一部分を除去し前記絶縁膜、第１シリサ
イド膜、ソース・ドレイン拡散層および半導体基板にわ
たる開口部を形成する工程と、前記開口部に露出した前
記半導体基板にのみしきい値電圧を設定するためにチャ
ネルドープする工程と、前記開口部に露出した前記半導
体基板およびソース・ドレイン拡散層の表面を熱酸化し
ゲート酸化膜を形成した後、導電性の堆積層を形成して
前記開口部を埋めゲート電極を形成する工程と、前記ゲ
ート電極上部に第２シリサイド膜を形成する工程と、前
記第２絶縁膜を除去する工程を含むものである。この製
造方法によれば、第１〜４の発明の半導体装置の製造方
法と同様に、微細なゲート電極パターンが容易に形成で
き、ダメージの少ない清浄で薄いゲート酸化膜が形成で
きる。また、しきい値電圧を制御するためのチャネルド
ープでは、ゲート電極形成領域のみに不純物導入される
ため、ソース・ドレイン接合容量を抑えることができ
る。さらには、シリサイド膜をゲート電極およびソース
ドレイン拡散層上に形成しているため、低コンタクト抵
抗によるコンタクト面積の縮小が可能となる。その結
果、コンタクト部分の接合容量を小さくでき、半導体装
置の高速化が実現できる。

【００１８】

【発明の実施の形態】以下本発明の実施の形態における
半導体装置の製造方法について、図面を参照しながら説
明する。

【００１９】（実施の形態１）図１は本発明において、
第１の発明の半導体装置の工程断面図である。この製造
方法によれば、微細なゲート電極パターンが容易に形成
でき、ダメージの少ない清浄で薄いゲート酸化膜が形成
できる。また、ソース・ドレイン接合容量を抑えること
ができる。

【００２０】まず図１(a)に示すように、半導体基板３
上に熱酸化膜２ａを10nm形成し、その後シリコン窒化膜
１を140nm形成する。次に図１(b)に示すように、所定の
位置にドライエッチングにより、シリコン窒化膜を除去
し幅200nmの開口部４をパターン形成する。引き続き熱
酸化膜をエッチングにより除去し、半導体基板表面を露
出する。

【００２１】次に図１(c)に示すように、ＣＶＤ酸化膜
を全面に60nm堆積した後、エッチバック法により開口部
の側面にサイドウォール１１を形成する。その後、二フ
ッ化ボロンをエネルギー100keV、濃度４×１０の１２乗
cm-2の各条件でチャネルドープする。続いて図１(d)に
示すように、熱酸化処理によりゲート酸化膜７を4nm、
開口部に露出した半導体基板表面に形成する。さらに、
ドープトポリシリコン６を堆積して開口部を埋め込んだ
後、平坦化処理をしてゲート電極を形成する。この時、
ドープトポリシリコンの代わりに、ノンドープのポリシ
リコンを堆積し、その後導電性をもたせるための不純物
注入をしてもよい。

【００２２】次に図１(e)に示すように、シリコン窒化
膜を除去する。次に図１(f)に示すように、ゲート電極
をマスクとして、砒素をエネルギー40keV、濃度６×１
０の１５乗cm-2の各条件でイオン注入し、ソース・ドレ
イン拡散層９を形成する。次に図１(g)に示すように、
サイドウォールおよび熱酸化膜を除去した後、ゲート電
極をマスクとして、砒素をエネルギー10keV、濃度２×
１０の１４乗cm-2の各条件でイオン注入し、不純物拡散
層８を形成して半導体装置が完成する。ここで、不純物
拡散層を形成する際、ゲート酸化膜の注入ダメージ低減
や先工程でのゲート酸化膜に対するエッチングダメージ
回復の目的で、熱酸化処理を加え、半導体基板表面に薄
い熱酸化膜を形成してもよい。

【００２３】なお、図１(f)の段階で、ゲート酸化膜と
ソース・ドレイン拡散層がオフセット状態にならないよ
うに、砒素の斜め注入を行えば、図１(g)に示した工程
は省いてもよい。この後、必要に応じてゲート電極、ソ
ース・ドレイン拡散層に低抵抗化のためのシリサイド膜
を形成してもよい。また熱酸化膜はＣＶＤ酸化膜でもよ
い。

【００２４】この製造方法によれば、ゲート電極とその
マスク材が、ポリシリコンとシリコン窒化膜と違ってお
り、しかもゲート電極とマスク材の間にＣＶＤ酸化膜に
よるサイドウォールが存在するため、図１(d)のエッチ
ング工程でシリコン窒化膜を除去する際に、ゲート電極
のエッチング目減りが少ない。

【００２５】また、マスク材をエッチング工程によりパ
ターン出しする際、パターンの細りが生じても、そのマ
スクにゲート電極材料を堆積させてゲート電極を形成す
るため微細なゲート電極形成が容易である。さらには、
図１(c),(d)の工程で分かるように、形成されるゲート
電極の寸法は、フォトリソグラフィ工程によるパターン
出しだけでなく、開口部の側面に形成するサイドウォー
ル膜厚によっても制御できる。このことからも、微細な
ゲート長を有するゲート電極の形成が容易である。ゲー
ト酸化膜は開口部形成後あらためて半導体基板表面を熱
酸化処理して形成しているため、清浄でダメージフリー
の膜質となっている。図１(f)の工程で、半導体基板表
面には熱酸化膜もしくはＣＶＤ酸化膜が、ゲート電極側
面にはサイドウォールが存在する。そのため、ソース・
ドレイン拡散層の形成時には、ゲート酸化膜に対する注
入ダメージ低減や、チャネルリング抑制、注入エネルギ
ーの緩和などの効果がある。

【００２６】一方、しきい値電圧を制御するためのチャ
ネルドープでは、ゲート電極形成領域のみに不純物導入
しており、ソース・ドレイン拡散層が形成される領域に
は不純物が注入されないため、ソース・ドレイン接合容
量を抑えることができる。

【００２７】（実施の形態２）図２は本発明において、
第２の発明の半導体装置の工程断面図である。この製造
方法によれば、第１の発明の半導体装置の製造方法と同
様に、微細なゲート電極を容易に形成することができ、
ダメージの少ない清浄で薄いゲート酸化膜が形成でき
る。また、ソース・ドレイン接合容量を抑えることがで
きる。ゲート電極は逆Ｔ字型をしているため、高駆動力
でありかつ駆動力の制御性が向上する。さらには、一回
の不純物注入でソース・ドレイン拡散層とそれよりも低
濃度で浅い接合の不純物拡散層を同時に形成することも
可能となる。

【００２８】まず図２(a)に示すように、半導体基板３
上にCVD酸化膜２ｂを30nm形成し、その後シリコン窒化
膜１を80nm形成する。次に図２(b)に示すように、所定
の位置にドライエッチングにより、シリコン窒化膜を除
去し幅100nmの開口部４をパターン形成する。引き続き
ＣＶＤ酸化膜をウェットエッチングにより除去し、半導
体基板表面を露出する。さらにＣＶＤ酸化膜のエッチン
グを継続し、シリコン窒化膜の開口部の幅よりも、ＣＶ
Ｄ酸化膜の開口部の幅を大きくする。引き続き、二フッ
化ボロンをエネルギー100keV、濃度４×１０の１２乗cm
-2の各条件でチャネルドープする。続いて図２(c)に示
すように、熱酸化処理によりゲート酸化膜７を4nm、開
口部に露出した半導体基板表面に形成する。

【００２９】さらに、ドープトポリシリコン６を堆積し
てシリコン窒化膜およびＣＶＤ酸化膜にわたる開口部を
完全に埋め込んだ後、平坦化処理をしてゲート電極を形
成する。この時、ドープトポリシリコンの代わりに、ノ
ンドープのポリシリコンを堆積し、その後導電性をもた
せるための不純物注入をしてもよい。

【００３０】次に図２(d1)に示すように、シリコン窒化
膜およびＣＶＤ酸化膜を除去する。最後に図２(e1)に示
すように、砒素をエネルギー40keV、濃度６×１０の１
５乗cm-2の各条件でイオン注入し、不純物拡散層８およ
びそれよりも高濃度であるソース・ドレイン拡散層９を
同時に形成して半導体装置が完成する。

【００３１】なお、図２(d1)で示す工程の後、図２(d2)
に示すように熱処理を加えて半導体基板およびゲート電
極表面に薄い熱酸化膜２ａを形成した後、図２(e2)に示
すように、砒素をエネルギー40keV、濃度６×１０の１
５乗cm-2の各条件でイオン注入し、不純物拡散層８およ
びそれよりも高濃度であるソース・ドレイン拡散層９を
同時に形成してもよい。さらには、図２(d1)で示す工程
の後、図２(d3)に示すように、砒素をエネルギー10ke
V、濃度１×１０の１４乗cm-2の各条件でイオン注入し
て不純物拡散層８を形成した後、図２(e3)に示すよう
に、ゲート側壁にサイドウォール１１を形成した上で、
砒素をエネルギー40keV、濃度６×１０の１５乗cm-2の
各条件でイオン注入し、不純物拡散層８およびそれより
も高濃度であるソース・ドレイン拡散層９を同時に形成
してもよい。

【００３２】また、図２(d2)で示す工程の後、不純物拡
散層を形成してサイドウォールを形成し、そのあとソー
ス・ドレイン拡散層を形成してもよい。この後の工程
で、必要に応じてゲート電極、ソース・ドレイン拡散層
に低抵抗化のためのシリサイド膜を形成してもよい。ま
たＣＶＤ酸化膜は熱酸化膜でもよい。

【００３３】この製造方法によれば、第１の発明の半導
体装置の製造方法と同様の効果が期待できる。ゲート電
極とそのマスク材が、ポリシリコンとシリコン窒化膜と
違っているため、図２(d1)のエッチング工程でシリコン
窒化膜を除去する際に、ゲート電極のエッチング目減り
が少ない。

【００３４】また、マスク材をエッチング工程によりパ
ターン出しする際に、パターンの細りが生じても、微細
なゲート電極形成は容易である。ゲート酸化膜は開口部
形成後あらためて半導体基板表面を熱酸化処理して形成
しているため、清浄でダメージフリーの膜質となってい
る。

【００３５】しきい値電圧を制御するためのチャネルド
ープでは、ゲート電極形成領域のみに不純物導入してお
り、ソース・ドレイン拡散層が形成される領域には不純
物が注入されないため、ソース・ドレイン接合容量を抑
えることができる。さらには、ゲート電極が逆Ｔ字型を
しているため、高濃度であるソース・ドレイン拡散層と
ゲート電極端がオフセットとなりにくく高駆動力が期待
できる。またホットキャリアによる特性劣化を低減する
ことができるため、半導体装置の駆動力の制御性が向上
する。

【００３６】また図２(d2)に示したように、マスク材の
除去後に熱処理を加えて、半導体基板およびゲート電極
の表面に薄い熱酸化膜を形成しているので、ゲート酸化
膜に対するエッチングダメージ回復、後工程でのイオン
注入ダメージ低減、チャネリング抑制の効果がある。

【００３７】（実施の形態３）図３は本発明において、
第３の発明の半導体装置の工程断面図である。この製造
方法によれば、第１および第２の発明の半導体装置の製
造方法と同様に微細なゲート電極形成が容易であり、ダ
メージの少ない清浄で薄いゲート酸化膜が形成できる。
また、ソース・ドレイン接合容量を抑えることができ、
半導体装置の駆動力の制御性も向上する。

【００３８】まず図３(a)に示すように、半導体基板３
上に熱酸化膜２ａを10nm形成した後、タンタルオキサイ
ド膜１０を30nm、シリコン窒化膜１を110nm順番に形成
する。次に図３(b)に示すように、所定の位置にドライ
エッチングにより、シリコン窒化膜を除去し幅150nmの
開口部４をパターン形成する。引き続きタンタルオキサ
イドおよび熱酸化膜をエッチングにより除去し、半導体
基板表面を露出する。引き続き、二フッ化ボロンをエネ
ルギー100keV、濃度４×１０の１２乗cm-2の各条件でチ
ャネルドープする。続いて図３(c)に示すように、熱酸
化処理によりゲート酸化膜７を4nm、開口部に露出した
半導体基板表面に形成する。

【００３９】さらに、ドープトポリシリコン６を堆積し
て開口部を埋め込んだ後、平坦化処理をしてゲート電極
を形成する。この時、ドープトポリシリコンの代わり
に、ノンドープのポリシリコンを堆積し、その後導電性
をもたせるための不純物注入をしてもよい。

【００４０】次に図３(d)に示すように、シリコン窒化
膜を除去した後、ゲート電極をマスクとして、砒素をエ
ネルギー10keV、濃度２×１０の１４乗cm-2の各条件で
イオン注入し、不純物拡散層８を形成する。次に図３
(e)に示すように、ＣＶＤ酸化膜を全面に80nm堆積した
後、エッチバック法によりサイドウォール１１を形成す
る。さらに、サイドウォールで覆われていない余分なタ
ンタルオキサイドおよび熱酸化膜を除去する。最後に図
３(f)に示すように、ゲート電極およびサイドウォール
をマスクとして、砒素をエネルギー40keV、濃度６×１
０の１５乗cm-2の各条件でイオン注入し、ソース・ドレ
イン拡散層９を形成して半導体装置が完成する。この
時、不純物注入に先立ち、チャネリング抑制のため半導
体基板表面に熱酸化膜もしくはＣＶＤ酸化膜を形成して
もよい。この後、第１および第２の発明の半導体装置の
製造方法と同様に、必要に応じてゲート電極、ソース・
ドレイン拡散層に低抵抗化のためのシリサイド膜を形成
してもよい。

【００４１】この製造方法によれば、第１および第２の
発明の半導体装置の製造方法の利点と同様に、ゲート電
極とそのマスク材が、ポリシリコンとシリコン窒化膜と
違っているため、図３(d)のエッチング工程でシリコン
窒化膜を除去する際に、ゲート電極のエッチング目減り
が少ない。また、マスク材をエッチング工程によりパタ
ーン出しする際に、パターンの細りが生じても、微細な
ゲート電極形成は容易である。

【００４２】ゲート酸化膜は開口部形成後あらためて半
導体基板表面を熱酸化処理して形成しているため、清浄
でダメージフリーの膜質となっている。しきい値電圧を
制御するためのチャネルドープでは、ゲート電極形成領
域のみに不純物導入しており、ソース・ドレイン拡散層
が形成される領域には不純物が注入されないため、ソー
ス・ドレイン接合容量を抑えることができる。

【００４３】さらには、ゲート電極側壁下部にゲート酸
化膜より高誘電率を有するタンタルオキサイド膜が存在
するため、半導体装置の駆動力の制御性が向上する。

【００４４】（実施の形態４）図４は本発明において、
第４の発明の半導体装置の工程断面図である。この製造
方法によれば、第３の発明の製造方法の利点に加えて、
一層微細なゲート長を有するゲート電極形成が可能であ
る。

【００４５】まず図４(a)に示すように、半導体基板３
上に熱酸化膜２ａを10nm形成した後、タンタルオキサイ
ド膜１０を30nm、シリコン窒化膜１を110nm順番に形成
する。次に図４(b)に示すように、所定の位置にドライ
エッチングにより、シリコン窒化膜を除去し幅200nmの
開口部４をパターン形成し、タンタルオキサイド膜を露
出させる。

【００４６】次に図４(c)に示すようにＣＶＤ酸化膜を
全面に60nm堆積した後、エッチバック法により開口部の
側面にサイドウォール１１を形成する。

【００４７】次に図４(d)に示すように、開口部に露出
したタンタルオキサイド膜および熱酸化膜を順番に除去
し、半導体基板表面を露出させる。次に図４(e)に示す
ように、二フッ化ボロンをエネルギー100keV、濃度４×
１０の１２乗cm-2の各条件でチャネルドープする。次に
図４(f)に示すように、開口部のサイドウォールを除去
する。続いて図４(g)に示すように、熱酸化処理により
ゲート酸化膜７を4nm、開口部に露出した半導体基板表
面に形成する。

【００４８】さらに、ドープトポリシリコン６を堆積し
て開口部を埋め込んだ後、平坦化処理をしてゲート電極
を形成する。この時、ドープトポリシリコンの代わり
に、ノンドープのポリシリコンを堆積し、その後導電性
をもたせるための不純物注入をしてもよい。次に図４
(h)に示すように、シリコン窒化膜および余分なタンタ
ルオキサイド膜を除去した後、ゲート電極をマスクとし
て、砒素をエネルギー10keV、濃度２×１０の１４乗cm-
2の各条件でイオン注入し、不純物拡散層８を形成す
る。この時、不純物拡散層と、ゲート電極がオフセット
状態となるようであれば、たとえば角度７°もしくは25
°の斜めイオン注入を行ってもよい。

【００４９】次に図４(i)に示すように、ＣＶＤ酸化膜
を全面に80nm堆積した後、エッチバック法によりサイド
ウォール１１を形成する。最後に図４(j)に示すよう
に、ゲート電極およびサイドウォールをマスクとして砒
素をエネルギー40keV、濃度６×１０の１５乗cm-2の各
条件でイオン注入し、ソース・ドレイン拡散層９を形成
して半導体装置が完成する。この後、第１〜３の発明の
半導体装置の製造方法と同様に、必要に応じてゲート電
極、ソース・ドレイン拡散層に低抵抗化のためのシリサ
イド膜を形成してもよい。

【００５０】この製造方法によれば、第１〜３の発明の
半導体装置の製造方法の利点と同様に、ゲート電極とそ
のマスク材が、ポリシリコンとシリコン窒化膜と違って
いるため、図４(g)のエッチング工程でシリコン窒化膜
を除去する際に、ゲート電極のエッチング目減りが少な
い。また、マスク材をエッチング工程によりパターン出
しする際に、パターンの細りが生じても、微細なゲート
電極形成は容易である。ゲート酸化膜は開口部形成後あ
らためて半導体基板表面を熱酸化処理して形成している
ため、清浄でダメージフリーの膜質となっている。しき
い値電圧を制御するためのチャネルドープでは、ゲート
電極形成領域のみに不純物導入しており、ソース・ドレ
イン拡散層が形成される領域には不純物が注入されない
ため、ソース・ドレイン接合容量を抑えることができ
る。さらには、ゲート電極端下部にゲート酸化膜より高
誘電率を有するタンタルオキサイド膜が存在するため、
半導体装置の駆動力の制御性が向上する。また第３の発
明の半導体装置の製造方法に比べて、より短いゲート長
を有するゲート電極を形成することができる。

【００５１】（実施の形態５）図５は本発明において、
第５の発明の半導体装置の工程断面図である。この製造
方法によれば、第１〜４の発明の半導体装置の製造方法
と同様に微細なゲート電極形成が容易であり、ダメージ
の少ない清浄で薄いゲート酸化膜が形成できる。また、
ソース・ドレイン接合容量を抑えることができる。加え
て、低コンタクト抵抗に効果的であるシリサイド膜をゲ
ート電極、ソース・ドレイン拡散層それぞれに対して別
工程で形成することができ、またゲート電極とソース・
ドレイン拡散層間のリーク、およびソース・ドレイン拡
散層の接合リークを抑制することができる。

【００５２】まず図５(a)に示すように、半導体基板３
に砒素をエネルギー15keV、濃度2×１０の１５乗cm-2の
各条件でイオン注入し、ソース・ドレイン拡散層９を形
成する。

【００５３】次に図５(b)に示すように、ソース・ドレ
イン拡散層上にチタンシリサイド膜１２を35nm、シリコ
ン窒化膜１を105nm順番に形成する。

【００５４】次に図５(c)に示すように、所定の位置に
ドライエッチングにより、シリコン窒化膜を除去し幅20
0nmの開口部４をパターン形成してチタンシリサイド膜
を露出させた後、開口部よりチタンシリサイド膜を除去
してソース・ドレイン拡散層を露出させる。さらに、開
口部よりソース・ドレイン拡散層を20nmほど掘り込む。

【００５５】次に図５(d)に示すように、ＣＶＤ酸化膜
を全面に60nm堆積した後、エッチバック法により開口部
の側面にサイドウォール１１を形成する。次に図５(e)
に示すように、開口部より露出したソース・ドレイン拡
散層を除去し、半導体基板を露出させる。さらに露出し
た半導体基板を20nmほど掘り込む。次に図５(f)に示す
ように、二フッ化ボロンをエネルギー100keV、濃度４×
１０の１２乗cm-2の各条件でチャネルドープする。

【００５６】続いて図５(g)に示すように、熱酸化処理
によりゲート酸化膜７を4nm、開口部に露出した半導体
基板およびソース・ドレイン拡散層表面に形成する。さ
らに、ドープトポリシリコン６を堆積して開口部を埋め
込んだ後、平坦化処理をしてゲート電極を形成する。こ
の時、ドープトポリシリコンの代わりに、ノンドープの
ポリシリコンを堆積し、その後導電性をもたせるための
不純物注入をしてもよい。次に図５(h)に示すように、
ゲート電極上部にコバルトシリサイド膜を形成する。最
後に図５(i)に示すように、余分なシリサイド膜および
シリコン窒化膜を除去し半導体装置が完成する。

【００５７】この製造方法によれば、ゲート電極の下部
をソース・ドレイン拡散層および半導体基板に埋め込ん
で形成しており、またゲート電極の上部の側面はサイド
ウォールで覆われているため、エッチング工程でマスク
材であるシリコン窒化膜を除去する際に、ゲート電極の
エッチング目減りがない。また、マスク材をエッチング
工程によりパターン出しする際に、パターンの細りが生
じても、微細なゲート電極形成は容易である。

【００５８】さらには、図５(d)〜(g)の工程で分かるよ
うに、形成されるゲート電極の寸法は、フォトリソグラ
フィ工程によるパターン出しだけでなく、開口部の側面
に形成するサイドウォール膜厚によっても制御できる。
このことからも、微細なゲート長を有するゲート電極の
形成が容易である。ゲート酸化膜は開口部形成後あらた
めて半導体基板表面を熱酸化処理して形成しているた
め、清浄でダメージフリーの膜質となっている。しきい
値電圧を制御するためのチャネルドープでは、ゲート電
極形成領域のみに不純物導入しており、ソース・ドレイ
ン拡散層が形成される領域には不純物が注入されないた
め、ソース・ドレイン接合容量を抑えることができる。

【００５９】また、サイドウォールによりソース・ドレ
イン拡散層上に形成されているチタンシリサイド膜とゲ
ート電極が完全に電気的に絶縁されている。また、ゲー
ト電極の上部は半導体基板およびソース・ドレイン拡散
層から突出しており、さらにゲート電極の上部側壁には
サイドウォールが存在するため、ゲート電極上に形成さ
れているコバルトシリサイド膜とソース・ドレイン拡散
層上に形成されているチタンシリサイド膜が電気的に完
全に絶縁されている。このため、ゲート電極とソース・
ドレイン拡散層間のリークを抑制できる。

【００６０】また、ソース・ドレイン拡散層上のシリサ
イド膜とゲート電極上のシリサイド膜は別々に形成する
ことができる。ソース・ドレイン拡散層上に形成したチ
タンシリサイド膜は、ゲート電極上に形成したコバルト
シリサイド膜に比べて、高温処理時にスパイクが生成さ
れにくく、スパイクによる接合リークの増大を抑制する
ことができる。

【００６１】

【発明の効果】以上のように本発明は、ゲート電極とそ
のパターン形成のためのマスク材では、その膜種が違う
ためエッチング工程でパターン形成する場合に、ゲート
電極のエッチング目減りが少ない。

【００６２】また、マスク材をパターン出しする際、パ
ターンの細りが生じても、そのマスクにゲート電極材料
を堆積させてゲート電極を形成するために、微細なゲー
ト電極パターン形成が容易である。さらには形成される
ゲート電極の寸法は、フォトリソグラフィ工程によるパ
ターン出しだけでなく、開口部の側面に形成するサイド
ウォール膜厚によっても制御できる。このことからも、
微細なゲート長を有するゲート電極の形成が容易であ
る。ゲート酸化膜は、ゲート電極のマスク材の開口部を
形成後あらためて半導体基板表面を熱酸化処理により形
成しているので、清浄でダメージフリーの膜質である。

【００６３】しきい値電圧を制御するためのチャネルド
ープでは、ゲート電極形成領域のみに不純物導入してお
り、ソース・ドレイン拡散層が形成される領域には不純
物が注入されないため、ソース・ドレイン接合容量を抑
えることができる。ゲート電極構造が逆Ｔ字型をしてい
る半導体装置では、ゲート電極と高濃度であるソース・
ドレイン拡散層がオフセット状態とならず、高駆動力が
期待でき、駆動力の制御性も高い。また、ゲート電極の
絶縁膜の膜種を部分的に変更できる半導体装置では、高
誘電率の膜種を利用することにより、駆動力の制御性を
向上することができる。さらには、埋め込みゲート電極
構造を有する半導体装置では、低コンタクト抵抗化に効
果的なシリサイド膜形成の際に問題点となるリークを容
易に抑制することができる。このように、本発明は高性
能・高信頼性である半導体装置およびその製造方法を提
供することができる。

【図面の簡単な説明】

【図１】本発明における実施の形態１における半導体装
置の工程断面図

【図２】本発明における実施の形態２における半導体装
置の工程断面図

【図３】本発明における実施の形態３における半導体装
置の工程断面図

【図４】本発明における実施の形態４における半導体装
置の工程断面図

【図５】本発明における実施の形態４における半導体装
置の工程断面図

【図６】従来例の半導体装置の工程断面図

【符号の説明】１シリコン窒化膜２ａ熱酸化膜２ｂＣＶＤ酸化膜３半導体基板４開口部５チャネルドープ領域６ドープトポリシリコン７ゲート酸化膜８不純物拡散層９ソース・ドレイン拡散層１０タンタルオキサイド膜１１サイドウォール１２Ｔｉシリサイド膜１３Ｃｏシリサイド膜１４フォトレジスト１５ＬＤＤ拡散層

Claims

【特許請求の範囲】

【請求項１】半導体基板と選択性のある第１絶縁膜を前
記半導体基板上に形成する工程と、前記第１絶縁膜と選
択性のある第２絶縁膜を前記第１絶縁膜上に形成する工
程と、前記第２絶縁膜に開口部を形成して前記第１絶縁
膜を露出させる工程と、前記第２絶縁膜に形成された前
記開口部に露出した前記第１絶縁膜を除去して前記半導
体基板を露出し前記第１絶縁膜および第２絶縁膜にわた
る開口部を形成する工程と、前記開口部の側面に側壁を
形成する工程と、前記開口部に露出した前記半導体基板
にのみしきい値電圧を設定するためにチャネルドープす
る工程と、前記開口部に露出した前記半導体基板の表面
を熱酸化しゲート酸化膜を形成する工程と、前記ゲート
酸化膜上に導電性の堆積層を形成して前記開口部を埋め
ゲート電極を形成する工程と、前記第２絶縁膜を除去す
る工程と、前記ゲート電極をマスクとして第１不純物を
注入しソース・ドレイン拡散層を形成する工程と、前記
側壁および第１絶縁膜を除去する工程と、前記第１不純
物と同導電型の第２不純物を注入して前記ソース・ドレ
イン拡散層より低濃度である不純物拡散層を形成する工
程を経て、半導体装置を作製することを特徴とする半導
体装置の製造方法。
【請求項２】請求項１に記載した工程と同様な工程を経
て開口部に露出した第１絶縁膜を除去して半導体基板を
露出し前記第１絶縁膜および第２絶縁膜にわたる開口部
を形成する工程と、前記開口部に露出した前記第１絶縁
膜のみを除去し前記開口部において前記第１絶縁膜に形
成された部分の開口のみを大きくする工程と、前記開口
部に露出した前記半導体基板にのみしきい値電圧を設定
するためにチャネルドープする工程と、前記開口部に露
出した前記半導体基板の表面を熱酸化しゲート酸化膜を
形成する工程と、前記ゲート酸化膜上に導電性の堆積層
を形成して前記開口部を完全に埋め込んでしまいチャネ
ル長方向の断面が逆Ｔ字型をしているゲート電極を形成
する工程と、前記第２絶縁膜および第１絶縁膜を除去す
る工程と、前記ゲート電極をマスクとして第１不純物を
注入して不純物拡散層と前記不純物拡散層よりも高濃度
であるソース・ドレイン拡散層を同時に形成する工程を
経て、半導体装置を作製することを特徴とする半導体装
置の製造方法。
【請求項３】請求項２に記載した工程と同様な工程をへ
て半導体基板上にチャネル長方向の断面が逆Ｔ字型をし
ているゲート電極を形成する工程と、前記ゲート電極お
よび半導体基板の表面に熱酸化膜をする工程と、前記ゲ
ート電極をマスクとして第１不純物を注入して不純物拡
散層と前記不純物拡散層よりも高濃度であるソース・ド
レイン拡散層を同時に形成する工程を経て、半導体装置
を作製することを特徴とする半導体装置の製造方法。
【請求項４】請求項２に記載した工程と同様な工程をへ
て半導体基板上にチャネル長方向の断面が逆Ｔ字型をし
ているゲート電極を形成する工程と、前記ゲート電極を
マスクとして第２不純物を注入して不純物拡散層を形成
する工程と、前記ゲート電極の側面にゲート側壁を形成
する工程と、前記ゲート電極およびゲート側壁をマスク
として、前記第２不純物と同導電型の第１不純物を注入
して前記不純物拡散層より高濃度であるソース・ドレイ
ン拡散層を形成する工程を経て、半導体装置を作製する
ことを特徴とする半導体装置の製造方法。
【請求項５】半導体基板上に第１絶縁膜を形成する工程
と、前記第１絶縁膜上に誘電膜を形成する工程と、前記
誘電膜上に第２絶縁膜を形成する工程と、前記第２絶縁
膜に開口部を形成して前記誘電膜を露出させる工程と、
前記開口部に露出した前記誘電膜を除去して前記第１絶
縁膜を露出させる工程と、前記開口部に露出した前記第
１絶縁膜を除去して前記半導体基板を露出し前記第１絶
縁膜と誘電膜および第２絶縁膜にわたる開口部を形成す
る工程と、前記開口部に露出した前記半導体基板にのみ
しきい値電圧を設定するためにチャネルドープする工程
と、前記開口部に露出した前記半導体基板の表面を熱酸
化し前記誘電膜より誘電率の低いゲート酸化膜を形成す
る工程と、前記ゲート酸化膜上に導電性の堆積層を形成
して前記開口部を埋めゲート電極を形成する工程と、前
記第２絶縁膜を除去する工程と、前記ゲート電極をマス
クとして第２不純物を注入して不純物拡散層を形成する
工程と、前記ゲート電極の側面にゲート側壁を形成する
工程と、前記ゲート側壁の下部に存在しない前記誘電膜
および第１絶縁膜を除去する工程と、前記ゲート電極お
よびゲート側壁をマスクとして、前記第２不純物と同導
電型の第１不純物を注入して前記不純物拡散層より高濃
度であるソース・ドレイン拡散層を形成する工程を経
て、半導体装置を作製することを特徴とする半導体装置
の製造方法。
【請求項６】請求項５に記載した工程と同様な工程を経
て第２絶縁膜に開口部を形成して誘電膜を露出させる工
程と、前記開口部が形成された前記第２絶縁膜の側面に
側壁を形成する工程と、前記開口部より露出している前
記誘電膜を除去して前記第１絶縁膜を露出させる工程
と、前記開口部に露出した前記第１絶縁膜を除去して前
記半導体基板を露出し前記第１絶縁膜と誘電膜および第
２絶縁膜にわたる開口部を形成する工程と、前記開口部
に露出した前記半導体基板にのみしきい値電圧を設定す
るためにチャネルドープする工程と、前記側壁を除去す
る工程と、前記開口部に露出した前記半導体基板の表面
を熱酸化し前記誘電膜より誘電率の低いゲート酸化膜を
形成する工程と、前記ゲート酸化膜上に導電性の堆積層
を形成して前記開口部を埋めゲート電極を形成する工程
と、前記第２絶縁膜と前記ゲート電極下端部分に存在す
る以外の前記誘電膜および第１絶縁膜を除去する工程
と、第２不純物を注入して不純物拡散層を形成する工程
と、前記ゲート電極の側面にゲート側壁を形成する工程
と、前記ゲート電極およびゲート側壁をマスクとして、
前記第２不純物と同導電型の第１不純物を注入して前記
不純物拡散層より高濃度であるソース・ドレイン拡散層
を形成する工程を経て、半導体装置を作製することを特
徴とする半導体装置の製造方法。
【請求項７】半導体基板上に第１不純物を注入してソー
ス・ドレイン拡散層を形成する工程と、前記ソース・ド
レイン拡散層上に第１シリサイド膜を形成する工程と、
前記第１シリサイド膜上に第２絶縁膜を形成する工程
と、前記第２絶縁膜に開口部を形成して前記第１シリサ
イド膜を露出させる工程と、前記開口部に露出した前記
第１シリサイド膜を除去してソース・ドレイン拡散層を
露出させる工程と、前記開口部に露出したソース・ドレ
イン拡散層の表面一部分を除去し前記第２絶縁膜と第１
シリサイド膜およびソース・ドレイン拡散層にわたる開
口部を形成する工程と、前記開口部の側面に側壁を形成
する工程と、前記開口部に露出したソース・ドレイン拡
散層を除去し半導体基板を露出させる工程と、前記開口
部に露出した半導体基板の表面一部分を除去し前記第２
絶縁膜と前記第１シリサイド膜とソース・ドレイン拡散
層および半導体基板にわたる開口部を形成する工程と、
前記開口部に露出した前記半導体基板にのみしきい値電
圧を設定するためにチャネルドープする工程と、前記開
口部に露出した前記半導体基板およびソース・ドレイン
拡散層の表面を熱酸化しゲート酸化膜を形成する工程
と、前記ゲート酸化膜上に導電性の堆積層を形成して前
記開口部を埋めゲート電極を形成する工程と、前記ゲー
ト電極上部に第２シリサイド膜を形成する工程と、前記
第２絶縁膜を除去する工程を経て、半導体装置を作製す
ることを特徴とする半導体装置の製造方法。
【請求項８】前記第１不純物が砒素もしくは燐であり、
前記第２不純物が砒素もしくは燐であることを特徴とす
る請求項１〜７のいずれかに記載の半導体装置の製造方
法。
【請求項９】前記第１不純物が硼素か二フッ化硼素もし
くはインジウムであり、前記第２不純物が硼素か二フッ
化硼素もしくはインジウムであることを特徴とする請求
項１〜７のいずれかに記載の半導体装置の製造方法。
【請求項１０】前記第１絶縁膜が熱酸化膜もしくはＣＶ
Ｄ酸化膜であり、前記第２絶縁膜がシリコン窒化膜であ
ることを特徴とする請求項１〜７のいずれかに記載の半
導体装置の製造方法。
【請求項１１】前記誘電膜がタンタルオキサイド膜であ
ることを特徴とする請求項５および６に記載の半導体装
置の製造方法。
【請求項１２】前記第１シリサイド膜がチタンシリサイ
ド膜であり、前記第２シリサイド膜がコバルトシリサイ
ド膜であることを特徴とする請求項７に記載の半導体装
置の製造方法。
【請求項１３】半導体基板上に形成されたゲート電極
と、前記ゲート電極の側面に形成されたゲート側壁と、
前記ゲート電極下端に接しかつ前記ゲート側壁および半
導体基板に挟まれた領域に形成されており前記ゲート電
極のゲート酸化膜の誘電率よりも高い誘電率を有する誘
電膜と、前記ゲート電極端および誘電膜の直下にありか
つ前記半導体基板に形成された不純物拡散層と、前記誘
電膜の直下にありかつ前記不純物拡散層に対してチャネ
ルとは反対側の半導体基板に形成されており前記不純物
拡散層より高濃度であるソース・ドレイン拡散層の構成
を有することを特徴とする半導体装置。
【請求項１４】請求項１３記載の半導体装置と同様な構
成であって、半導体基板上に形成されたゲート電極と、
前記ゲート電極下端の一部分に形成されており前記ゲー
ト電極のゲート酸化膜の誘電率よりも高い誘電率を有す
る誘電膜と、前記ゲート電極および誘電膜の側面に形成
されたゲート側壁と、すくなくとも前記誘電膜の直下に
ありかつ前記半導体基板に形成された不純物拡散層と、
すくなくとも前記ゲート側壁の直下にあり前記不純物拡
散層に対してチャネルとは反対側の半導体基板に形成さ
れており前記不純物拡散層より高濃度であるソース・ド
レイン拡散層の構成を有することを特徴とする半導体装
置。
【請求項１５】半導体基板に形成されたソース・ドレイ
ン拡散層と、下部は前記ソース・ドレイン拡散層を貫通
して前記半導体基板に埋め込まれており上部は半導体基
板表面から突出しているゲート電極と、前記ソース・ド
レイン拡散層の表面に形成された第１シリサイド膜と、
前記ゲート電極の最上面に形成された第２シリサイド膜
と、前記ゲート電極の側面に接しておりかつ前記第１シ
リサイド膜を貫通して前記ソース・ドレイン拡散層の一
部分にまで掘り込まれて形成されており前記第１シリサ
イド膜とゲート電極を完全に電気的に絶縁するゲート側
壁の構成を有することを特徴とする半導体装置。
【請求項１６】前記第１シリサイド膜がチタンシリサイ
ド膜であり、前記第２シリサイド膜がコバルトシリサイ
ド膜であることを特徴とする請求項１５に記載の半導体
装置。