KR101194973B1 - 반도체 소자의 트랜지스터 및 그 형성방법 - Google Patents

반도체 소자의 트랜지스터 및 그 형성방법 Download PDF

Info

Publication number
KR101194973B1
KR101194973B1 KR1020100039014A KR20100039014A KR101194973B1 KR 101194973 B1 KR101194973 B1 KR 101194973B1 KR 1020100039014 A KR1020100039014 A KR 1020100039014A KR 20100039014 A KR20100039014 A KR 20100039014A KR 101194973 B1 KR101194973 B1 KR 101194973B1
Authority
KR
South Korea
Prior art keywords
gate electrode
nitrogen
transistor
recess
gate
Prior art date
Application number
KR1020100039014A
Other languages
English (en)
Other versions
KR20110119356A (ko
Inventor
장경철
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100039014A priority Critical patent/KR101194973B1/ko
Priority to US12/839,244 priority patent/US8530962B2/en
Publication of KR20110119356A publication Critical patent/KR20110119356A/ko
Application granted granted Critical
Publication of KR101194973B1 publication Critical patent/KR101194973B1/ko
Priority to US13/960,512 priority patent/US8835259B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Materials Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 소자의 트랜지스터 및 그 형성방법에 관한 것으로, 특히 게이트 전극 상부의 일함수는 감소시켜 GIDL을 감소시키면서, 게이트 전극 하부의 일함수는 높게 유지시켜 트랜지스터의 문턱전압은 유지시킴으로써, 트랜지스터의 누설전류를 감소시켜 반도체 소자의 읽기 시간 및 쓰기 시간을 감소시키는 반도체 소자의 트랜지스터 및 그 형성방법에 관한 것이다.
본 발명의 반도체 소자의 트랜지스터는 반도체 기판에 소정 깊이로 형성된 리세스, 상기 리세스의 내에 형성되는 제 1 게이트 전극 및 상기 제 1 게이트 전극의 상부에 형성되며, 질소(N), 산소(O), 비소(As), 알루미늄(Al) 및 수소(H) 중 하나 이상의 이온이 주입된 제 2 게이트 전극을 포함하는 것을 특징으로 한다.

Description

반도체 소자의 트랜지스터 및 그 형성방법{TRANSISTOR OF SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
본 발명은 반도체 소자의 트랜지스터 및 그 형성방법에 관한 것이다. 보다 상세하게는 매립형 게이트를 포함하는 반도체 소자의 트랜지스터 및 그 형성방법에 관한 것이다.
반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성함으로써 비트라인의 기생 캐패시턴스도 감소시킬 수 있는 매립형 게이트(Buried Gate)가 연구되고 있다.
한편, A Dual-Metal Gate CMOS Technology Using Nitrogen-Concentration- Controlled TinX Film (Hitoshi Wakabayashi et al; IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 48, NO. 10, October 2001; 이하 ‘선행논문’이라 한다)을 참조하면, 트랜지스터의 플래너 게이트(Planar Gate)에서 티타늄 질화막(TiN)에 질소 이온(N+)을 주입하면, TiN의 질소 조성이 증가하면서 일함수(φ; work function; 물질 내에 있는 전자 하나를 밖으로 끌어내는 데 필요한 최소의 일 또는 에너지)가 약 100mV 감소한다는 점이 알려진 바 있다.
그러나 이러한 선행논문의 플래너 게이트는 ‘게이트와 접합영역(junction)이 접하는 영역’이 ‘게이트 하부의 채널 영역’과 동일하기 때문에, 선행논문과 같이 질소 이온 주입에 의해 일함수가 감소하게 되면 트랜지스터의 문턱전압(Threshold voltage) 또한 감소하기 때문에 트랜지스터의 성능이 저하되는 문제점이 있다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 게이트 전극 상부의 일함수는 감소시켜 GIDL 누설전류를 감소시키면서, 게이트 전극 하부의 일함수는 높게 유지시켜 트랜지스터의 문턱전압은 유지시킴으로써, 트랜지스터의 누설전류를 감소시키고 반도체 소자의 읽기 시간 및 쓰기 시간을 감소시키는 반도체 소자의 트랜지스터 및 그 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에 따르는 반도체 소자의 트랜지스터는 반도체 기판에 소정 깊이로 형성된 리세스, 상기 리세스의 내에 형성되는 제 1 게이트 전극 및 상기 제 1 게이트 전극의 상부에 형성되며, 질소(N), 산소(O), 비소(As), 알루미늄(Al) 및 수소(H) 중 하나 이상의 이온이 주입된 제 2 게이트 전극을 포함하여, 게이트 전극 상부의 일함수는 감소시켜 GIDL 누설전류를 감소시키면서, 게이트 전극 하부의 일함수는 높게 유지시키는 것을 특징으로 한다.
이 때 상기 제 1 게이트 전극 및 제 2 게이트 전극은 TiN, TaN 또는 Mo 중 하나 이상을 포함하는 것이 바람직하다.
나아가 상기 제 2 게이트 전극에는 질소(N) 이온이 주입되고, 상기 제 1 게이트 전극의 질소 농도보다 상기 제 2 게이트 전극의 질소 농도가 더 높은 경우, 게이트 전극의 상부에서는 일함수가 감소하고 하부에서는 일함수를 유지시킬 수 있다.
또한, 상기 제 1 게이트 전극의 질소(N) 농도가 1일 경우, 상기 제 2 게이트 전극의 질소(N) 농도는 1.001 이상 2 이하가 되면, 마찬가지로 게이트 전극의 상부에서는 일함수가 감소하고 하부에서는 일함수를 유지시킬 수 있다.
그리고 상기 제 2 게이트 전극의 높이는 상기 제 1 게이트 전극의 높이 대비 0.1% 이상 80% 이하인 것이 바람직하다.
아울러 상기 제 1 게이트 전극과 제 2 게이트 전극의 중심 부분에 매립되는 텅스텐(W) 층을 더 포함하여, 반도체 소자의 읽기 시간 및 쓰기 시간을 감소시키는 것을 특징으로 한다.
나아가 상기 리세스에서 상기 제 2 게이트 전극의 상부에 매립되며, 산화막 또는 질화막을 포함하는 절연막을 더 포함하여, 게이트 전극 물질을 외부로부터 보호하는 것을 특징으로 한다.
또한 상기 리세스와 상기 게이트 전극 사이에 증착되는 게이트 산화막을 더 포함하는 것이 바람직하다.
한편, 본 발명에 따르는 반도체 소자의 트랜지스터 형성방법은, 반도체 기판에 소정 깊이의 리세스를 형성하는 단계, 상기 리세스 내에 게이트 전극을 매립 형성하는 단계, 상기 게이트 전극의 상부에 이온을 주입하여, 상기 게이트 전극의 상부에 이온 주입된 게이트 전극을 형성하는 단계를 포함하고, 상기 주입되는 이온은 질소(N), 산소(O), 비소(As), 알루미늄(Al) 및 수소(H) 중 하나 이상을 포함하여, 게이트 전극 상부의 일함수는 감소시켜 GIDL 누설전류를 감소시키면서, 게이트 전극 하부의 일함수는 높게 유지시키는 것을 특징으로 한다.
이 때 상기 게이트 전극은 TiN, TaN 또는 Mo 중 하나 이상을 포함하는 것이 바람직하다.
나아가 상기 주입되는 이온은 질소(N)이고, 상기 이온 주입되지 않은 게이트 전극의 질소(N) 농도가 1일 경우, 상기 이온 주입된 게이트 전극의 질소(N) 농도는 1.001 이상 2 이하로 형성되고, 상기 이온 주입된 게이트 전극의 높이는 상기 이온 주입되지 않은 게이트 전극의 높이 대비 0.1% 이상 80% 이하인 경우, 게이트 전극의 상부에서는 일함수가 감소하고 하부에서는 일함수를 유지시킬 수 있다.
또한 상기 TiN을 포함하는 게이트 전극의 중심 부분에 텅스텐(W) 층을 매립하여 형성하는 단계를 더 포함하여, 반도체 소자의 읽기 시간 및 쓰기 시간을 감소시키는 것을 특징으로 한다.
그리고 상기 이온 주입된 게이트 전극을 형성하는 단계 후, 상기 리세스에서 이온 주입된 게이트 전극의 상부에 산화막 또는 질화막을 포함하는 절연막을 매립하는 단계를 더 포함하여, 게이트 전극 물질을 외부로부터 보호하는 것을 특징으로 한다.
나아가 상기 리세스에 게이트 전극을 매립하여 형성하는 단계는, 상기 리세스를 포함한 반도체 기판의 표면에 게이트 산화막을 소정 두께 증착하는 단계, 상기 리세스를 포함한 반도체 기판의 전면에 게이트 전극 물질을 증착하는 단계, 상기 게이트 전극 물질의 상부를 CMP(Chemical Mechanical Polishing)로 평탄화시키는 단계 및 상기 평탄화 공정 후 잔류된 게이트 전극의 상부를 에치백으로 일부 제거하여 게이트 전극들을 분리시키는 단계를 포함하는 것이 바람직하다.
본 발명의 반도체 소자의 트랜지스터 및 그 형성방법은 게이트 전극 상부의 일함수는 감소시켜 GIDL을 감소시키면서, 게이트 전극 하부의 일함수는 높게 유지시켜 트랜지스터의 문턱전압은 유지시킴으로써, 트랜지스터의 누설전류를 감소시키고 반도체 소자의 읽기 시간 및 쓰기 시간을 감소시키는 효과를 제공한다.
도 1은 TiN 층을 게이트 전극으로 사용한 반도체 소자의 트랜지스터를 도시한 단면도;
도 2는 TiN 층에 질소이온을 주입하여 게이트 전극으로 사용한 반도체 소자의 트랜지스터를 도시한 단면도;
도 3 및 도 4는 도 2에 도시된 반도체 소자의 트랜지스터를 형성하는 방법을 도시한 도면; 그리고,
도 5는 본 발명에 따르는 반도체 소자의 트랜지스터의 다른 실시예를 도시한 도면이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 트랜지스터 및 그 형성방법의 일실시예에 대해 상세히 설명하기로 한다.
도 1은 TiN 층을 게이트 전극으로 사용한 반도체 소자의 트랜지스터를 도시한 단면도이다. 단 이 때 본 발명의 게이트 전극이 TiN으로만 한정되는 것은 아니며, 탄탈륨 질화막(TaN) 또는 몰리브덴(Mo)과 같은 물질도 게이트 전극의 물질로 포함될 수 있다. 이하 본 명세서에서는 바람직한 실시예로서 TiN 물질을 일예로 들어 설명한다. 도 1을 참조하면, 본 발명에 따르는 반도체 소자는 기판(10)에 형성되는 활성영역(12; Active region)과, 이 활성영역(12)을 정의하는 소자분리막(14; Device isolation film)을 포함한다.
소자분리막(14)은 기판(10)에 소정 깊이의 트렌치(trench)를 형성한 후, 이 트렌치에 SOD(Spin On Dielectric) 또는 HDP(High Density Plasma) 등의 산화막을 매립하는 방식(STI; Shallow Trench Isolation)으로 형성되는 것이 바람직하다. 이 트렌치에 산화막을 매립하기 전에 트렌치 표면에 월 산화막(Wall Oxide), 라이너 질화막(liner Nitride) 또는 라이너 산화막(liner Oxide; 15) 등을 얇은 두께로 증착하는 것도 가능하다.
그리고 반도체 기판(10)에서 게이트 전극(26)의 좌우에는 소스(Source)와 드레인(Drain)으로 작용하여 트랜지스터를 구성하는 접합영역(11; junction)이 구비된다. 이 접합영역(11)은 기판(10) 표면에 접합영역(11)을 노출시키는 마스크(미도시)를 형성한 뒤 이온 주입하는 방식으로 형성된다.
아울러 반도체 기판(10)에서 리세스(22)에 매립되어 형성되는 매립형 게이트(buried gate)가 구비된다. 매립형 게이트는 활성영역(12) 및 소자분리막(14)에 형성되는 소정 깊이의 리세스(22), 이 리세스(22) 표면에 얇은 두께로 형성되는 게이트 산화막(24), 그리고 게이트 산화막(24)이 표면에 형성된 리세스(22)를 채우며 매립되는 게이트 전극(26)을 포함한다. 앞서 설명한 바와 같이 도 1에 도시된 실시예의 게이트 전극(26)은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN) 또는 몰리브덴(Mo) 중 하나 이상으로 이루어지는 것이 바람직하다.
이 매립형 게이트를 형성하는 방법은, 먼저 반도체 기판(10)의 상부에 리세스(22) 영역을 노출시키는 하드마스크(18)를 형성한다. 이후 이 하드마스크(18)를 마스크로 활성영역(12) 및 소자분리막(14)을 식각하여 소정 깊이의 리세스(22)를 형성하는데, 이 때 실리콘(Si; 활성영역)과 산화막(SiOx; 소자분리막)의 식각선택비 차이에 의해 소자분리막(14) 부분의 리세스(22)가 더 깊게 형성된다. 그리고 리세스(22)의 표면에 게이트 산화막(24)을 얇게 증착한 후, 게이트 전극(26) 물질인 TiN을 증착한다. 이후 도 1에는 도시되어 있지 않으나, 게이트 전극(26)의 상부를 CMP(Chemical Mechanical Polishing)로 평탄화시키고, 에치백(etch back)으로 게이트 전극(26)의 상부를 제거함으로써 게이트 전극(26)들을 서로 분리시킨다.
상술한 방법에 의해 상술한 구조로 형성된 매립형 게이트는 기판(10)의 하부에 매립되어 형성됨으로써, 비트라인과의 기생 캐패시턴스를 감소시키는 효과를 얻을 수 있다. 그런데 도 1에서 ‘A'로 표시된 바와 같이 게이트 전극(26)과 접합영역(11)이 서로 접하는 영역이 존재하고, 이 영역에서 GIDL(Gate Induced Drain Leakage)이라는 누설전류가 발생한다. 이 GIDL 누설전류가 발생하면 저장된 전하가 방전되면서 반도체의 리텐션(retention) 특성이 열화되고, 리프레쉬(refresh) 특성 또한 악화되기 때문에, GIDL 누설전류를 감소시킬 필요가 있다.
도 2는 TiN 층에 질소이온을 주입하여 게이트 전극으로 사용한 반도체 소자의 트랜지스터를 도시한 단면도로서, 본 발명의 바람직한 실시예를 도시한 도면이다.
도 2를 참조하면, 본 발명의 실시예에서는 게이트 전극이 리세스(22) 하부에 위치한 제 1 게이트 전극(26)과 리세스(22) 상부에 위치한 제 2 게이트 전극(27)을 포함한다. 제 1 및 제 2 게이트 전극(26, 27)은 모두 TiN을 포함하며, 제 2 게이트 전극(27)은 제 1 게이트 전극(26)에 질소(N), 산소(O), 비소(As), 알루미늄(Al) 및 수소(H) 중 하나 이상의 이온이 주입된 구조로 형성된다. 가장 바람직하게는 제 2 게이트 전극(27)은 최초 제 1 게이트 전극(27)과 동일하게 TiN으로 형성된 후, 질소 이온이 주입되어 질소(N) 농도가 높은 TiN으로 형성된다.
이와 같이 TiN을 포함하는 게이트 전극에 질소 이온 등의 이온이 주입되면 게이트 전극 물질의 일함수(work function)가 감소하게 되므로(선행논문 참조), 게이트 전극이 접합영역(11)과 접하는 영역에서 GIDL 누설전류가 발생하는 것을 방지할 수 있게 된다.
만일 질소 이온 등의 이온이 TiN을 포함하는 게이트 전극 전체에 주입되고 게이트 전극 전체의 일함수가 감소한다면, 채널(Channel)이 형성되는 게이트 전극 하부에서도 일함수가 감소하면서 트랜지스터의 문턱 전압(Vt; Threshold Voltage)이 감소하게 되어 트랜지스터의 성능이 감소할 수 있다.
그러나 도 2에 도시된 바와 같이 게이트 전극이 하부의 TiN 층(26; 제 1 게이트 전극)과 상부의 이온 주입된 TiN 층(27; 제 2 게이트 전극)을 포함하는 구조로 형성되면, 접합영역(11)과 접하는 게이트 전극의 상부 영역에서는 일함수가 감소하여 GIDL 누설전류가 감소하게 되지만, 채널이 형성되는 게이트 전극의 하부 영역에서는 일함수가 감소하지 않아 문턱전압을 높게 유지할 수 있게 된다(TaN 또는 Mo 재질의 게이트 전극을 적용한 경우에도 마찬가지임).
그리고 도 2에 도시되지 않았으나, 매립형 게이트의 리세스(22)에서 게이트 전극(26, 27)이 매립되고 남는 공간에는 산화막이나 질화막을 포함하는 절연막을 매립시킴으로써 게이트 전극(26, 27)을 보호하는 것이 바람직하다.
지금까지는 도 2에 도시된 반도체 소자에서 게이트 전극(26, 27) 부분을 설명하였고, 활성영역(12)과 소자분리막(14), 매립형 게이트의 나머지 구성들은 도 1에 도시된 구성과 동일하므로 중복되는 설명은 생략한다.
한편, 도 3 및 도 4는 도 2에 도시된 반도체 소자의 트랜지스터를 형성하는 방법을 도시한 도면이다. 위 도 1에 대한 설명과 동일한 방법으로 활성영역(12) 및 소자분리막(14) 및 접합영역(11) 등을 형성하고, 하드마스크 패턴(18)을 마스크로 매립형 게이트를 형성하기 위한 리세스(22)를 활성영역(12)과 소자분리막(14)에 형성한다.
그리고 도 3에 도시된 바와 같이 리세스(22)의 소정 깊이를 매립하도록 게이트 전극(26)을 형성한다. 이 게이트 전극(26)은 TiN, TaN 또는 Mo 중 하나 이상을 포함하는 것이 바람직하다.
이후 도 4에 도시된 바와 같이 하드마스크 패턴(18)을 마스크로 이온 주입을 실시하여, 게이트 전극(26)은 이온이 주입되지 않은 제 1 게이트 전극(26)과 이온이 주입된 제 2 게이트 전극(27)으로 구분되는 구조가 된다. 이 때 주입되는 이온은 질소(N), 산소(O), 비소(As), 알루미늄(Al) 및 수소(H) 중 하나 이상을 포함할 수 있다.
이 때 제 2 게이트 전극(27)의 높이는 제 1 게이트 전극(26)의 높이 대비 0.1% 이상 80% 이하의 범위인 것이 바람직하다. 즉, 이온 주입된 제 2 게이트 전극(27)의 높이가 제 1 게이트 전극의 높이에 매우 낮더라도(0.1% 일 경우) 일함수 감소 효과는 발생하며, 제 2 게이트 전극(27)의 높이가 높아질수록 일함수 감소 효과는 증가한다. 다만 제 2 게이트 전극(27)의 높이가 제 1 게이트 전극(26)의 높이의 80%를 초과하게 되면, 채널 영역에 인접한 제 1 게이트 전극(26)의 일함수에도 영향을 미치게 되어 문턱전압이 낮아지고 트랜지스터 성능이 감소하게 된다.
그리고 제 2 게이트 전극(27)에 질소(N) 이온이 주입될 경우에 제 2 게이트 전극(27)은 질소 농도가 높은 TiN 재질이 된다. 이 때 제 1 게이트 전극(26) 또한 TiN 재질이며, 제 1 게이트 전극(26)에 포함된 질소(N)의 농도를 ‘1’이라고 하면 제 2 게이트 전극(27)에서의 질소(N) 농도는 ‘1.001 이상 2 이하’인 것이 바람직하다. 즉, 주입된 질소(N) 이온의 양이 애초 TiN에 포함된 질소(N)에 비하여 0.1% 정도만 되어도 일함수 감소 효과는 발생하며, 주입되는 질소 이온의 양이 많아질수록 일함수 감소 효과는 증가한다. 다만 제 2 게이트 전극(27)에서의 질소량이 제 1 게이트 전극(26)에서의 질소량 두 배를 초과하게 되면, 제 1 게이트 전극(26)의 일함수에도 영향을 미치게 되어 문턱전압이 낮아지고 트랜지스터 성능이 감소하게 된다.
도 5는 본 발명에 따르는 반도체 소자의 트랜지스터의 다른 실시예를 도시한 도면이다. 도 5를 참조하면 게이트 전극은 TiN을 포함하는 제 1 및 제 2 게이트 전극(26, 27) 뿐만 아니라 텅스텐 층(28)도 포함하는 적층 구조로 형성된다. 즉, 게이트 전극은 리세스(22) 표면에 형성된 TiN 층(26, 27)과 이 TiN 층(26, 27)이 형성된 리세스(22)의 중심 부분을 매립하는 텅스텐 층(28)을 포함하여 형성된다. 이와 같이 게이트 전극이 TiN과 텅스텐(W) 적층 구조로 형성되면 TiN 구조에 비하여 저항이 감소하여 반도체 소자의 읽기 시간(read time) 및 쓰기 시간(write time)이 감소하는 장점이 있다.
이 때 텅스텐 층(W)을 형성하는 방법은, ① 먼저 TiN을 포함하는 게이트 전극(26)을 리세스(22)에 매립하여 형성한 후, ② 매립된 게이트 전극(26) 물질을 에치백으로 일부 식각하여, 리세스(22) 표면에만 잔류시킨 뒤, ③ 텅스텐(W)을 매립한 후 에치백으로 텅스텐 일부를 식각하여, 도 5에 도시된 바와 같은 텅스텐과 TiN이 적층된 구조를 형성하는 것이 바람직하다. 이후 ④ 이온 주입을 통해 게이트 전극(26)의 상부를 이온 주입된 제 2 게이트 전극(27)을 형성한다.
도 5에 도시된 TiN(26)과 텅스텐(27) 적층 구조에서도 TiN 층(26; 제 1 게이트 전극)의 상부에 이온을 주입하여 이온 주입된 TiN 층(27; 제 2 게이트 전극)을 형성하는 구성이 동일하게 적용될 수 있다. 이 경우에 텅스텐 층(28)에도 이온이 주입되나 이는 GIDL 누설전류나 문턱전압에는 영향을 미치지 않고, 접합영역(11)과 접하는 제 2 게이트 전극(27) 부분은 이온 주입에 의해 일함수가 감소하여 GIDL 누설전류가 감소되고, 채널이 형성되는 제 1 게이트 전극(26) 부분은 일함수가 감소하지 않아 문턱전압을 높게 유지할 수 있으므로 트랜지스터의 누설전류를 감소시키고 반도체 소자의 읽기 시간 및 쓰기 시간을 감소시킬 수 있게 된다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
10 : 기판 11 : 접합영역
12 : 활성영역 14 : 소자분리막
15 : 월 산화막 등 18 : 하드마스크 패턴
22 : 리세스 24 : 게이트 산화막
26 : 제 1 게이트 전극 27 : 제 2 게이트 전극
28 : 텅스텐 층

Claims (14)

  1. 매립형 게이트를 포함하는 반도체 소자의 트랜지스터에 있어서,
    반도체 기판에 소정 깊이로 형성된 리세스;
    상기 리세스의 내에 형성되는 제 1 게이트 전극; 및
    상기 제 1 게이트 전극의 상부에 형성되며, 질소(N) 이온이 주입된 제 2 게이트 전극
    을 포함하며,
    상기 제 1 게이트 전극의 질소 농도보다 상기 제 2 게이트 전극의 질소 농도가 더 높고,
    상기 제 2 게이트 전극의 질소(N) 농도는,
    상기 제 1 게이트 전극의 일함수 및 상기 트랜지스터의 문턱전압을 감소시키지 않는 농도인 것을 특징으로 하는 반도체 소자의 트랜지스터.
  2. 청구항 1에 있어서,
    상기 제 1 게이트 전극 및 제 2 게이트 전극은 TiN, TaN 또는 Mo 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  3. 삭제
  4. 청구항 1에 있어서,
    상기 제 1 게이트 전극의 질소(N) 농도가 1일 경우,
    상기 제 2 게이트 전극의 질소(N) 농도는 1.001 이상 2 이하인 것을 특징으로 하는 반도체 소자의 트랜지스터.
  5. 청구항 1에 있어서,
    상기 제 2 게이트 전극의 높이는,
    상기 제 1 게이트 전극의 높이 대비 0.1% 이상 80% 이하인 것을 특징으로 하는 반도체 소자의 트랜지스터.
  6. 청구항 1에 있어서,
    상기 제 1 게이트 전극과 제 2 게이트 전극의 중심 부분에 매립되는 텅스텐(W) 층을 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  7. 청구항 1에 있어서,
    상기 리세스에서 상기 제 2 게이트 전극의 상부에 매립되며, 산화막 또는 질화막을 포함하는 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터.
  8. 매립형 게이트를 포함하는 반도체소자의 트랜지스터 형성방법에 있어서,
    반도체 기판에 소정 깊이의 리세스를 형성하는 단계;
    상기 리세스에 제 1 게이트 전극을 매립 형성하는 단계; 및
    상기 제 1 게이트 전극의 상부에 이온을 주입하여, 상기 제 1 게이트 전극의 상부에 질소(N) 이온이 주입된 제 2 게이트 전극을 형성하는 단계를 포함하고,
    상기 제 1 게이트 전극의 질소 농도보다 상기 제 2 게이트 전극의 질소 농도가 더 높고,
    상기 제 2 게이트 전극의 질소(N) 농도는,
    상기 제 1 게이트 전극의 일함수 및 상기 트랜지스터의 문턱전압을 감소시키지 않는 농도인 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  9. 청구항 8에 있어서,
    상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 TiN, TaN 또는 Mo 중 하나 이상을 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  10. 청구항 8에 있어서,
    상기 제 1 게이트 전극의 질소(N) 농도가 1일 경우,
    상기 제 2 게이트 전극의 질소(N) 농도는 1.001 이상 2 이하로 형성되는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  11. 청구항 8에 있어서,
    상기 제 2 게이트 전극의 높이는,
    상기 제 1 게이트 전극의 높이 대비 0.1% 이상 80% 이하인 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  12. 청구항 8에 있어서,
    상기 제 1 게이트 전극과 제 2 게이트 전극의 중심 부분에 텅스텐(W) 층을 매립하여 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  13. 청구항 8에 있어서,
    상기 제 2 게이트 전극을 형성하는 단계 후,
    상기 리세스에서 상기 제 2 게이트 전극의 상부에 산화막 또는 질화막을 포함하는 절연막을 매립하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
  14. 청구항 8에 있어서,
    상기 리세스에 제 1 게이트 전극을 매립하여 형성하는 단계는,
    상기 리세스를 포함한 반도체 기판의 표면에 게이트 산화막을 소정 두께 증착하는 단계;
    상기 리세스를 포함한 반도체 기판의 전면에 제 1 게이트 전극 물질을 증착하는 단계;
    상기 제 1 게이트 전극 물질의 상부를 CMP(Chemical Mechanical Polishing)로 평탄화시키는 단계; 및
    상기 평탄화 공정 후 잔류된 상기 제 1 게이트 전극의 상부를 에치백으로 일부 제거하여 상기 제 1 게이트 전극들을 분리시키는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 형성방법.
KR1020100039014A 2010-04-27 2010-04-27 반도체 소자의 트랜지스터 및 그 형성방법 KR101194973B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100039014A KR101194973B1 (ko) 2010-04-27 2010-04-27 반도체 소자의 트랜지스터 및 그 형성방법
US12/839,244 US8530962B2 (en) 2010-04-27 2010-07-19 Transistor of semiconductor device and method for manufacturing the same
US13/960,512 US8835259B2 (en) 2010-04-27 2013-08-06 Transistor of semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100039014A KR101194973B1 (ko) 2010-04-27 2010-04-27 반도체 소자의 트랜지스터 및 그 형성방법

Publications (2)

Publication Number Publication Date
KR20110119356A KR20110119356A (ko) 2011-11-02
KR101194973B1 true KR101194973B1 (ko) 2012-10-25

Family

ID=44815070

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100039014A KR101194973B1 (ko) 2010-04-27 2010-04-27 반도체 소자의 트랜지스터 및 그 형성방법

Country Status (2)

Country Link
US (2) US8530962B2 (ko)
KR (1) KR101194973B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8896059B1 (en) 2013-07-24 2014-11-25 SK Hynix Inc. Semiconductor device including multi-layered gate, electronic device including the same, and method for forming the same
US9443930B2 (en) 2014-09-19 2016-09-13 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US10312243B2 (en) 2017-07-21 2019-06-04 Samsung Electronics Co., Ltd. Semiconductor memory device and method of manufacturing the same

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8860174B2 (en) * 2006-05-11 2014-10-14 Micron Technology, Inc. Recessed antifuse structures and methods of making the same
US8008144B2 (en) 2006-05-11 2011-08-30 Micron Technology, Inc. Dual work function recessed access device and methods of forming
US20070262395A1 (en) 2006-05-11 2007-11-15 Gibbons Jasper S Memory cell access devices and methods of making the same
US8530320B2 (en) * 2011-06-08 2013-09-10 International Business Machines Corporation High-nitrogen content metal resistor and method of forming same
JP2013131512A (ja) * 2011-12-20 2013-07-04 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
US20130161734A1 (en) * 2011-12-22 2013-06-27 Nan Ya Technology Corporation Transistor structure and method for preparing the same
JP2013145770A (ja) 2012-01-13 2013-07-25 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
KR20140019705A (ko) * 2012-08-07 2014-02-17 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101987995B1 (ko) * 2012-08-31 2019-06-11 에스케이하이닉스 주식회사 매립 게이트형 반도체 소자, 그 반도체 소자를 갖는 모듈 및 시스템 그리고 그 반도체 소자 제조 방법
KR20140145434A (ko) * 2013-06-13 2014-12-23 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102180049B1 (ko) * 2014-08-21 2020-11-18 에스케이하이닉스 주식회사 패싱 게이트를 갖는 반도체 장치 및 그 제조 방법
KR102293245B1 (ko) * 2015-03-27 2021-08-26 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR102511942B1 (ko) 2016-12-16 2023-03-23 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체장치 및 그 제조 방법
US10224407B2 (en) 2017-02-28 2019-03-05 Sandisk Technologies Llc High voltage field effect transistor with laterally extended gate dielectric and method of making thereof
KR20210003997A (ko) * 2019-07-02 2021-01-13 삼성전자주식회사 반도체 소자 및 그의 제조방법
US20210126103A1 (en) * 2019-10-29 2021-04-29 Micron Technology, Inc. Apparatus comprising wordlines comprising multiple metal materials, and related methods and electronic systems
US20210134972A1 (en) * 2019-11-05 2021-05-06 Applied Materials, Inc. PMOS High-K Metal Gates
CN113097302B (zh) * 2020-01-09 2022-09-27 长鑫存储技术有限公司 晶体管及其制作方法
US11101273B1 (en) 2020-02-25 2021-08-24 Nanya Technology Corporation Semiconductor structure having word line disposed over portion of an oxide-free dielectric material in the non-active region
US11227926B2 (en) * 2020-06-01 2022-01-18 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US11430793B2 (en) * 2020-06-11 2022-08-30 Micron Technology, Inc. Microelectronic devices including passing word line structures, and related electronic systems and methods
CN114068535B (zh) * 2020-08-06 2024-05-07 长鑫存储技术有限公司 存储器和存储器的制备方法
JP2023518275A (ja) 2020-08-06 2023-04-28 チャンシン メモリー テクノロジーズ インコーポレイテッド メモリ及びメモリの製造方法
US11424360B1 (en) 2021-02-04 2022-08-23 Nanya Technology Corporation Semiconductor device and method for manufacturing the same
KR20240096232A (ko) * 2022-12-19 2024-06-26 삼성전자주식회사 집적회로 소자

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100775965B1 (ko) 2006-08-17 2007-11-15 삼성전자주식회사 모스 트랜지스터 및 그 제조 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5681974A (en) * 1979-12-07 1981-07-04 Toshiba Corp Manufacture of mos type semiconductor device
US5909044A (en) * 1997-07-18 1999-06-01 International Business Machines Corporation Process for forming a high density semiconductor device
US6906350B2 (en) * 2001-10-24 2005-06-14 Cree, Inc. Delta doped silicon carbide metal-semiconductor field effect transistors having a gate disposed in a double recess structure
US6936508B2 (en) * 2003-09-12 2005-08-30 Texas Instruments Incorporated Metal gate MOS transistors and methods for making the same
KR100574317B1 (ko) * 2004-02-19 2006-04-26 삼성전자주식회사 게이트 구조물, 이를 갖는 반도체 장치 및 그 형성 방법
US7459718B2 (en) * 2005-03-23 2008-12-02 Nichia Corporation Field effect transistor
KR100903383B1 (ko) * 2007-07-31 2009-06-23 주식회사 하이닉스반도체 일함수가 조절된 게이트전극을 구비한 트랜지스터 및 그를구비하는 메모리소자
JP2009135419A (ja) * 2007-10-31 2009-06-18 Panasonic Corp 半導体装置及びその製造方法
KR101374323B1 (ko) * 2008-01-07 2014-03-17 삼성전자주식회사 반도체 소자 및 그 제조방법
KR20090081615A (ko) 2008-01-24 2009-07-29 삼성전자주식회사 이중 일함수를 갖는 매립 게이트 반도체 장치
KR20090108747A (ko) * 2008-04-14 2009-10-19 삼성전자주식회사 가변적 원자층 적층 온도를 이용한 반도체 및 그 제조 방법
KR101083644B1 (ko) * 2008-07-04 2011-11-16 주식회사 하이닉스반도체 반도체 장치 및 그 제조방법
JP5331497B2 (ja) * 2008-11-27 2013-10-30 株式会社東芝 半導体装置およびその製造方法
KR101584097B1 (ko) * 2009-03-23 2016-01-12 삼성전자주식회사 매립 게이트 전극의 형성방법
KR101088816B1 (ko) * 2009-06-04 2011-12-02 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100775965B1 (ko) 2006-08-17 2007-11-15 삼성전자주식회사 모스 트랜지스터 및 그 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8896059B1 (en) 2013-07-24 2014-11-25 SK Hynix Inc. Semiconductor device including multi-layered gate, electronic device including the same, and method for forming the same
US9443930B2 (en) 2014-09-19 2016-09-13 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US9673276B2 (en) 2014-09-19 2017-06-06 Samsung Electronics Co., Ltd. Semiconductor device and method of fabricating the same
US10312243B2 (en) 2017-07-21 2019-06-04 Samsung Electronics Co., Ltd. Semiconductor memory device and method of manufacturing the same
US10818672B2 (en) 2017-07-21 2020-10-27 Samsung Electronics Co., Ltd. Semiconductor memory device and method of manufacturing the same

Also Published As

Publication number Publication date
KR20110119356A (ko) 2011-11-02
US8835259B2 (en) 2014-09-16
US20130316524A1 (en) 2013-11-28
US8530962B2 (en) 2013-09-10
US20110260242A1 (en) 2011-10-27

Similar Documents

Publication Publication Date Title
KR101194973B1 (ko) 반도체 소자의 트랜지스터 및 그 형성방법
KR101096875B1 (ko) 매립 게이트를 갖는 반도체 소자 제조 방법
US7608506B2 (en) Body-contacted semiconductor structures and methods of fabricating such body-contacted semiconductor structures
US8263460B2 (en) Method for manufacturing semiconductor device with buried gates
US8546858B2 (en) Semiconductor device and method for manufacturing the same
TWI267979B (en) SOI trench capacitor DRAM cell incorporating a low-leakage floating body array transistor
US8551861B2 (en) Semiconductor device and method for manufacturing the same
US20120012925A1 (en) Semiconductor device and method for manufacturing the same
US8492833B2 (en) Semiconductor device having a buried gate
US7396775B2 (en) Method for manufacturing semiconductor device
JP2004172643A5 (ko)
US9318604B2 (en) Semiconductor device including a gate electrode
JP5132120B2 (ja) ゲイン・セル、及びそれを製造し、用いる方法
US8197275B2 (en) Method for manufacturing semiconductor device
KR101061264B1 (ko) 반도체 소자 및 그 제조 방법
US7951655B2 (en) Method for fabricating a semiconductor device
JP2006310625A (ja) 半導体記憶装置
KR101087876B1 (ko) 반도체 소자 및 그 제조 방법
KR101074232B1 (ko) 반도체 소자 및 그 제조 방법
KR102293245B1 (ko) 반도체 소자 및 그 제조 방법
US20020160564A1 (en) Semiconductor device having conductive layer within field oxide layer and method for forming the same
JPH06342887A (ja) Ｍｉｓｔ型ダイナミックランダムアクセスメモリセル及びその製造方法
KR20100048121A (ko) 반도체 소자의 제조 방법
KR20130008849A (ko) 반도체 소자 제조 방법
KR20090123696A (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150921

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160923

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170925

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180920

Year of fee payment: 7