KR101119135B1 - 반도체 소자 및 제조 방법 - Google Patents
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Abstract
본 발명은 셀 영역 및 패드(Pad) 영역에 매립 게이트를 형성하기 위한 리세스를 동일하게 형성함으로써 후속 공정 중 패드 영역의 리세스에 매립되는 도전층의 보이드(Void)를 방지하여 갭필 특성을 향상시키며, 후속 공정 중 상기 패드 영역의 매립 게이트와 연결되는 콘택(Contact) 형성 시 상기 패드 영역의 절연막 상부에 남아있는 하드마스크층 때문에 SAC(Self-aligned contact) 공정이 가능하여 상기 콘택과 패드 영역 간의 오버레이 마진을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 매립 게이트 형성 시 패드 영역의 갭필(Gap fill) 및 오버레이(overlay) 마진(Margin)을 개선하는 반도체 소자 및 그 제조 방법에 관련된 기술이다.
일반적으로, 반도체 기억 장치는 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서, 반도체 기억 장치는 크게 DRAM과 SRAM으로 나뉜다. 여기서, 디램(DRAM, Dynamic Random Access Memory)는 기억된 정보를 읽어내기도 하며 다른 정보를 기억시킬 수 있는 메모리로서, 정보를 읽고 쓰는 것이 가능하나 전원이 공급되고 있는 동안의 일정 기간 내에 주기적으로 정보를 다시 써넣지 않으면 기억된 내용이 없어지는 메모리이다. 이처럼 디램은 리프레쉬를 계속해주어야 하지만 메모리 셀(Memory cell) 당 가격이 싸고 집적도를 높일 수 있기 때문에 대용량 메모리로서 널리 이용되고 있다.
여기서, 디램 등의 메모리나 로직(logic) 등에 주로 사용되는 금속 산화막 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; 이하, "MOSFET"이라 약칭함)는 반도체 기판 상부에 게이트 산화막, 폴리실리콘막, 게이트 금속 및 게이트 하드마스크를 증착한 후 마스크/식각 공정으로 게이트를 적층하여 채널을 형성하는 구조를 갖는다.
최근 반도체 디바이스가 고집적화, 고밀도화되는 추세로서 반도체 디바이스를 제조하기 위해서는 높은 수준의 공정 기술이 요구된다. 특히, 게이트나 비트라인 또는 메탈 라인과 같은 구조물 간의 이격 공간이 줄어들어서, 갭필 공정에 어려움이 발생하고 있다.
도 1은 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도이다.
도 1을 참조하면, 셀 영역(1000a)과 패드 영역(1000b)이 구비된 반도체 기판(100)을 식각하여 리세스(미도시)를 형성한 후, 상기 리세스에 도전 물질(미도시)을 매립하여 매립 게이트(110)를 형성한다. 이때, 패드 영역(1000b)의 매립 게이트(120)의 너비는 셀 영역(1000a)의 매립 게이트(110)의 너비보다 넓게 형성하되, 패드(Pad) 형태로 형성한다.
이후, 패드 영역(1000b)의 매립 게이트(120) 상에 연결되는 콘택(130)을 형성한다.
여기서, 셀 영역(1000a)의 매립 게이트(110)보다 패드 영역(1000b)에 형성된 매립 게이트(120)의 너비를 더 넓게 형성하여 후속 공정 중 형성되는 콘택(130)과의 미스 얼라인(Mis-align)을 방지하고자 한다. 하지만, 넓게 형성된 패드 영역(1000b)의 게이트 영역의 너비로 인하여 후속 공정 중 매립 게이트(120)를 형성하기 위한 도전층 매립 시 보이드(Void)와 같은 갭필(gap fill) 불량이 발생한다. 또한, 도전층 매립 후, 도전층의 에치백 공정 시에도 넓게 형성된 게이트 영역 때문에 상기 도전층이 과도하게 식각되어 많은 양의 도전층이 소실되는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 셀 영역 및 패드(Pad) 영역에 매립 게이트를 형성하기 위한 리세스를 동일하게 형성함으로써 후속 공정 중 패드 영역의 리세스에 매립되는 도전층의 보이드(Void)를 방지하여 갭필 마진(Margin) 특성을 향상시키며, 후속 공정 중 상기 패드 영역의 매립 게이트와 연결되는 콘택(Contact) 형성 시 상기 패드 영역의 절연막 상부에 남아있는 하드마스크층 때문에 SAC(Self-aligned contact) 공정이 가능하여 상기 콘택과 패드 영역 간의 오버레이 마진을 향상시킬 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
본 발명은 셀 영역의 반도체 기판상에 활성 영역을 정의하는 소자분리막 및 패드 영역 상에 구비된 제 1 절연막, 상기 활성 영역 상에 구비된 하드마스크층, 상기 반도체 기판 및 상기 제 1 절연막 내에 구비된 리세스, 상기 셀 영역 및 상기 패드 영역의 상기 리세스 내에 도전층 및 제 2 절연막으로 구비된 매립 게이트 및 상기 패드 영역의 매립 게이트와 접속되는 콘택을 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
바람직하게는, 상기 제 1 절연막은 SOD(Silicon on dielectric)막인 것을 특징으로 한다.
바람직하게는, 상기 셀 영역 및 상기 패드 영역의 상기 리세스는 동일한 너비를 가지는 것을 특징으로 한다.
바람직하게는, 상기 도전층은 TIN, TIN/W 및 이들의 조합 중 선택된 어느 하나를 이용하여 구비된 것을 특징으로 한다.
본 발명은 셀 영역 및 패드(Pad) 영역에 매립 게이트를 형성하기 위한 리세스를 동일하게 형성함으로써 후속 공정 중 패드 영역의 리세스에 매립되는 도전층의 보이드(Void)를 방지하여 갭필 마진(Margin) 특성을 향상시키며, 후속 공정 중 상기 패드 영역의 매립 게이트와 연결되는 콘택(Contact) 형성 시 상기 패드 영역의 절연막 상부에 남아있는 하드마스크층 때문에 SAC(Self-aligned contact) 공정이 가능하여 상기 콘택과 패드 영역 간의 오버레이 마진을 향상시키는 장점을 가진다.
도 1은 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도.
도 2는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 2는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 2는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도이다.
도 2를 참조하면, 셀 영역(2000a)과 패드 영역(2000b)이 구비된 반도체 기판(200)을 식각하여 리세스(미도시)를 형성한 후, 상기 리세스에 도전층을 매립하여 매립 게이트(210)를 형성한다. 이때, 셀 영역(2000a)과 패드 영역(2000b)에 형성된 매립 게이트(210)의 너비를 동일하게 형성함으로써, 종래 기술에서 제시한 바와 같이, 패드 영역(2000b)에 형성된 패드(Pad) 형태의 매립 게이트가 아닌 셀 영역(2000a)에 형성된 매립 게이트(210)와 동일한 너비를 갖는 매립 게이트(210)가 형성된다.
이후, 패드 영역(2000b)의 매립 게이트(210) 상에 연결되는 콘택(220)이 형성된 모습을 도시한 것이다.
도 3a 내지 도 3f는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들로서, (ⅰ)은 도 2의 A-A' 절단면으로서, 셀(Cell) 영역을 도시한 것이고, (ⅱ)은 도 2의 B-B' 절단면으로서, 패드(Pad) 영역을 도시한 것이다.
도 3a의 (ⅰ)을 참조하면, 반도체 기판(300) 상에 활성 영역(310)을 정의하는 소자분리막(320)을 형성한다. 이때, 소자분리막(320)은 SOD(Silicon on dielectric)막으로 형성하는 것이 바람직하다.
도 3a의 (ⅱ)를 참조하면, 셀 영역의 소자분리막을 형성하고자 절연막을 증착할 때, 패드 영역의 반도체 기판(300)상에 제 1 절연막(320)을 증착한다. 이때, 제 1 절연막(320)은 SOD(Silicon on dielectric)막이 바람직하며, 셀 영역의 소자분리막과 동일한 물질이 바람직하다.
도 3b를 참조하면, 상기 활성 영역(310)을 포함한 전면에 하드마스크층(330)을 형성한다. 이때, 상기 하드마스크층(330)은 질화막(Nitride)이 바람직하다.
이후, 상기 하드마스크층(330) 상에 감광막을 형성한 후, 리세스 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 상기 셀 영역의 상기 하드마스크층(330), 상기 소자분리막(320) 및 상기 활성 영역(310)과 상기 패드 영역의 상기 하드마스크층(330) 및 제 1 절연막(320)을 식각하여 리세스(Recess, 340, 345)를 형성한다.
여기서, 셀 영역에 형성하는 리세스(340)와 패드 영역에 형성하는 리세스(345)는 동일한 너비를 가지는 것이 바람직하다. 이후, 감광막 패턴은 제거한다.
도 3c를 참조하면, 상기 리세스(340, 345)를 포함한 전면에 도전층(350)을 형성한다. 이때, 도전층(350)은 TIN, TIN/W 및 이들의 조합 중 선택된 어느 하나를 이용하여 형성하는 것이 바람직하다. 이후, 상기 도전층(350)을 에치백(Etchback)하여 상기 리세스(340, 345) 내에 일부 남아 있도록 한다.
도 3d를 참조하면, 상기 리세스(도 3c의 340, 345)를 포함한 전면에 제 2 절연막(360)을 형성한다. 이후, 상기 하드마스크층(330)이 노출될 때까지 상기 제 2 절연막(360)을 평탄화 식각(Chemical Mechanical Polishing)한다.
도 3e를 참조하면, 셀 영역을 노출하는 마스크를 이용하여 상기 활성 영역(310) 및 상기 소자분리막(320)이 노출될 때까지 상기 하드마스크층(도 3d의 330)을 제거한다. 여기서, 상기 패드 영역을 노출하지 않는 마스크를 이용하므로 패드 영역의 하드마스크층(330)은 식각되지 않고 남아서 후속 공정 중 콘택 형성을 절연막 식각 시, 상기 하드마스크층(330)이 상기 절연막의 과도 식각을 방지하는 역할을 한다.
도 3f를 참조하면, 상기 셀 영역을 포함한 전면에 제 3 절연막(370)을 형성한 후, 상기 제 3 절연막(370)을 평탄화 식각한다.
도 3f의 (ⅱ)를 참조하면, 패드 영역의 상기 제 3 절연막(370)을 식각하여 콘택 영역(미도시)을 형성한 후, 상기 콘택 영역에 도전층을 매립한다. 이후, 상기 도전층을 평탄화 식각하여 콘택(380)을 형성한다. 이때, 상기 제 3 절연막(370)을 식각하여 콘택 영역을 형성할 때, 상기 패드 영역의 제 3 절연막(370) 상부에 남아있는 하드마스크층(330) 때문에 SAC(Self-aligned contact) 공정이 가능한 장점이 있다.
전술한 바와 같이, 본 발명은 셀 영역 및 패드(Pad) 영역에 매립 게이트를 형성하기 위한 리세스를 동일하게 형성함으로써 후속 공정 중 패드 영역의 리세스에 매립되는 도전층의 보이드(Void)를 방지하고 갭필 마진(Margin) 특성을 향상시키며, 후속 공정 중 상기 패드 영역의 매립 게이트와 연결되는 콘택(Contact) 형성 시 상기 패드 영역의 절연막 상부에 남아있는 하드마스크층 때문에 SAC(Self-aligned contact) 공정이 가능하여 상기 콘택과 패드 영역 간의 오버레이 마진을 향상시키는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (4)
- 셀 영역의 반도체 기판상에 활성 영역을 정의하는 소자분리막 및 패드 영역 상에 구비된 제 1 절연막;
상기 활성 영역 상에 구비된 하드마스크층;
상기 반도체 기판 및 상기 제 1 절연막 내에 구비된 리세스;
상기 셀 영역 및 상기 패드 영역의 상기 리세스 내에 도전층 및 제 2 절연막으로 구비된 매립 게이트; 및
상기 패드 영역의 매립 게이트와 접속되는 콘택
을 포함하는 것을 특징으로 하는 반도체 소자. - 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 제 1 절연막은 SOD(Silicon on dielectric)막인 것을 특징으로 하는 반도체 소자. - 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 셀 영역 및 상기 패드 영역의 상기 리세스는 동일한 너비를 가지는 것을 특징으로 하는 반도체 소자. - 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 도전층은 TIN, TIN/W 및 이들의 조합 중 선택된 어느 하나를 이용하여 구비된 것을 특징으로 하는 반도체 소자.
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Legal Events
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| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |