KR20080061877A - 반도체 소자의 형성 방법 - Google Patents

반도체 소자의 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 소자가 고집적화되면서 채널 면적이 감소하고 혼(Horn) 발생에 의해 리세스 영역 및 핀(Fin) 셀을 형성하는 공정 마진이 감소하는 문제를 해결하기 위하여, 혼 발생에 대한 공정 마진의 제한 없이 충분한 공정 마진을 갖고 리세스 영역을 형성한 후 활성영역의 상부 및 리세스 영역의 저부에 선택적 에피택셜 공정을 수행함으로써, 소자분리막이 불필요하게 식각되는 문제를 해결하면서 활성영역의 모양을 핀 셀 형태로 형성하고, 리세스 영역의 저부 모양을 평평한 형태의 안정적인 말 안장형 모양으로 형성하는 발명에 관한 것이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 2는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
10, 100 : 반도체 기판
20, 120 : 활성영역
30, 130 : 소자분리막
40, 140 : 리세스 영역
40a, 140a : 소자분리막에 형성된 리세스 영역
40b : 핀 셀 형성 공정에서 확장된 리세스 영역
50, 150 : 혼(Horn)
160 : 실리콘 성장층
160a : 리세스 영역의 저부에 형성된 실리콘 성장층
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 소자가 고집적화되면서 채널 면적이 감소하고 혼(Horn) 발생에 의해 리세스 영역 및 핀(Fin) 셀을 형성하는 공정 마진이 감소하는 문제를 해결하기 위하여, 혼 발생에 대한 공정 마진의 제한 없이 충분한 공정 마진을 갖고 리세스 영역을 형성한 후 활성영역의 상부 및 리세스 영역의 저부에 선택적 에피택셜 공정을 수행함으로써, 소자분리막이 불필요하게 식각되는 문제를 해결하면서 활성영역의 모양을 핀 셀 형태로 형성하고, 리세스 영역의 저부 모양을 평평한 형태의 안정적인 말 안장형 모양으로 형성하는 발명에 관한 것이다.
반도체 소자가 고집적화됨에 따라 활성영역 및 소자분리막을 형성하는 공정마진이 감소하게 되었다. 또한, 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되고 숏채널효과(Short Channel Effect)가 발생하였다. 이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각함으로써 활성영역과 게이트 사이의 접촉면적을 증가시키고 게이트 채널 길이를 증가시킬 수 있는 기술이다.
그러나, 활성영역의 선폭이 감소하면서 리세스 영역을 식각하는 공정 마진이 제한되고 리세스 영역의 저부가 완전히 식각되지 못하고 뿔 모양으로 잔류하여 혼(Horn)이 발생하는 문제가 나타난다. 혼은 후속의 게이트 형성 공정에서 결함으로 발생하여 누설 전류 등 반도체 소자의 전기적 특성을 저하시키는 원인이 된다.
또한, 반도체 소자의 크기가 점점 더 작아지면서 리세스 영역을 이용하여 채널 길이를 증가시키는 데 한계가 발생하여, 활성영역을 핀(Fin) 형태로 형성함으로써 활성영역과 게이트 사이의 접촉면적을 증가시켜 게이트의 구동 능력을 증가시키고 전기적 특성을 향상시킬 수 있는 기술을 도입하였다. 핀 셀을 형성하는 과정에서 리세스 영역이 소정 깊이 확장되고 혼이 제거되는 효과가 있으므로 현재 리세스 게이트와 핀 셀을 같이 형성하는 방법이 사용되고 있으나, 핀 셀 형성 공정 시 소자분리막이 불필요하게 식각되어 게이트의 오동작 위험이 있고, 활성영역의 표면이 거칠어지고 공정의 난이도가 증가하는 문제가 또다시 발생하였다.
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)에 활성영역(20)을 정의하는 소자분리막(30)을 형성하고, 게이트 예정 영역의 반도체 기판(10)을 식각하여 리세스 영역(40)을 형성한다. 이때, 소자분리막(30)도 소정 영역 식각되어 소자분리막 상에도 리세스 영역(40a)이 발생한다. 또한, 활성영역의 리세스 영역(40) 저부에는 혼(50)이 발생하므로 이를 최소화 하기 위하여 식각 공정을 조절하여야 하는 문제가 있다.
도 1b를 참조하면, 소정의 활성영역(20)을 돌출형으로 형성하기 위하여 게이트 예정 영역에 대한 소자분리막(30)을 식각한다. 이와 같은 핀 셀 형성 공정 시 소자분리막에 형성된 리세스 영역(40a)은 더욱더 확장된 리세스 영역(40b)으로 형성된다. 이와 같이 불필요하게 소자분리막(30)이 식각되면서 소자분리 특성이 감소 하게 되고, 누설전류 발생 위험이 높아진다.
또한, 혼을 제거하기 위하여 리세스 영역 저부를 지나치게 식각할 경우 리세스 영역 저부의 모양이 뾰족하게 형성되어 채널의 전기적 특성이 오히려 저하되는 문제가 발생한다.
상술한 바와 같이, 고집적 반도체 소자에 있어서 리세스 게이트 및 핀 셀을형성하는데 있어 공정 마진이 극도로 제한되는 문제가 있으며, 리세스 영역 및 핀 셀 모양을 형성하더라도 게이트의 전기적 특성이 감소 되고 반도체 소자의 결함이 증가되는 문제가 있다.
상기 문제점을 해결하기 위하여, 본 발명은 혼 발생에 대한 공정 마진의 제한 없이 충분한 공정 마진을 갖고 리세스 영역을 형성한 후 활성영역의 상부 및 리세스 영역의 저부에 선택적 에피택셜 공정을 수행함으로써, 소자분리막이 불필요하게 식각되는 문제를 해결하면서 활성영역의 모양을 핀 셀 형태로 형성하고, 리세스 영역의 저부 모양을 평평한 형태의 안정적인 말 안장형 모양으로 형성하여 반도체 소자의 공정 마진 증가 및 반도체 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위한 것으로, 본 발명에 따른 반도체 소자의 형성 방법은
반도체 기판에 바 형(Bar Type) 활성영역을 정의하는 소자분리막을 형성하는 단계와,
상기 바 형 활성영역의 길이 방향과 수직한 방향으로 배열되는 게이트 예정 영역의 활성영역을 식각하여 리세스 영역을 형성하는 단계와,
상기 리세스 영역의 저부 및 상기 활성영역 상부에 선택적 에피택셜(Selective Epitaxial Growth : SEG) 공정을 수행하여 실리콘 성장층을 형성하는 단계 및
상기 리세스 영역을 포함하는 게이트 예정 영역 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 바 형 활성영역은 아일랜드형으로 배열되는 것을 특징으로 하고, 상기 리세스 영역을 형성하는 단계는 상기 반도체 기판 상부에 게이트 예정 영역을 노출시키는 마스크 패턴을 형성하는 단계 및 상기 마스크 패턴을 이용하여 상기 반도체 기판을 식각하되, 상기 활성영역에 대해 높은 식각 선택비를 갖는 식각 용액을 이용하여 상기 활성영역에 형성된 리세스 영역이 상기 소자분리막에 형성된 리세스 영역보다 더 깊게 식각된 라인 형태의 리세스 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 활성영역의 식각 깊이는 1 ~ 2000Å인 것을 특징으로 하고, 상기 리세스 영역을 형성하는 단계에서 상기 활성영역에 형성되는 리세스 영역의 저부와 소자분리막이 접하는 부분에 혼(Horn)이 형성되는 것을 특징으로 하고, 상기 혼(Horn)의 높이는 1 ~ 500Å인 것을 특징으로 하고, 상기 실리콘 성장층의 높이는 500 ~ 1000Å인 것을 특징으로 하고, 상기 실리콘 성장층의 표면을 등방성 건식 식 각하는 단계를 더 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시 예들을 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도이다.
도 2를 참조하면, 반도체 기판(100)에 바(Bar) 형태의 활성영역(120)이 아일랜드형으로 배열되어 구비된다. 활성영역(120) 이외의 영역은 소자분리막(130)으로 구비되며, 게이트 예정 영역의 활성영역(120)을 식각하여 리세스 영역(140)을 형성한다. 이때, 활성영역(120)과 소자분리막(130)의 식각 선택비 차이에 의해서 소자분리막(130) 상에도 소정의 리세스 영역(140a)이 형성된다.
다음에는, 활성영역(120) 및 리세스 영역(140)의 저부에 선택적 에피택셜(Selective Epitaxial Growth : SEG) 공정을 수행하여 실리콘 성장층(160, 160a)을 형성한다.
도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들로, 도 3a의 (i) 내지 도 3c의 (i)는 '도 2'에서 XX' 방향을 따른 단면을 도시한 것들이고, 도 3a의 (ii) 내지 도 3c의 (ii)는 '도 2'에서 YY' 방향을 따른 단면을 도시한 것들이다.
도 3a를 참조하면, 반도체 기판(100)에 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막(130)을 형성한다. 여기서, 소자분리막(130)을 형성하는 공정을 설명하면 다음과 같다.
먼저 반도체 기판(100) 상부에 패드 산화막(미도시) 및 패드 질화막(미도시) 을 형성한다.
다음에는, 패드 질화막 상부에 활성영역(120)을 차단하는 마스크 패턴(미도시)을 형성한다. 이때, 활성영역(120)은 '도 2'에서 설명한 바와 같이 바 형(Bar type)의 상부 모양을 갖으며 아일랜드형으로 배열되도록 마스크 패턴을 정의하는 것이 바람직하다.
그 다음에는, 마스크 패턴을 이용하여 패드 질화막 및 패드 산화막을 식각하고, 마스크 패턴을 제거한다.
그 다음에는, 소자분리막 예정 영역을 노출시키는 패드 질화막 및 패드 산화막 패턴을 마스크로 반도체 기판(100)을 소정 깊이 식각하여 소자분리막 형성용 트렌치를 형성하고, 패드 질화막 및 패드 산화막 패턴을 제거한다.
그 다음에는, 트렌치 내부에 소자분리용 물질을 매립한 후 화학기계적연마(Chemical Mechanical Polishing: CMP) 공정을 수행하여 소자분리용 물질을 각 트렌치 별로 분리시킴으로써 소자분리막(130)을 형성한다. 이때, 소자분리용 물질은 실리콘 산화막(SiO2) 또는 HDP(High Density Plasma) 산화막을 사용하는 것이 바람직하다.
그 다음에는, 반도체 기판(100) 전면에 채널 이온 주입 공정을 수행하여 활성영역(120)이 전기적 성질을 갖도록 한다.
그 다음에는, 게이트 채널 길이를 증가시키기 위하여 반도체 기판(100) 상부에 게이트 예정영역의 활성영역(120) 및 소자분리막(130)을 노출시키는 하드마스크 패턴(미도시)을 형성한다.
그 다음에는, 하드마스크 패턴(미도시)을 이용한 식각 공정으로 활성영역(120)에 리세스 영역(140)을 형성한다. 이때, 활성영역(120)에 형성되는 리세스 영역은 1 ~ 2000Å의 깊이로 형성한다. 활성영역(120)의 물질은 실리콘이고, 소자분리막(130)은 산화막 계열이므로 식각 선택비 차이에 의하여 소자분리막(130)에는 활서영역(120)의 리세스 영역보다 얕은 깊으로 형성된 리세스 영역(140a)이 형성된다.
종래 기술에서는 '도 1a의 (ii)'에 도시된 바와 같은 혼(Horn)을 제거하기 위해서 공정마진을 제한하는 불편함이 있으나, 본원 발명에서는 혼(Horn)(150)을 그대로 남겨 둔다. 후속의 선택적 에피택셜 공정에서 혼(150)의 크기에 따라서 리세스 영역(140) 저부에 형성되는 실리콘 성장층의 모양이 결정되므로 본원에서는 혼(150)의 높이를 1 ~ 500Å로 형성한다. 따라서, 리세스 영역(140)을 형성하는 공정이 종래 기술에 반하여 용이하고 마진이 충분하게 확보된다.
도 3b를 참조하면, 활성영역(120)의 상부 및 리세스 영역(140)의 저부에 선택적 에피택셜 공정을 수행하여 실리콘 성장층(160, 160a)을 형성한다. 이때, 활성영역(120)의 상부에 형성되는 실리콘 성장층(160)은 실리콘의 [100]방향을 따라 성장하므로 표면에 대해 수직한 모양으로 정상적으로 형성되나, 리세스 영역(140)의 저부에 형성되는 실리콘 성장층(160a)은 혼(150)에 의한 영향으로 표면에 대하여 수직한 모양으로 성장하지 않고 '도 3b의 (ii)'에 도시된 바와 같이 상부 모양이 사다리꼴 형태가 된다.
따라서, 활성영역(120)은 실리콘 성장층(160)에 의해 자연적으로 핀 셀의 형태를 갖추게 되고, 리세스 영역(140)의 저부 모양은 실리콘 성장층(160a)에 의해 말 안장 형태인 안정적인 모양으로 형성된다. 리세스 영역(140)의 저부 모양이 평평한 모양으로 형성될 경우 후속의 게이트 형성 시 채널 마진을 향상시키고 누설전류를 감소시킬 수 있는 효과를 얻을 수 있다.
도 3c를 참조하면, 실리콘 성장층(160, 160a)의 표면을 라운딩시켜 핀 셀의 접촉면적을 더욱더 증가시키고, 리세스 영역 저부의 모양을 더욱더 안정적인 형태로 형성할 수 있다.
상술한 바와 같이, 본 발명은 혼 발생에 대한 공정 마진의 제한 없이 충분한 공정 마진을 갖고 리세스 영역을 형성한 후 활성영역의 상부 및 리세스 영역의 저부에 선택적 에피택셜 공정을 수행함으로써, 소자분리막이 불필요하게 식각되는 문제를 해결하면서 활성영역의 모양을 핀 셀 형태로 형성할 수 있다. 또한, 리세스 영역의 저부 모양을 평평한 형태의 말 안장형 모양으로 형성할 수 있으므로 반도체 소자의 전기적 특성을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 리세스 영역의 형성 공정을 충분한 공정 마진을 갖고 수행할 수 있도록 하며, 선택적 에피택셜 공정을 통하여 핀 셀 형태를 형성함으로써, 소자분리막이 불필요하게 식각되어 반도체 소자의 전기적 특성이 열화되는 문제를 해결할 수 있다. 따라서 본 발명은 반도체 소자의 공정 마진 증가 및 반도체 소자의 전기적 특성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 반도체 기판에 바 형(Bar Type) 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 바 형 활성영역의 길이 방향과 수직한 방향으로 배열되는 게이트 예정 영역의 활성영역을 식각하여 리세스 영역을 형성하는 단계;
    상기 리세스 영역의 저부 및 상기 활성영역 상부에 선택적 에피택셜(Selective Epitaxial Growth : SEG) 공정을 수행하여 실리콘 성장층을 형성하는 단계; 및
    상기 리세스 영역을 포함하는 게이트 예정 영역 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 바 형 활성영역은 아일랜드형으로 배열되는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 리세스 영역을 형성하는 단계는
    상기 반도체 기판 상부에 게이트 예정 영역을 노출시키는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 이용하여 상기 반도체 기판을 식각하되, 상기 활성영역에 대해 높은 식각 선택비를 갖는 식각 용액을 이용하여 상기 활성영역에 형성된 리세스 영역이 상기 소자분리막에 형성된 리세스 영역보다 더 깊게 식각된 라인 형태의 리세스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 3 항에 있어서,
    상기 활성영역의 식각 깊이는 1 ~ 2000Å인 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 3 항에 있어서,
    상기 리세스 영역을 형성하는 단계에서 상기 활성영역에 형성되는 리세스 영역의 저부와 소자분리막이 접하는 부분에 혼(Horn)이 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 5 항에 있어서,
    상기 혼(Horn)의 높이는 1 ~ 500Å인 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 1 항에 있어서,
    상기 실리콘 성장층의 높이는 500 ~ 1000Å인 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제 1 항에 있어서,
    상기 실리콘 성장층의 표면을 등방성 건식 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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KR1020060137033A KR20080061877A (ko) 2006-12-28 2006-12-28 반도체 소자의 형성 방법

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* Cited by examiner, † Cited by third party
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KR101102047B1 (ko) * 2009-05-26 2012-01-04 주식회사 하이닉스반도체 반도체 소자 및 제조 방법
KR101119135B1 (ko) * 2011-11-14 2012-03-20 주식회사 하이닉스반도체 반도체 소자 및 제조 방법

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