KR20080084258A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 소자가 고집적화되면서 채널 면적이 감소하여 리세스 게이트 영역을 형성하는데, 소자분리막 상부에 불필요한 리세스 게이트 영역이 형성되어 게이트의 전기적 특성이 저하되는 문제를 해결하기 위하여, 본 발명에 따른 반도체 소자의 형성 방법은 소자분리막 형성 공정을 완료하지 않은 상태에서 리세스 게이트 영역을 형성함으로써, 소자분리막 상부에 형성되는 리세스 게이트 영역을 제거하고 게이트의 전기적 특성이 열화되는 문제를 해결하는 발명에 관한 것이다.
Description
도 1은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 평면도.
도 2는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 평면도.
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 소자가 고집적화되면서 채널 면적이 감소하여 리세스 게이트 영역을 형성하는데, 소자분리막 상부에 불필요한 리세스 게이트 영역이 형성되어 게이트의 전기적 특성이 저하되는 문제를 해결하기 위하여, 본 발명에 따른 반도체 소자의 형성 방법은 소자분리막 형성 공정을 완료하지 않은 상태에서 리세스 게이트 영역을 형성함으로써, 소자분리막 상부에 형성되는 리세스 게이트 영역을 제거하고 게이트의 전기적 특성이 열화되는 문제를 해결하는 발명에 관한 것이다.
반도체 소자가 고집적화됨에 따라 활성영역 및 소자분리막을 형성하는 공정마진이 감소하게 되었다. 또한, 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되고 숏채널효과(Short Channel Effect)가 발생하였다. 이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각함으로써 활성영역과 게이트 사이의 접촉면적을 증가시키고 게이트 채널 길이를 증가시킬 수 있는 기술이다.
도 1은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 평면도이다.
도 1을 참조하면, 반도체 기판(10)에 활성영역(20)을 정의하는 소자분리막(30)을 형성하고, 각각의 활성영역(20) 상부에 한 쌍으로 배열되는 게이트(70)를 형성한다.
여기서, 게이트(70)는 활성영역(20) 상부에서 서로 이웃하여 작용하는 이웃 게이트(70a)와 소자분리막(30) 상부에 형성되는 패싱(Passing) 게이트(70b)로 구분된다.
이와 같은 구조에 리세스 게이트 영역을 형성할 경우 이웃 게이트에 형성되는 리세스 게이트 영역은 게이트의 전기적 특성을 향상시키는데 도움을 주지만, 패싱 게이트에 형성되는 리세스 게이트 영역은 게이트의 전기적 특성을 저해하는 원인이 된다.
도 2는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 평면도이다.
도 2를 참조하면, 반도체 기판(10)에 할성영역(20) 및 소자분리막(30)이 형성되고, 게이트(70)를 형성하기 이전에 게이트 예정 영역을 노출시키는 마스크를 이용한 선택적 식각 공정으로 반도체 기판(10)을 식각함으로써 리세스 게이트 영역(40a)을 형성한다.
이때, 활성영역(20)인 실리콘(Si)을 식각 대상으로 하므로 소자분리막(30)인 산화막은 식각되지 않아야 하지만 실리콘과 산화막의 식각 선택비가 높지 않아 소자분리막(30) 상부도 소정 깊이 식각되어 식각 영역(40b)을 형성된다.
이와 같이 소자분리막(30) 상부에 식각 영역(40b)이 존재할 경우 후속의 게이트 산화막(50), 게이트 폴리실리콘층 패턴(55), 게이트 금속층 패턴(60) 및 게이트 하드마스크 패턴(65)으로 구비되는 게이트(70)를 형성하는 공정을 수행하는데, 이때 게이트 폴리실리콘층 패턴(55)이 소자분리막 내부에 매립되어 게이트(70) 사이의 전계를 어지럽히는 결과를 초래한다.
따라서, 게이트 문턱 전압이 감소하고 누설전류 발생에 따른 게이트의 전기적 특성이 저하되는 문제가 발생한다.
본 발명은 소자분리막 형성용 산화막을 형성한 후 배리어 산화막 및 비정질탄소막으로 구비되는 하드마스크층을 이용하여 리세스 게이트 영역 형성 공정을 수행한다. 이때 소자분리막 형성용 산화막 상부에 형성된 리세스 게이트 영역은 하드마스크층을 제거하는 화학기계적연마(CMP) 공정을 이용하여 제거함으로써, 게이트의 전기적 특성을 향상시킬 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은
반도체 기판에 활성영역을 정의하는 제 1 하드마스크 패턴을 형성하는 단계 와,
상기 제 1 하드마스크 패턴을 마스크로 상기 반도체 기판을 식각하여 소자분리막 형성용 트렌치를 형성하는 단계와,
상기 트렌치에 소자분리용 산화막을 형성하는 단계와,
상기 제 1 하드마스크 패턴을 제거하는 단계와,
상기 반도체 기판 전면에 리세스 게이트 영역을 정의하는 제 2 하드마스크 패턴을 형성하는 단계와,
상기 제 2 하드마스크 패턴을 마스크로 상기 활성영역 및 산화막을 식각하는 단계와,
화학기계적연마(Chemical Mechanical Polishing) 공정을 수행하여 상기 제 2 하드마스크 패턴 및 상기 산화막에 형성된 리세스 게이트 영역을 제거하고, 상기 활성영역을 정의하는 소자분리막을 형성하는 단계 및
상기 리세스 게이트 영역의 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 활성영역은 평면 모양이 바(Bar) 형으로 구비되며, 상기 바 형은 아일랜드(Island) 형태로 배열되는 것을 특징으로 하고, 상기 제 1 하드마스크 패턴은 패드 산화막 및 패드 질화막의 적층 구조로 구비되는 것을 특징으로 하고,상기 산화막은 저압(Low Pressure) 또는 상압(Atmospheiric) 화학기상증착(Chemical Vapor Deposition)법을 이용하여 형성하는 것을 특징으로 하고, 상기 산화막은 500 ~ 1000Å의 두께로 형성하는 것을 특징으로 하고, 상기 제 2 하드마 스크 패턴은 배리어(Barrier) 산화막 및 비정질탄소막(Amorphous Carbon)의 적층 구조로 구비되는 것을 특징으로 하고, 상기 산화막에 형성되는 리세스 게이트 영역의 깊이는 0 ~ 1000Å의 두께인 것을 특징으로 한다.
이하에서는 본 발명의 실시 예들을 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하기로 한다.
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(100) 상에 바(Bar) 형의 활성영역(120)을 정의하는 제 1 하드마스크 패턴으로 패드 산화막 패턴(110) 및 패드 질화막 패턴(115)을 형성한다. 이때, 활성영역(120)은 아일랜드(Island) 형태로 배열되는 것이 바람직하다.
다음에는, 패드 산화막 패턴(110) 및 패드 질화막 패턴(115)을 마스크로 반도체 기판(100)을 소정 깊이 식각하여 소자분리막 형성용 트렌치(130)를 형성한다. 이때, 형성하고자 하는 반도체 소자의 크기가 80nm 급 이하일 경우 트렌치(130)의 깊이는 500 ~ 10000Å 으로 형성하는 것이 바람직하다.
그 다음에는, 트렌치(130)의 표면 및 패드 산화막 패턴(110) 및 패드 질화막 패턴(115)의 측벽에 측벽 산화막(130a) 및 측벽 질화막(130b)을 형성한다.
그 다음에는, 반도체 기판(100) 전면에 산화막(135)을 형성한다. 이때, 산화막(135) 형성 공정은 저압(Low Pressure) 또는 상압(Atmospheiric) 화학기상증착(Chemical Vapor Deposition)법을 이용하여 형성하는 것이 바람직하다.
그 다음에는, 패드 질화막 패턴(115)이 노출될 때 까지 화학기계적연마(Chemical Mechanical Polishing) 공정을 수행하여 산화막(135)을 각각 분리시키고 반도체 기판(100) 표면을 평탄화한다.
도 3b를 참조하면, 패드 질화막 패턴(115) 및 패드 산화막 패턴(110)을 제거한다. 이때, 패드 산화막 패턴(110) 제거 공정은 BOE 또는 HF 계열을 포함하는 산화막 선택적 케미컬(50:1 HF, 10:1 HF 또는 100:1 BOE )을 사용하는 것이 바람직하며, 이 과정에서 산화막(135)의 상부가 일부 식각되는데, 소자분리용 산화막(135)의 단차는 반도체 기판(100) 표면을 기준으로 -100 ~ 300Å이 되도록 조절하는 것이 바람직하다.
그 다음에는, 리세스 게이트 형성을 위한 제 2 하드마스크 패턴을 형성하기 위하여 반도체 기판(100) 전면에 배리어 산화막(140)을 형성하고 그 상부에 비정질탄소막(145)을 형성한다.
여기서, 패드 산화막 패턴(110) 및 패드 질화막 패턴(115)이 제거되면서 산화막(135)과 반도체 기판(100) 사이에 단차가 발생하므로 비정질탄소막(145) 상부를 평탄화하는 것이 바람직하다.
그 다음에는, 비정질탄소막(145) 상부에 리세스 게이트 영역을 노출시키는 감광막 패턴(150)을 형성한다. 이때, 리세스 게이트 영역은 게이트 예정 영역과 동일하며, 그 선폭이 게이트의 선폭보다 20 ~ 50% 더 작게 구비되는 것이 바람직하다.
도 3c를 참조하면, 감광막 패턴(150)을 마스크로 비정질탄소막(145)을 식각 하여 리세스 게이트 영역 상부의 배리어 산화막(140)을 노출시키는 비정질탄소막 패턴(145a)을 형성한다.
도 3d를 참조하면, 감광막 패턴(150)을 제거하고 비정질탄소막 패턴(145a)을 마스크로 배리어 산화막(140)을 식각하여 배리어 산화막 패턴(140a)을 형성한다. 이때, 배리어 산화막(140)의 하부에 형성된 소자분리막 형성용 산화막(135)도 소정 깊이 식각되어 제 2 식각영역(170a)이 형성되는데, 제 2 식각영역(170a)의 깊이는 0 ~ 500Å으로 조절하는 것이 바람직하다. 여기서, 산화막 식각 공정에 의해서 활성영역(120)으로 정의되는 실리콘 반도체 기판(100)도 소정 깊이 식각되어 제 1 식각영역(160a)을 형성한다.
도 3e를 참조하면, 리세스 게이트 영역을 형성하기 위하여 비정질탄소막 패턴(145a)을 제거한다.
도 3f를 참조하면, 배리어 산화막 패턴(140a)을 마스크로 활성영역(120)으로 정의되는 부분의 반도체 기판(100)인 제 1 식각영역(160a)을 식각하여 리세스 게이트 영역(160b)을 형성한다. 이때, 제 2 식각영역(170a)의 산화막(135)도 소정 깊이 식각되어 바닥면이 라운딩 된 제 3 식각영역(170b)이 형성된다. 이때, 리세스 게이트 영역(160b)의 깊이는 500 ~ 3000Å 이고, 제 3 식각영역(170b)의 깊이는 0 ~1000Å 인 것이 바람직하다.
도 3g를 참조하면, 화학기계적연마(CMP) 공정을 수행하여 제 3 식각영역(170b)을 제거하여 소자분리막(135a)을 형성한다. 이때, 활성영역(120) 상부에는 배리어 산화막 패턴(140a)이 잔류할 수 있다.
도 3h를 참조하면, 활성영역(120)의 표면에 게이트 산화막(180)을 형성한다.
다음에는, 리세스 게이트 영역(160b) 및 반도체 기판(100) 전면에 게이트 폴리실리콘층(185)을 형성한다.
도 3i를 참조하면, 게이트 폴리실리콘층(185) 상부에 게이트 금속층, 게이트 하드마스크층을 형성하고, 게이트를 정의하는 마스크를 이용한 식각 공정으로 게이트 하드마스크층, 게이트 금속층 및 게이트 폴리실리콘층(185)을 식각하여 게이트 폴리실리콘층 패턴(185a), 게이트 금속층 패턴(190a) 및 게이트 하드마스크 패턴(195a)으로 구비되는 게이트(200)를 형성한다. 이때, 게이트 금속층 패턴(190a)은 텅스텐(W) 및 텅스텐 실리사이드(WSi) 중 선택된 어느 하나를 이용하여 형성하는 것이 바람직하며, 텅스텐(W) 및 게이트 폴리실리콘층 패턴(185a) 사이의 계면에 배리어 금속층으로 WSi, WN, Ti, TiN 및 WSiN 중 선택된 어느 하나를 삽입할 수 있으며, 이러한 배리어 금속층은 상부의 게이트 금속층과 하부의 배선인 폴리실리콘층과의 이상 결합을 막고 상부 게이트 금속층에서 전기적신호가 하부 폴리실리콘에 문제가 없이 전달되도록 하는 역할을 한다.
이와 같은 공정을 수행함으로써, 게이트(200)에는 리세스 게이트 영역(160b)을 포함하는 이웃 게이트(200a)와 리세스 게이트 영역(160b)을 포함하지 않는 패싱 게이트(200b) 부분으로 명확하게 구분된다.
따라서, 소자분리막(135a)의 불필요한 유실을 방지할 수 있고, 소자분리막 상에 형성된 리세스 게이트 영역에서 발생하는 누설 전류 및 게이트의 전기적 특성 저하 문제를 해결할 수 있다.
그 다음에는, 게이트(200)의 측벽에 스페이서 질화막(미도시)을 형성하고, 게이트 사이의 활성영역에 불순물 이온을 주입하여 소스/드레인 영역(미도시)을 형성한다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 소자분리막 형성용 산화막을 형성한 후 배리어 산화막 및 비정질탄소막으로 구비되는 하드마스크층을 이용하여 리세스 게이트 영역 형성 공정을 수행한다. 이때 발생하는 소자분리막 형성용 산화막 상부의 식각 영역은 하드마스크층을 제거하는 화학기계적연마(CMP) 공정을 수행하면서 제거함으로써, 소자분리막 상에는 리세스 게이트 영역이 형성되지 않게 한다.
본 발명에 따른 반도체 소자의 형성 방법은 소자분리막 형성 공정을 완료하지 않은 상태에서 리세스 게이트 영역을 형성함으로써, 소자분리막 상부에 형성되는 리세스 게이트 영역을 제거할 수 있다. 따라서 게이트의 전기적 특성이 열화되는 문제를 해결하고, 반도체 소자의 형성 공정 마진을 증가시키고 반도체 소자의 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- 반도체 기판에 활성영역을 정의하는 제 1 하드마스크 패턴을 형성하는 단계;상기 제 1 하드마스크 패턴을 마스크로 상기 반도체 기판을 식각하여 소자분리막 형성용 트렌치를 형성하는 단계;상기 트렌치에 소자분리용 산화막을 형성하는 단계;상기 제 1 하드마스크 패턴을 제거하는 단계;상기 반도체 기판 전면에 리세스 게이트 영역을 정의하는 제 2 하드마스크 패턴을 형성하는 단계;상기 제 2 하드마스크 패턴을 마스크로 상기 활성영역 및 산화막을 식각하는 단계;화학기계적연마(Chemical Mechanical Polishing) 공정을 수행하여 상기 제 2 하드마스크 패턴 및 상기 산화막에 형성된 리세스 게이트 영역을 제거하고, 상기 활성영역을 정의하는 소자분리막을 형성하는 단계; 및상기 리세스 게이트 영역의 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 활성영역은 평면 모양이 바(Bar) 형으로 구비되며, 상기 바 형은 아일랜드(Island) 형태로 배열되는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 1 하드마스크 패턴은 패드 산화막 및 패드 질화막의 적층 구조로 구비되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 산화막은 저압(Low Pressure) 또는 상압(Atmospheiric) 화학기상증착(Chemical Vapor Deposition)법을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 산화막은 500 ~ 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 2 하드마스크 패턴은 배리어(Barrier) 산화막 및 비정질탄소막(Amorphous Carbon)의 적층 구조로 구비되는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 산화막에 형성되는 리세스 게이트 영역의 깊이는 0 ~ 1000Å의 두께인 것을 특징으로 하는 반도체 소자의 형성 방법.
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| CN113594031A (zh) * | 2021-07-29 | 2021-11-02 | 上海华力微电子有限公司 | 半导体器件的制备方法 |
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2007
- 2007-03-15 KR KR1020070025691A patent/KR20080084258A/ko not_active Application Discontinuation
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