KR20040095075A - 반도체 소자에서 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자에서 게이트 형성방법에 관한 것으로, 반도체 기판에 트렌치를 형성하고 게이트 전극 및 게이트 전극 상에 게이트 마스크를 형성하여 제조되는 게이트 형성방법이다. 본 발명은 트렌치 형성을 위한 마스크를 계속 사용함으로써 포토과정(Photo process)을 줄일 수 있으며 게이트 전극 상에 게이트 마스크를 두껍게 형성하여 컨택 패드와 게이트 전극 사이의 누설전류를 방지할 수도 있다. 또한 게이트를 매립하여 반도체 소자의 집적에 따른 단채널 효과(Short channel effect)를 개선할 수 있고 층간 절연막의 높이도 줄일 수 있다.
Description
본 발명은 반도체 소자에 관한 것으로서 더욱 상세하게는 반도체 소자에서게이트 형성방법에 관한 것이다.
최근 반도체 집적회로 공정 기술이 발달함에 따라, 단위 면적당 집적도가 증가하고 소자의 선폭도 더욱 미세화 되고 있다. 이러한 디자인 룰(Design rule)의 감소는 반도체 소자의 기본 구성요소인 트렌지스터에서도 적용되어 채널길이 역시 감소되고 있다. 그러나 채널길이 감소는 단채널 효과(Short channel effect)를 유발시켜 트렌지스터의 문턱전압(Vt)을 낮추고 펀치스루(Punch through)를 일으킨다.
또한, 디자인 룰(Design rule)의 감소는 포토공정을 통한 두꺼운 마스크의 식각을 어렵게 하기 때문에 게이트 전극 상에 두꺼운 게이트 마스크 형성을 어렵게 한다. 이는 컨택 패드와 게이트 전극 사이에 누설전류를 발생 시킬 수 있다. 게다가 종횡비(Aspect ratio)의 증가를 가져와 드레인이나 소스까지 컨택홀이 형성되지 않거나 컨택홀을 채우는 과정에서 빈 공간(Void)이 생기는 문제점이 발생할 수 있다. 이와 함께, 게이트 마스크 형성을 위한 식각과정에서 소스나 드레인 영역이 손상될 수도 있다.
한편, 텅스텐(W), 니켈(Ni) 등을 이용하여 금속 게이트를 형성하는 경우에 금속막 식각이 필요한데, 금속 대비 게이트 산화막의 식각 선택비가 크지 않기 때문에 일반적으로 금속 게이트는 트렌치형 게이트를 채용한다. 그러나 이러한 경우에도 게이트 전극 상에 두꺼운 게이트 마스크 형성이 어려워 컨택 패드와 게이트 전극 사이에 누설전류를 발생시킬 수 있으며 게이트 마스크 형성을 위한 식각과정에서 소스나 드레인 영역이 손상될 수도 있다.
본 발명이 이루고자 하는 기술적 과제는 상기와 같은 종래 기술의 문제점을 해결하기 위하여 개선된 트렌치형 게이트를 제공하는 것이다.
도 1은 본 발명에 따른 반도체 소자에서의 게이트 단면도이다.
도 2 내지 도 7은 본 발명에 따른 게이트 형성방법의 각 단계를 공정 순서에 따라 나타낸 단면도이다.
*도면의 주요 부분에 대한 부호의 설명
101 : 반도체 기판 102 : 트렌치(trench)
103 : 게이트 산화막 105 : 게이트 전극
107 : 게이트 마스크 109 : 스페이서
201 : 반도체 기판 203 : 트렌치 형성을 위한 마스크
204 : 트렌치(Trench) 205 : 게이트 산화막
206 : 게이트 전극막 207, 209 : 게이트 전극
211 : 게이트 마스크
상기 발명이 이루고자 하는 기술적 과제를 달성하기 위하여, 본 발명은 개선된 트렌치형 게이트 형성방법을 제공한다.
본 발명에 따른 게이트 형성방법은 다음과 같다. 반도체 기판 상에 트렌치 형성을 위한 마스크를 형성한 후, 상기 마스크에 의해 노출된 상기 반도체 기판을 식각하여 게이트 트렌치를 형성한다. 그 후, 상기 트렌치의 내부 표면에 게이트 산화막을 형성하고 상기 게이트 산화막 상에 상기 트렌치 형성을 위한 마스크 높이보다 낮게 게이트 전극을 형성한다. 그 다음 노출된 상기 게이트 전극 상부에 상기 트렌치 형성을 위한 마스크 높이만큼 게이트 마스크를 형성한 후 상기 트렌치 형성을 위한 마스크를 제거하여 본 발명에 따른 게이트를 형성한다.
상기 트렌치 형성을 위한 마스크에 대한 일 실시예로, 상기 트렌치 형성을 위한 마스크는 실리콘 산화막, 실리콘 질화막, 폴리실리콘막을 사용할 수 있다. 구체적으로 실리콘 산화막을 트렌치 형성을 위한 마스크로 사용하는 경우 실리콘 산화막을 500Å이상 증착하며 실리콘 질화막(또는 폴리실리콘막)을 사용하는 경우에는 우선 실리콘 산화막을 50Å이상 증착한 후 실리콘 질화막(또는 폴리실리콘막)을 500Å이상 증착한다.
상기 게이트 전극에 대한 일 실시예로, 상기 게이트 전극은 폴리실리콘과 금속 바람직하게 폴리실리콘과 텅스텐의 다중 전극일 수 있다. 이는 상기 게이트 산화막 상에 폴리실리콘막을 형성하고 상기 폴리실리콘 막을 트렌치 형성을 위한 마스크 높이보다 낮게 식각한 다음 다시 금속막, 바람직하게 텅스텐막을 형성하고 이를 트렌치 형성을 위한 마스크 높이보다 낮게 식각하여 형성될 수 있다. 상기 폴리실리콘과 상기 금속막 사이에는 필요에 따라 금속 장벽(Barrier metal)이 개재될 수도 있다.
구체적으로 상기 폴리실리콘 전극은 상기 폴리실리콘막을 반도체 기판 기준 위쪽으로 100Å이상 될 때까지 또는 반도체 기판 기준 아래쪽으로 100Å이상 될 때까지 전면식각(Etch-back) 또는 CMP 후 전면식각(Etch-back)하여 형성될 수 있다.
상기 게이트 전극에 대한 다른 일 실시예로, 상기 게이트 전극은 금속 전극일 수 있다. 이는 상기 게이트 산화막 상에 금속막을 형성하고 상기 금속막을 트렌치 형성을 위한 마스크 높이보다 낮게 식각하여 형성될 수 있다. 상기 게이트 산화막과 상기 금속전극 사이에는 필요에 따라 금속 장벽(Barrier metal)이 개재될 수 있다.
상기 게이트 마스크에 대한 일 실시예로, 상기 게이트 마스크는 실리콘 질화막 또는 실리콘 산화막으로 형성될 수 있다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상(위에)"에 있다(또는 형성된다)고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명에 따른 반도체 소자에서의 게이트 단면도이다. 도 1을 참조하면, 반도체 기판(101)의 트렌치(102) 상에 게이트 산화막(103), 게이트 전극(105) 그리고 게이트 마스크(107)가 순차적으로 적층되어 있다. 구체적으로 게이트 산화막(103)은 반도체 기판(101)의 트렌치(102) 표면 상에 형성되어 있고, 게이트 전극(105)은 상기 게이트 산화막(103) 상에 트렌치(102) 내부를 채우는 구조로 형성되어 있다. 또한 트렌치 위로 노출된 게이트 측벽에 스페이서(109)가 존재하고 있다. 이때 게이트 전극(105)은 폴리실리콘과 금속 바람직하게 폴리실리콘과 텅스텐의 다중전극이거나 폴리실리콘 또는 금속 단일전극일 수 있다. 한편, 폴리실리콘은 반도체 기판(101) 기준보다 높게 또는 낮게 형성될 수도 있다(도면 1에서는 반도체 기판(101) 기준보다 높게 형성된 것만을 도시하고 있다. ).
이와 같이 반도체 소자에서 게이트를 트렌치형으로 형성하는 경우, 반도체 소자의 집적에 따른 단채널 효과(Short channel effect)를 개선할 수 있고 층간 절연막의 높이를 줄일 수 있다.
도 2 내지 도 7은 본 발명에 따른 게이트 형성방법의 일 실시예를 공정 순서에 따라 나타낸 단면도이다.
도 2를 참조하면, 반도체 기판(201)에 활성영역을 한정하는 STI(Shallow trench isolation, 도면에 도시되어 있지 않음)를 형성한 다음, 반도체 기판(201)에 트렌치 형성을 위한 마스크(203)를 형성한다. 상기 트렌치 형성을 위한 마스크(203)는 실리콘 산화막, 실리콘 질화막, 폴리실리콘막을 사용할 수 있다. 구체적으로 실리콘 산화막을 트렌치 형성을 위한 마스크로 사용하는 경우 실리콘 산화막을 500Å이상 증착하며 실리콘 질화막(또는 폴리실리콘막)을 사용하는 경우에는 우선 실리콘 산화막을 50Å이상 증착한 후 실리콘 질화막(또는 폴리실리콘막)을 500Å이상 증착한다. 상기 트렌치 형성을 위한 마스크(203)는 화학적 기상증착법(CVD), 물리적 기상증착법(PVD), 원자층 증착법(ALD) 등의 막질 증착방법을 사용하여 형성한 후 사진 식각 공정을 통해 형성될 수 있다.
도 3을 참조하면, 트렌치 형성을 위한 마스크(203)에 의해 노출된 상기 반도체 기판(201)을 식각하여 게이트 트렌치(204)를 형성한다. 그 다음 상기 트렌치(204)의 내부 표면에 게이트 산화막(205)을 형성한다.
도 4를 참조하면, 상기 게이트 산화막(205) 상에 게이트 전극막인 폴리실리콘막(206)을 형성한다. 상기 폴리실리콘막(206)은 화학적 기상증착법(CVD), 물리적 기상증착법(PVD), 원자층 증착법(ALD)등의 막질 증착방법을 사용하여 형성될 수 있다.
도 5를 참조하면, 상기 폴리실리콘막(206)을 상기 트렌치 형성을 위한 마스크(203) 높이보다 낮게 식각하여 폴리실리콘전극(207)을 형성한다. 상기 폴리실리콘전극(207)은 전면식각(Etch-back) 또는 CMP 후 전면식각(Etch-back) 방법으로 형성될 수 있다. 구체적으로 상기 폴리실리콘전극(207)은 상기 폴리실리콘막(206)을 식각하여 반도체 기판(201) 기준보다 높게 또는 낮게 형성한다(도면 5에서는 반도체 기판(201) 기준보다 높게 형성된 것만을 도시하고 있다. 이후 도 6, 도 7에서도 같다.).
도 6을 참조하면, 상기 폴리실리콘전극(207) 상에 금속전극(209) 바람직하게는 텅스텐전극을 형성한 후 게이트 마스크(211)를 형성한다. 상기 금속전극(209)은 폴리실리콘전극(207) 상에 금속막을 막질 증착방법을 사용하여 형성한 후 상기 트렌치 형성을 위한 마스크(203) 높이보다 낮게 식각하여 형성한다. 상기 금속전극(209)은 전면식각(Etch-back) 또는 CMP 후 전면식각(Etch-back) 방법으로 형성될 수 있다. 상기 폴리실리콘 전극과 상기 금속전극 사이에는 필요에 따라 금속 장벽(Barrier metal)이 개재될 수도 있다.
한편 상기 폴리실리콘(207)과 금속(209)의 다중전극은 단순히 폴리실리콘 또는 금속 단일전극일 수도 있다.
상기 게이트 마스크(211)는 실리콘 질화막 또는 실리콘 산화막일 수 있다. 상기 게이트 마스크는 금속전극(207) 상에 실리콘 질화막 또는 실리콘 산화막을 형성한 후 상기 트렌치 형성을 위한 마스크(203)가 노출될 때까지 평탄화 식각을 통해 형성될 수 있다.
도 7을 참조하면, 상기 트렌치 형성을 위한 마스크(203)를 제거한다. 그 후 스페이서의 형성 및 불순물 이온주입을 통해 본 발명에 따른 게이트를 형성한다. 상기 트렌치 형성을 위한 마스크(203)는 습식 스트립(Wet strip), CDE(Chemicaldownstream etch) 방법으로 제거할 수 있다.
이와 같이 본 발명에 따라 게이트를 형성하는 경우 트렌치 형성을 위한 마스크(203)를 계속 사용함으로서 포토(Photo)공정을 줄일 수 있어 경제적이다. 또한 게이트 마스크(211)를 평탄화 식각으로 형성하기 때문에 기존 사진식각 공정을 통해 형성하는 것보다 두껍게 형성하여 컨택 패드와 게이트 전극 사이의 누설전류를 방지할 수 있다. 게다가 게이트 마스크 형성을 위한 식각과정에서 소스나 드레인 영역이 손상될 염려가 없다.
이상에서 설명한 바와 같이 본 발명에 따르면 게이트 전극을 트렌치 형으로 만들수 있어 단채널 효과(Short channel effect)를 개선할 수 있고 층간 절연막의 높이를 줄일 수 있다. 또한 트렌치 형성을 위한 마스크를 계속 사용함으로서 포토공정을 줄일 수 있으며 게이트 마스크를 평탄화 식각으로 형성하기 때문에 기존 사진식각 공정을 통해 형성하는 것보다 두껍게 형성하여 컨택 패드와 게이트 전극 사이의 누설전류를 방지할 수 있다. 게다가 게이트 마스크 형성을 위한 식각과정에서 소스나 드레인 영역이 손상될 염려가 없다.
Claims (4)
- 반도체 기판 상에 트렌치 형성을 위한 마스크를 형성하는 단계 ;상기 마스크에 의해 노출된 상기 반도체 기판을 식각하여 게이트 트렌치를 형성하는 단계 ;상기 트렌치의 내부 표면에 게이트 산화막을 형성하는 단계 ;상기 게이트 산화막 상에 상기 트렌치 형성을 위한 마스크 높이보다 낮게 게이트 전극을 형성하는 단계 ;노출된 상기 게이트 전극 상부에 상기 트렌치 형성을 위한 마스크 높이만큼 게이트 마스크를 형성하는 단계 ;상기 트렌치 형성을 위한 마스크를 제거하는 단계를 포함하는 게이트 형성방법.
- 제 1 항에 있어서,상기 게이트 전극은,상기 게이트 산화막 및 상기 트렌치 형성을 위한 마스크 상에 폴리 실리콘막을 형성하는 단계 ;상기 폴리 실리콘막을 상기 트렌치 형성을 위한 마스크 높이보다 낮게 식각하는 단계 ;상기 폴리실리콘 상에 금속막을 형성하는 단계 ;상기 금속막을 상기 트렌치 형성을 위한 마스크 높이보다 낮게 식각하는 단계를 포함하는 것을 특징으로 하는 게이트 형성방법.
- 제 1 항에 있어서,상기 게이트 전극은,상기 게이트 산화막 및 상기 트렌치 형성을 위한 마스크 상에 금속막을 형성하는 단계 ;상기 금속막을 상기 트렌치 형성을 위한 마스크 높이보다 낮게 식각하는 단계를 포함하는 것을 특징으로 하는 게이트 형성방법.
- 제 1 항에 있어서,상기 게이트 마스크는,상기 게이트 전극 및 상기 트렌치 형성을 위한 마스크 상에 게이트 마스크를 형성하는 단계 ;상기 트렌치 형성을 위한 마스크 표면이 노출될 때까지 상기 게이트 마스크를 평탄화 식각하는 단계를 포함하는 것을 특징으로 하는 게이트 형성방법.
Priority Applications (1)
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|---|---|
| KR (1) | KR20040095075A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100625795B1 (ko) * | 2005-08-25 | 2006-09-18 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 및 그 형성방법 |
| KR100832028B1 (ko) * | 2006-01-11 | 2008-05-26 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조방법 |
| CN104465383A (zh) * | 2013-09-23 | 2015-03-25 | 中芯国际集成电路制造(上海)有限公司 | 降低mos晶体管短沟道效应的方法 |
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2003
- 2003-05-06 KR KR1020030028677A patent/KR20040095075A/ko not_active Application Discontinuation
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| CN104465383A (zh) * | 2013-09-23 | 2015-03-25 | 中芯国际集成电路制造(上海)有限公司 | 降低mos晶体管短沟道效应的方法 |
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