KR20070071617A - 반도체 소자의 리세스 게이트 형성 방법 - Google Patents

반도체 소자의 리세스 게이트 형성 방법 Download PDF

Info

Publication number
KR20070071617A
KR20070071617A KR1020050135244A KR20050135244A KR20070071617A KR 20070071617 A KR20070071617 A KR 20070071617A KR 1020050135244 A KR1020050135244 A KR 1020050135244A KR 20050135244 A KR20050135244 A KR 20050135244A KR 20070071617 A KR20070071617 A KR 20070071617A
Authority
KR
South Korea
Prior art keywords
recess gate
gate region
forming
recess
bulb
Prior art date
Application number
KR1020050135244A
Other languages
English (en)
Inventor
방승인
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050135244A priority Critical patent/KR20070071617A/ko
Publication of KR20070071617A publication Critical patent/KR20070071617A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

본 발명은 반도체 소자의 리세스 게이트 형성 방법에 관한 것으로, 종래의 기술에서 전구형 리세스 게이트 영역을 형성하는데 있어서 전구형의 목 부분을 먼저 식각하고 몸통부분을 식각하는 이중 식각 방법을 사용하여 공정 마진이 감소하는 문제를 해결하기 위하여, 전구형 리세스 게이트 영역의 몸통이 되는 부분을 먼저 형성한 후 에피택셜 성장 방법으로 전구형 리세스 영역의 목 부분을 형성함으로써, 이중 식각 공정을 수행하지 않으므로 공정 단계를 감소시킬 수 있는 발명에 관한 것입니다.

Description

반도체 소자의 리세스 게이트 형성 방법{METHOD FOR FORMING RECESS GATE OF SEMICONDUCTOR DEVICES}
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 리세스 게이트 형성 방법에 관한 것으로, 종래의 기술에서 전구형 리세스 게이트 영역을 형성하는데 있어서 전구형의 목 부분을 먼저 식각하고 몸통부분을 식각하는 이중 식각 방법을 사용하여 공정 마진이 감소하는 문제를 해결하기 위하여, 전구형 리세스 게이트 영역의 몸통이 되는 부분을 먼저 형성한 후 에피택셜 성장 방법으로 전구형 리세스 영역의 목 부분을 형성함으로써, 이중 식각 공정을 수행하지 않으므로 공정 단계를 감소시킬 수 있는 발명에 관한 것입니다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 문제가 있다. 이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각하여 활성영역과 게이트 사이의 접촉면적을 증가시킴으로써 게이트 채널 길이를 증가시킬 수 있는 기술이다.
그러나, 일반적인 게이트 구조는 리세스 게이트 영역과 게이트와의 오정렬에 의하여 리세스 게이트 영역에서 누설전류가 발생하는 문제가 있다. 따라서, 리세스 게이트 영역을 전구(Bulb)형으로 형성하는 리세스 게이트 형성 방법이 개발되었다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들이다. 여기서, 리세스 게이트 영역(20)은 리세스 게이트 특성을 더 향상시키고, 게이트와 리세스 게이트 영역의 오정렬에 의한 문제를 해결하기 위하여 전구(Bulb)형 리세스 게이트 영역을 형성하는 것으로 한다.
도 1a를 참조하면, 반도체 기판(10)을 부분 식각하여 리세스 게이트 영역(20)을 형성하고, 리세스 게이트 영역(20)을 포함하는 반도체 기판 전체 표면에 베리어막(30)을 형성한다. 이때, 리세스 게이트 영역(20)과 게이트의 오정렬을 방지하기 위하여 리세스 게이트 영역(20)의 선폭을 가능한 한 작게 형성하여야 하는데, 선폭을 감소시킬 경우 공정 마진이 감소하는 문제가 발생한다.
도 1b를 참조하면, 리세스 게이트 영역(20) 하부의 베리어막(30)을 제거하고 리세스 게이트 영역(20) 하부의 반도체 기판(10)을 노출시킨다.
도 1c를 참조하면, 노출된 반도체 기판(10)을 등방성 식각하여 리세스 게이트 영역(20)을 전구 모양이 되도록 형성한다. 이때, 전구형 리세스 게이트 영역(20)은 목(Neck) 부분(50) 및 몸통(Body) 부분(60)으로 구분된다.
상술한 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법은 전구형 리세스 게이트 영역을 형성함으로써 게이트와 리세스 게이트 영역이 오정렬되는 문제를 해결 할 수 있다. 그러나, 리세스 게이트 영역 식각 공정을 이중으로 수행하여야 하고, 전구형 리세스 게이트 영역의 목 부분 선폭을 작게 형성하는데 있어서 공정마진이 감소하는 문제가 있다.
상기 문제점을 해결하기 위하여, 전구형 리세스 게이트 영역의 몸통이 되는 부분을 먼저 형성한 후 에피택셜 성장 방법으로 전구형 리세스 영역의 목 부분이 형성 되도록 함으로써, 리세스 게이트 형성 공정을 간소화 할 수 있는 반도체 소자의 리세스 게이트 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은
전구(Bulb)형 리세스 게이트를 형성하는데 있어서,
반도체 기판을 부분 식각하여 전구형 리세스 게이트 영역의 몸통 부분을 형성하는 단계와,
상기 리세스 게이트 영역에 질화물질을 매립하는 단계와,
상기 질화물질 상부를 소정 두께 식각하여 리세스 게이트 영역 측벽 상부가 노출되도록 하는 단계와,
상기 반도체 기판 표면을 에피택셜 성장시키되, 상기 리세스 게이트 영역 상 부에 오버행이 발생하도록 하여, 상기 오버행 부분이 리세스 게이트 영역의 목 부분이 되도록 하는 단계 및
상기 질화물질을 제거하고 상기 전구형 리세스 게이트 영역에 게이트를 형성하는 단계를 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100)을 부분 식각하여 전구형 리세스 게이트 영역(120)의 몸통 부분(160)을 형성한다. 이때, 리세스 게이트 영역(120)의 몸통 부분(160)은 종래의 리세스 게이트 영역의 선폭보다 더 넓게 형성하며 반구 모양으로 형성하는 것이 바람직하다. 여기서, 리세스 게이트 영역을 넓은 선폭으로 형성하는 것은 공정 마진을 증가시킬 수 있는 효과를 제공한다.
다음에는, 리세스 게이트 영역(120)에 질화물질(130)을 매립한다.
도 2b를 참조하면, 질화물질(130) 상부를 소정 두께 식각하여 리세스 게이트 영역(120) 측벽 상부가 노출되도록 한다. 이때, CMP 공정을 이용하여 리세스 게이트 영역(120)에 매립된 질화물질(130)과 반도체 기판(100) 사이에 단차 부분(A)이 형성되도록 하는 것이 바람직하다.
도 2c를 참조하면, 반도체 기판(100) 표면을 에피택셜 성장시킨다. 이때, 리세스 게이트 영역(120) 상부에 오버행이 발생하도록 하여, 오버행 부분(B)이 리세 스 게이트 영역(120)의 목 부분(150)이 되도록 한다. 이때, 도 2b에서 형성된 단차 부분(A)의 노출된 반도체 기판(100)에서 에피택셜 성장이 증가하기 때문에 자연스럽게 오버행 부분(B)이 형성된다.
다음에는, 질화물질(130)을 제거하고 상기 전구형 리세스 게이트 영역(120)에 게이트를 형성한다. 이때, 리세스 게이트 영역(120)을 포함하는 반도체 기판(100) 표면에 게이트 산화막을 형성한 후, 리세스 게이트 영역(120)에 폴리실리콘층을 매립한 후, 폴리실리콘층을 평탄화 식각한 다음, 그 상부에 게이트 폴리실리콘층, 금속층 및 하드마스크층을 형성한 후, 상기 구조물들을 부분 식각하여 리세스 게이트 영역(120)과 오버랩되는 게이트를 형성하는 것이 바람직하다.
상술한 바와 같이, 전구형 리세스 게이트 영역의 몸통이 되는 부분을 먼저 형성한 후 에피택셜 성장 방법으로 전구형 리세스 영역의 목 부분을 형성함으로써, 종래의 기술에서 전구형 리세스 게이트 영역의 목 부분을 먼저 형성하여 공정 마진이 감소하는 문제를 해결 할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은 종래의 기술에서 전구형 리세스 게이트 영역의 목 부분을 먼저 형성하여 공정 마진이 감소하는 문제를 해결하기 위하여, 전구형 리세스 게이트 영역의 몸통이 되는 부분을 먼저 형성한 후 에피택셜 성장 방법으로 전구형 리세스 영역의 목 부분을 형성함으로써, 이중 식각 공정을 수행하지 않으므로 공정 단계를 감소시킬 수 있고 공정 마진을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (1)

  1. 전구(Bulb)형 리세스 게이트를 형성하는데 있어서,
    반도체 기판을 부분 식각하여 전구형 리세스 게이트 영역의 몸통 부분을 형성하는 단계;
    상기 리세스 게이트 영역에 질화물질을 매립하는 단계;
    상기 질화물질 상부를 소정 두께 식각하여 리세스 게이트 영역 측벽 상부가 노출되도록 하는 단계;
    상기 반도체 기판 표면을 에피택셜 성장시키되, 상기 리세스 게이트 영역 상부에 오버행이 발생하도록 하여, 상기 오버행 부분이 리세스 게이트 영역의 목 부분이 되도록 하는 단계; 및
    상기 질화물질을 제거하고 상기 전구형 리세스 게이트 영역에 게이트를 형성하는 단계를 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
KR1020050135244A 2005-12-30 2005-12-30 반도체 소자의 리세스 게이트 형성 방법 KR20070071617A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050135244A KR20070071617A (ko) 2005-12-30 2005-12-30 반도체 소자의 리세스 게이트 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050135244A KR20070071617A (ko) 2005-12-30 2005-12-30 반도체 소자의 리세스 게이트 형성 방법

Publications (1)

Publication Number Publication Date
KR20070071617A true KR20070071617A (ko) 2007-07-04

Family

ID=38506727

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050135244A KR20070071617A (ko) 2005-12-30 2005-12-30 반도체 소자의 리세스 게이트 형성 방법

Country Status (1)

Country Link
KR (1) KR20070071617A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100960459B1 (ko) * 2008-02-14 2010-05-28 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US20120211891A1 (en) * 2007-04-30 2012-08-23 Infineon Technologies Ag Anchoring Structure and Intermeshing Structure
US8274111B2 (en) 2009-07-31 2012-09-25 Hynix Semiconductor Inc. Method for fabricating a semiconductor memory device having a buried word line structure

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120211891A1 (en) * 2007-04-30 2012-08-23 Infineon Technologies Ag Anchoring Structure and Intermeshing Structure
US9076821B2 (en) * 2007-04-30 2015-07-07 Infineon Technologies Ag Anchoring structure and intermeshing structure
KR100960459B1 (ko) * 2008-02-14 2010-05-28 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US8274111B2 (en) 2009-07-31 2012-09-25 Hynix Semiconductor Inc. Method for fabricating a semiconductor memory device having a buried word line structure

Similar Documents

Publication Publication Date Title
KR100745894B1 (ko) 반도체 소자의 리세스 게이트 형성 방법
KR100673133B1 (ko) 반도체 소자의 제조 방법
JP2014090202A (ja) トレンチゲート型半導体装置およびその製造方法
KR20090028917A (ko) 반도체 소자 및 그 제조 방법
KR20070071617A (ko) 반도체 소자의 리세스 게이트 형성 방법
KR20080010885A (ko) 반도체 소자의 형성 방법
US7358136B2 (en) Method for manufacturing semiconductor device
KR100874431B1 (ko) 반도체 소자의 리세스 게이트 형성 방법
US7148112B2 (en) Method for manufacturing semiconductor device including a recess channel
KR20090099406A (ko) 반도체 소자의 형성 방법
KR100906648B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR100745939B1 (ko) 반도체 소자의 형성 방법
KR100620642B1 (ko) 반도체 소자의 제조 방법
KR20070002659A (ko) 반도체 소자의 소자분리막 형성 방법
KR100909777B1 (ko) 반도체 소자의 제조 방법
KR100745924B1 (ko) 반도체 소자의 제조 방법
KR100720212B1 (ko) 반도체 소자의 형성 방법
KR20070016741A (ko) 반도체 소자의 보더리스 컨택 구조체 및 이의 형성방법
KR20070079813A (ko) 반도체 소자의 리세스 게이트 형성방법
US6746935B2 (en) MOS transistor in an integrated circuit and active area forming method
KR100827522B1 (ko) 반도체 소자 및 그 제조 방법
KR20080002445A (ko) 벌브형 리세스 게이트의 형성방법
KR100798798B1 (ko) 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법
KR20070017655A (ko) 반도체 소자의 형성 방법
KR101024754B1 (ko) 반도체 소자 및 그 형성 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid