KR20070079813A - 반도체 소자의 리세스 게이트 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 리세스 게이트 형성방법에 관한 것으로, 특히 식각단계와 에피텍셜 성장단계를 조합하여 반도체 기판 상에서 리세스 게이트가 형성되는 위치를 조절할 수 있는 리세스 게이트 형성방법에 관한 것이다.

본 발명에 의한 반도체 소자의 리세스 게이트 형성 방법은 반도체 기판 상부에 산화막과 베리어층을 형성하는 단계; 산화막과 베리어층을 패터닝하고, 패터닝된 베리어층을 마스크로 반도체 기판을 부분 식각하여 리세스 게이트를 형성하는 단계; 산화막과 베리어층을 제거하고, 전체 표면 상부에 질화물질을 매립하는 단계; 질화물질을 소정 두께로 식각하여 리세스 게이트 영역 측벽 상부가 노출되도록 하는 단계; 반도체 기판 표면을 에피택셜 성장시키는 단계; 및 질화물질을 제거하는 단계를 포함한다.

Description

반도체 소자의 리세스 게이트 형성방법{METHOD FOR FORMING RECESS GATE OF SEMICONDUCTOR DEVICE}

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도.

< 도면의 주요 부분의 부호의 설명 >

100 : 반도체 기판 110 : 산화막

120 : 베리어층 130 : 리세스 게이트

140 : 질화물질 150 : 에피택셜 성장된 실리콘

본 발명은 반도체 소자의 리세스 게이트 형성방법에 관한 것으로, 특히 식각단계와 에피텍셜 성장단계를 조합하여 반도체 기판 상에서 리세스 게이트가 형성되는 위치를 조절할 수 있는 리세스 게이트 형성방법에 관한 것이다.

반도체 소자가 고집적화됨에 따라 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 문제가 있다.

이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각하여 활성영역과 게이트 사이의 접촉면적을 증가시킴으로써 게이트 채널 길이를 증가시킬 수 있는 기술이다.

도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도이다.

도 1a를 참조하면, 반도체 기판(10)에 소자분리영역을 형성하고, 전체 표면 상부에 산화막(20)을 형성한다. 그리고, 산화막(20) 상부에 베리어층(30)을 형성한다.

도 1b를 참조하면, 리세스 게이트 형성을 위해 산화막(20)과 베리어층(30)을 패터닝한다(40).

도 1c를 참조하면, 패터닝된 베리어층을 마스크로 하여 리세스 게이트(50)를 형성한다.

종래의 리세스 게이트 구조에서는 LCVT(Local Cell Vt) 이온주입 방법을 사용하는 경우 이온주입 에너지가 30 KeV를 넘지 못하는 문제점이 발생한다.

그 이유는 높은 에너지로 도핑할 경우 스토리지 노드 영역에서 소자분리영역의 비정질 산화막을 따라 산란해오는 도펀트의 영향이 크기 때문이다. 이 도펀트의 위치(60)는 채널이 형성되는 부분과 가까운 곳에 위치하고 있어서 무시할 수 없는 수준이다.

상기 문제점을 해결하기 위하여, 본 발명은 식각단계와 에피텍셜 성장단계를 조합하여 반도체 기판 상에서 리세스 게이트가 형성되는 위치를 조절할 수 있는 리세스 게이트 형성방법을 제공하는 것을 목적으로 한다.

본 발명에 의한 반도체 소자의 리세스 게이트 형성 방법은 반도체 기판 상부에 산화막과 베리어층을 형성하는 단계; 산화막과 베리어층을 패터닝하고, 패터닝된 베리어층을 마스크로 반도체 기판을 부분 식각하여 리세스 게이트를 형성하는 단계; 산화막과 베리어층을 제거하고, 전체 표면 상부에 질화물질을 매립하는 단계; 질화물질을 소정 두께로 식각하여 리세스 게이트 영역 측벽 상부가 노출되도록 하는 단계; 반도체 기판 표면을 에피택셜 성장시키는 단계; 및 질화물질을 제거하는 단계를 포함한다.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도이다.

도 2a를 참조하면, 반도체 기판(100) 상부에 산화막(110)과 베리어층(120)을 형성하고, 산화막(110)과 베리어층(120)을 패터닝한 후, 패터닝된 베리어층을 마스크로 반도체 기판(100)을 부분 식각하여 리세스 게이트(130)를 형성한다.

소자분리영역의 비정질 산화막을 따라 산란해오는 도펀트의 위치(160)가 채널이 형성되는 부분에서 먼 곳에 위치하도록 리세스 게이트(130)를 형성하기 위한 반도체 기판(100)의 식각은 종래 기술보다 적게 하는 것이 바람직하다.

도 2b를 참조하면, 산화막(110)과 베리어층(120)을 제거하고, 전체 표면 상부에 질화물질(140)을 매립한다.

질화물질(140) 외에 다른 물질도 사용될 수 있으며, 에피택셜 성장 후의 세정 공정과 식각 공정에 유리한 물질을 사용하는 것이 바람직하다.

도 2c를 참조하면, 질화물질(140)을 소정 두께로 식각하여 리세스 게이트 영역 측벽 상부가 노출되도록 한다.

도 2d를 참조하면, 반도체 기판 표면을 에피택셜 성장시킨다(150).

그리고, 질화물질(140)을 제거한다.

본 발명에 따른 반도체 소자의 리세스 게이트 형성방법은 식각단계와 에피텍셜 성장단계를 조합하여 반도체 기판상에서 리세스 게이트가 형성되는 위치를 조절할 수 있고, 따라서 채널이 형성되는 위치를 조정할 수 있다.

채널이 형성되는 위치를 조정하여 소자분리영역의 비정질 산화막을 통과한 도펀트의 위치로부터 멀어지게 함으로써 도펀트의 영향을 무시할 수 있다.

또한, 채널의 위치가 소자분리영역과 대비하여 높아지면 셀과 셀 간의 전류누설 측면에서도 유리하므로, 소자분리영역의 깊이를 깊게 하지 않아도 되는 장점이 있다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims (1)

1. 반도체 기판 상부에 산화막과 베리어층을 형성하는 단계;

   상기 산화막과 베리어층을 패터닝하고, 패터닝된 베리어층을 마스크로 상기 반도체 기판을 부분 식각하여 리세스 게이트를 형성하는 단계;

   상기 산화막과 베리어층을 제거하고, 전체 표면 상부에 질화물질을 매립하는 단계;

   상기 질화물질을 소정 두께로 식각하여 리세스 게이트 영역 측벽 상부가 노출되도록 하는 단계;

   상기 반도체 기판 표면을 에피택셜 성장시키는 단계; 및

   상기 질화물질을 제거하는 단계

   를 포함하는 반도체 소자의 리세스 게이트 형성 방법.

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