KR20070002644A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 소자의 고집적화에 따라 리세스 게이트에서도 숏채널효과와 같은 문제가 발생하는 것을 방지하기 위하여, 본 발명은 리세스 게이트 영역을 형성한 후, 리세스 게이트 영역의 측벽에 질화막 스페이서를 형성하고, 상기 질화막 스페이서를 이용하여 상기 리세스 게이트 영역의 하부에 확장 리세스 게이트 영역을 더 형성함으로써, 채널 길이를 증가시킬 수 있는 반도체 소자의 형성 방법에 관한 것이다.
Description
도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 반도체 소자의 고집적화에 따라 리세스 게이트에서도 숏채널효과와 같은 문제가 발생하는 것을 방지하기 위하여, 본 발명은 리세스 게이트 영역을 형성한 후, 리세스 게이트 영역의 측벽에 질화막 스페이서를 형성하고, 상기 질화막 스페이서를 이용하여 상기 리세스 게이트 영역의 하부에 확장 리세스 게이트 영역을 더 형성함으로써, 채널 길이를 증가시킬 수 있는 반도체 소자의 형성 방법에 관한 것이다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)에 STI(Shallow Trench Isolation) 방법 을 이용한 소자분리막(15)을 형성한 후, 반도체 기판(10) 전면에 버퍼 산화막(20) 및 실리콘 질화막(25)을 형성한다.
도 1b를 참조하면, 실리콘 질화막(25) 상부에 리세스 게이트 예정 영역을 노출 시키는 감광막 패턴(30)을 형성한다.
도 1c를 참조하면, 감광막 패턴(30)을 식각 마스크로 실리콘 질화막(25) 및 버퍼 산화막(20)을 식각하여, 반도체 기판(10)의 리세스 게이트 예정 영역을 노출시킨다.
도 1d를 참조하면, 감광막 패턴(130)을 제거하고 상기 노출된 반도체 기판(10)을 식각하여 리세스 게이트 영역(40)을 형성한다. 다음에는 실리콘 질화막(25) 및 버퍼 산화막(20)을 제거한다.
도 1e를 참조하면, 리세스 게이트 영역(40)의 표면 및 반도체 기판의 표면에 열 산화막(35)을 성장시키고, 리세스 게이트 영역(40)의 하부에 채널 영역(55)을 형성한다.
도 1f를 참조하면, 열 산화막(35)을 제거한다.
도 1g를 참조하면, 반도체 기판(10)의 전 표면에 게이트 산화막(60)을 형성하고, 리세스 게이트 영역(40)을 매립하는 폴리실리콘층(65)을 형성한다. 다음에는, 폴리실리콘층(65) 상부에 금속층(70) 및 하드마스크층(75)을 순차적으로 형성한다. 그 다음에는, 게이트 마스크를 이용하여 하드마스크층(75), 금속층(70) 및 폴리실리콘층(65)을 식각하여 게이트(80)를 형성하고, 게이트(80) 사이에 소스 /드레인 영역(90)을 형성한다.
상술한 바와 같이 형성되는 종래 기술에 따른 반도체 소자의 형성 방법에서, 반도체 소자의 크기가 감소하게 되면 게이트의 폭이 감소되고 그에 따라 리세스 게이트 영역의 크기도 감소되어야 한다. 그러나, 리세스 게이트 영역이 감소되면 게이트 채널 길이가 짧아지므로 리세스 게이트 영역이 형성되지 않은 게이트에서나 문제가 될 수 있는 숏채널효과와 같은 문제가 발생할 수 있다. 또한, 게이트의 폭을 감소시키지 않을 경우 저장전극 콘택 영역 및 비트라인 콘택영역의 면적이 감소하는 문제가 발생할 수 있다. 이러한 문제들은 반도체 소자의 리프레쉬 특성을 열화시키고, 전기적 특성 및 신뢰성을 저하시키는 원인이 된다.
상기 문제점을 해결하기 위하여, 본 발명은 리세스 게이트 영역을 형성한 후, 리세스 게이트 영역의 측벽에 질화막 스페이서를 형성하고, 상기 질화막 스페이서를 이용하여 상기 리세스 게이트 영역의 하부에 확장 리세스 게이트 영역을 더 형성함으로써, 채널 길이를 더 길게 하여 게이트 문턱 전압을 높일 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 형성 방법은,
(a) 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계와,
(b) 상기 리세스 게이트 영역의 측벽에 질화막 스페이서를 형성하는 단계와,
(c) 상기 질화막 스페이서를 식각 마스크로 상기 리세스 게이트 영역 하부의 반도체 기판을 등방성 식각하여 확장 리세스 게이트 영역을 형성하는 단계와,
(d) 상기 질화막 스페이서를 제거하고 상기 리세스 게이트 영역 및 확장 리세스 게이트 영역 표면에 게이트 산화막을 형성하는 단계와,
(e) 상기 리세스 게이트 영역 및 확장 리세스 게이트 영역을 매립하는 폴리실리콘층을 형성하는 단계 및
(f) 상기 폴리실리콘층 상부에 금속층 및 하드 마스크층을 형성한 후 패터닝 하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100)에 STI(Shallow Trench Isolation) 방법을 이용한 소자분리막(115)을 형성한 후, 반도체 기판(100) 전면에 버퍼 산화막(120) 및 실리콘 질화막(125)을 형성한다. 이때, 버퍼 산화막(120)은 열성장을 이용한 열산화막으로 형성하는 것이 바람직하다.
도 2b를 참조하면, 실리콘 질화막(125) 상부에 리세스 게이트 예정 영역을 노출 시키는 감광막 패턴(130)을 형성한다.
도 2c를 참조하면, 감광막 패턴(130)을 식각 마스크로 실리콘 질화막(125) 및 버퍼 산화막(120)을 식각하여, 반도체 기판(100)의 리세스 게이트 예정 영역을 노출시킨다.
도 2d를 참조하면, 감광막 패턴(130)을 제거하고 상기 노출된 반도체 기판(100)을 식각하여 리세스 게이트 영역(140)을 형성한다. 이때, 리세스 게이트 영역 (140)의 식각 깊이는 200 ~ 1000Å인 것이 바람직하다.
도 2e를 참조하면, 리세스 게이트 영역(140)을 포함하는 반도체 기판(100)의 표면에 열 산화막(135)을 성장시키고, 반도체 기판(100) 전면에 질화막을 형성한다. 다음에는 RIE(Reactive Ion Etching) 식각을 이용하여 리세스 게이트 영역(140)의 측벽에 질화막 스페이서(145)을 형성한다. 그 다음에는, 질화막 스페이서(145)을 식각 마스크로 리세스 게이트 영역(140) 하부의 열 산화막(135)을 식각한다. 이때, 질화막 스페이서(145)의 두께는 200 ~ 3000Å인 것이 바람직하다.
도 2f를 참조하면, 질화막 스페이서(145)을 식각 마스크로 리세스 게이트 영역(140) 하부를 등방성 식각하여 확장 리세스 게이트 영역(150)을 형성한다. 이때, 등방성 식각되는 깊이는 200 ~ 2000Å으로 리세스 게이트 영역 하부를 3차원적으로 확장시킬 수 있다. 다음에는, 확장 리세스 게이트 영역(150) 하부의 반도체 기판(100)에 채널 이온 주입 영역(155)을 형성한다.
도 2g를 참조하면, 반도체 기판(100) 상의 실리콘 질화막(125) 및 버퍼 산화막(120)을 제거하고, 리세스 게이트 영역(140)의 질화막 스페이서(140) 및 열 산화막(135)을 제거한다.
다음에는, 반도체 기판(100)의 전 표면에 게이트 산화막(160)을 형성하고, 리세스 게이트 영역(140) 및 확장 리세스 게이트 영역(150)을 매립하는 폴리실리콘층(165)을 형성한다. 이때, 폴리실리콘층(165)은 확장 리세스 게이트 영역(150)에 충분히 매립되도록 하며 리세스 게이트 영역(140)을 매립한 후 반도체 기판(100) 상부에 소정 두께 형성되도록 하는 것이 바람직하다.
그 다음에는, 폴리실리콘층(165) 상부에 금속층(170) 및 하드마스크층(175)을 순차적으로 형성한다. 이때, 금속층은 텅스턴 또는 텅스턴실리사이드인 것이 바람직하다.
그 다음에는, 게이트 마스크를 이용하여 하드마스크층(175), 금속층(170) 및 폴리실리콘층(165)을 식각하여 게이트(180)를 형성하고, 게이트(180) 사이에 소스 /드레인 영역(190)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 형성 방법은, 확장 리세스 게이트 영역을 형성함으로써, 채널 길이를 더 길게 하여 게이트 문턱 전압을 높일 수 있다. 또한, 반도체 소자의 크기 감소에 따른 리세스 게이트 영역의 한계를 극복함으로써, 저장 전극 콘택 영역 및 비트라인 콘택 영역을 충분히 확보할 수 있다. 따라서, 게이트의 전기적 특성을 향상시키고 채널 영역과 소스/드레인 영역 사이에 발생하는 전기장을 감소시켜 반도체 소자의 리프레쉬 특성 및 저장 능력을 향상 시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (7)
- (a) 반도체 기판을 식각하여 리세스 게이트 영역을 형성하는 단계;(b) 상기 리세스 게이트 영역의 측벽에 질화막 스페이서를 형성하는 단계;(c) 상기 질화막 스페이서를 식각 마스크로 상기 리세스 게이트 영역 하부의 반도체 기판을 등방성 식각하여 확장 리세스 게이트 영역을 형성하는 단계;(d) 상기 질화막 스페이서를 제거하고 상기 리세스 게이트 영역 및 확장 리세스 게이트 영역 표면에 게이트 산화막을 형성하는 단계;(e) 상기 리세스 게이트 영역 및 확장 리세스 게이트 영역을 매립하는 폴리실리콘층을 형성하는 단계; 및(f) 상기 폴리실리콘층 상부에 금속층 및 하드 마스크층을 형성한 후 패터닝 하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (a) 단계의 리세스 게이트 영역 깊이는 200 ~ 1000Å인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (a) 단계의 리세스 게이트 영역을 형성한 후 상기 리세스 게이트 영역 을 포함하는 반도체 기판의 표면에 열 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (b) 단계의 질화막 스페이서 두께는 200 ~ 3000Å인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (b) 단계의 질화막 스페이서 형성 공정은 RIE 식각을 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (c) 단계의 식각 깊이는 300 ~ 2000Å인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 (c) 단계 후 상기 게이트 산화막을 형성하기 전에 확장 리세스 게이트 영역 하부의 반도체 기판 내에 채널 이온 주입 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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