KR20080090812A - 반도체소자의 핀형 게이트 형성방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 238000002955 isolation Methods 0.000 claims abstract description 23
- 238000005530 etching Methods 0.000 claims abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 14
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 14
- 239000010703 silicon Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 238000005468 ion implantation Methods 0.000 claims description 18
- 150000002500 ions Chemical class 0.000 claims description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 9
- 229910052796 boron Inorganic materials 0.000 claims description 9
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 4
- 238000002347 injection Methods 0.000 abstract 1
- 239000007924 injection Substances 0.000 abstract 1
- 238000001039 wet etching Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 7
- 229910021342 tungsten silicide Inorganic materials 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 반도체소자의 핀형 게이트 형성방법에 관한 것으로, 특히 리세스 게이트 마스크를 이용하여 공정을 단순화하고 전류구동능력을 극대화시키기 위하여, 실리콘 기판상에 활성영역을 정의하는 소자분리막을 형성하고 상기 활성영역 상의 게이트 영역을 식각하여 제1 트렌치를 형성한 다음, 상기 제1 트렌치 저부와 인접한 소자분리막을 식각하여 제1 트렌치 및 소자분리막의 경계면에 제2 트렌치를 형성하고 상기 활성영역에 불순물을 이온주입하여 이온주입층을 형성한 다음, 상기 활성영역의 표면에 게이트 산화막을 형성하고 상기 제1 및 제2 트렌치를 매립하는 게이트를 패터닝한 다음, 후속 공정으로 트랜지스터를 형성하여 트랜지스터의 문턱전압 조절을 용이하게 하고 전류구동능력을 향상시키는 기술이다.
Description
도 1 은 본 발명의 제1실시예에 따른 핀형 게이트를 도시한 평면도.
도 2 내지 도 7 은 본 발명의 제1실시예에 따른 반도체소자의 핀형 게이트 형성방법을 도시한 단면도.
도 8 는 본 발명의 제2실시예에 따른 핀형 게이트를 도시한 레이아웃도.
도 9 내지 도 11 은 본 발명의 제2실시예에 따른 반도체소자의 핀형 게이트 형성방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 활성영역 110 : 제 1 산화막
120 : 제 2 산화막 125 : 버퍼산화막
130 : 제1 트렌치
140 : 트렌치 경계부의 제 1 산화막 식각부
145 : 제2 트렌치
150 : 트렌치 경계부의 제 2 산화막 식각부
160 : 제 2 산화막 상부 식각부
170,220 : 게이트 산화막 180 : 폴리실리콘층
190 : 텡스텐실리사이드층 200 : 하드마스크층
210 : 이온주입층
본 발명은 반도체소자의 핀형 게이트 및 그 형성방법에 관한 것으로, 특히 리세스 게이트 마스크를 이용하여 실리콘 기판을 식각하고 이중산화막구조의 소자분리막에 대한 선택적 식각을 수행하여, 공정을 단순화하고 전류구동능력을 극대화하는 핀형 게이트를 형성하는 방법에 관한 것이다.
종래의 핀 구조의 반도체 소자의 형성방법은 다음과 같다.
실리콘 기판상에 소자분리산화막을 형성한 후 셀 영역에 이온을 주입하여 웰을 형성한다.
리세스(recess) 게이트 마스크를 사용하여 활성영역의 실리콘 기판을 식각한다.
핀(FIN) 마스크를 사용하여 소자분리산화막을 식각한다.
전체 표면 상부에 게이트 산화막을 형성한다.
전체 표면 상부에 폴리실리콘층, 텅스텐실리사이드층 및 하드마스크층을 증착한 후 패터닝하여 게이트 전극을 형성한다.
종래의 핀 구조의 반도체 소자의 형성방법에서는 핀(FIN) 마스크를 사용하여 소자분리산화막을 식각시, 과도한 식각을 해서 핀 구조를 만들면 더미(dummy) 핀 내의 폴리실리콘이 활성 저장 노드(active storage node)에 영향을 주어서 전기적 특성이 열화되는 문제점이 있다.
본 발명은 리세스 게이트 마스크를 이용하여 실리콘 기판을 식각하고 식각속도가 빠른 산화막과 식각속도가 느린 산화막의 이중산화막구조의 소자분리막에 대해 선택적 식각을 수행하여 핀형 게이트를 형성함으로써 공정을 단순화하고 전류구동능력을 극대화하는 반도체소자의 핀형 게이트 형성방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체소자의 핀형 게이트 형성방법은,
실리콘 기판상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
상기 활성영역 상의 게이트 영역을 식각하여 제1 트렌치를 형성하는 공정과,
상기 제1 트렌치 저부와 인접한 소자분리막을 식각하여 제1 트렌치 및 소자분리막의 경계면에 제2 트렌치를 형성하는 공정과,
상기 활성영역에 불순물을 이온주입하여 이온주입층을 형성하는 공정과,
상기 활성영역의 표면에 게이트 산화막을 형성하는 공정과,
상기 제1 및 제2 트렌치를 매립하는 게이트를 패터닝하는 공정을 포함하는 것과,
상기 이온주입층은 붕소 불순물로 이온주입하여 형성한 것과,
상기 붕소 물순물은 1012-14 ions/㎠ 농도로 이온주입된 것을 제1 특징으로 한다.
또한 본 발명에 따른 반도체소자의 핀형 게이트 형성방법은,
실리콘 기판상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
상기 활성영역 상의 게이트 영역을 식각하여 제1 트렌치를 형성하는 공정과,
상기 제1 트렌치 저부와 인접한 소자분리막을 식각하여 제1 트렌치 및 소자분리막의 경계면에 제2 트렌치를 형성하는 공정과,
상기 활성영역에 불순물을 이온주입하여 활성영역과 중첩되는 게이트 영역에만 이온주입층을 형성하는 공정과,
상기 활성영역의 표면에 게이트 산화막을 형성하는 공정과,
상기 제1 및 제2 트렌치를 매립하는 게이트를 패터닝하는 공정을 포함하는 것과,
상기 이온주입층은 붕소 불순물로 이온주입하여 형성한 것과,
상기 붕소 물순물은 1012-14 ions/㎠ 농도로 이온주입된 것을 제2특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 제1실시예에 따라 형성된 반도체소자의 핀형 게이트의 도시한 평면도이다.
도 2 내지 도 7 은 본 발명의 제1실시예에 따른 반도체소자의 핀형 게이트 형성방법을 도시한 단면도이다.
*도 2, 도 3 및 도 7 은 도 1 의 X 축 방향 절단면을 따라 도시한 것이고, 도 4, 도 5 및 도 6 의 좌측은 도 1 의 X 방향 절단면을 도시하고 우측은 도 1 의 Y 축 방향 절단면을 따라 도시한 것이다.
도 2를 참조하면, 실리콘 기판상의 소자분리막 형성영역을 식각하여 활성영역(100)을 정의하고, 제 1 산화막(110)과 제 2 산화막(120)을 연속으로 증착하여 적층구조의 산화막을 형성한다.
이때, 제 1 산화막(110) 및 제 2 산화막(120)의 두께는 각각 300 ~ 3000 Å 인 것이 바람직하다.
여기서, 제 1 산화막(110)은 습식식각속도가 빠른 산화막을 사용하고, 제 2 산화막(120)은 습식식각속도가 느린 산화막을 사용하는 것이 바람직하다. 습식식각속도가 빠른 산화막으로는 SOD(spin on dielectric)산화막이 사용되고, 습식식각속도가 느린 산화막으로는 HDP(high density plasma)산화막이 사용되는 것이 바람직하다.
도 3을 참조하면, 활성영역(100)의 상부에 버퍼 산화막(125)을 형성한다. 그리고 셀(cell)영역의 활성영역(100)에 이온을 주입하여 웰(well)을 형성한다. 또한, 주변부(peripheral)영역에도 이온을 주입하여 웰을 형성한다.
이때, 버퍼 산화막(125)은 이온 주입 공정시 활성영역(100)의 손상을 방지할 수 있도록 하기 위한 것으로, 두께는 30 ~ 300 Å 인 것이 바람직하다.
도 4 를 참조하면, 실리콘 기판의 활성영역(100)에 제1 트렌치(130)를 형성한다.
이때, 제1 트렌치(130)는 리세스(recess) 게이트 마스크를 사용하는 사진식각공정으로 형성한 것이다. 여기서, 사진식각공정은 건식 식각 공정으로 이용하여 실시한 것이 바람직하다.
그리고, 제1 트렌치(130)는 제 1 산화막(110)이 노출될 정도로 300 ~ 3000 Å 의 깊이만큼 식각하는 것이 바람직하며, 제1 트렌치(130)의 바닥형태는 직각형태 또는 라운딩형태인 것이 바람직하다.
이때, 제1 트렌치(130)는 후속 공정으로 형성될 트랜지스터의 소스와 드레인의 채널 길이를 길게 하는 역할을 한다.
도 5를 참조하면, 제1 트렌치(130)의 저부와 소자분리막 경계면의 소자분리막(110,120)을 선택적 습식식각하여 제2 트렌치(145)를 형성함으로써 새들 핀(saddle FIN) 구조를 형성한다. 여기서, 새들 핀 구조는 게이트 라인 직각방향(X축 방향)은 활성영역의 형상이 리세스 게이트 구조이면서, 게이트 라인 방향(Y축 방향)은 게이트 산화막과 게이트 전극이 활성영역을 감싸는 핀 구조인 것을 말한다.
이때, 습식식각공정은 제1 트렌치(130) 경계면의 제 1 산화막(110)이 식각되며(140), 제 1 산화막(110)에 인접한 제 2 산화막(120) 모서리 부분이 식각된다(150).
또한, 상기 습식식각에 의해 제 2 산화막(120)의 상부 및 활성영역(100)의 상부 산화막(125)이 일정 두께로 식각된다(160).
여기서, 제 1 산화막(110)은 제 2 산화막(120)보다 습식식각 속도가 빨라서 제 1 산화막(110)의 식각량이 제 2 산화막(120)의 식각량보다 더 크다.
상기 습식식각은 제 1 산화막(110)을 100 ~ 1000 Å, 제 2 산화막(120)을 20 ~ 150 Å 두께로 식각하는 것이 바람직하다.
상기 습식식각은 BOE 또는 HF 용액에서 수행되는 것이 바람직하다.
도 6을 참조하면, 실리콘 기판의 활성영역(100) 표면에 게이트 산화막(170)을 형성한다.
이때, 게이트 산화막(170)의 두께는 30 ~ 300 Å 인 것이 바람직하다.
도 7을 참조하면, 전체 표면 상부에 폴리실리콘층(180), 텅스텐실리사이드층(190) 및 하드마스크층(200)을 증착한 후 패터닝하여 게이트를 형성한다.
이때, 하드마스크층(200) 상부에 포토 레지스트 패턴을 형성하여 하드마스크층(200)을 식각함으로써 하드마스크층(200) 패턴을 형성하고, 상기 포토 레지스트 패턴을 제거한 다음, 하드마스크층(200) 패턴을 마스크로 텅스텐실리사이드층(190)과 폴리실리콘층(180)을 식각할 수 있다.
여기서, 폴리실리콘층(180)의 식각시 게이트 산화막(170)을 10 ~ 200 Å 두께 정도 남길 수 있다.
폴리실리콘층(180)의 두께는 300 ~ 2000 Å 인 것이 바람직하고, 텅스텐실리사이드층(190)의 두께는 200 ~ 2000 Å 인 것이 바람직하고, 하드마스크층(200)의 두께는 300 ~ 2000 Å 인 것이 바람직하다.
후속 공정으로, 스페이서 형성공정 및 소오스/드레인 형성공정으로 트랜지스터를 형성한다.
그러나, 새들 핀 구조의 활성영역(100) 표면에 형성되는 게이트 산화막(170)이 새들 핀 구조의 상측보다 측벽에서 더 두껍게 형성되어 완성된 트랜지스터의 문턱전압이 균일하지 못하게 되는 현상이 발생된다.
도 8 내지 도 11 은 새들 핀 게이트 구조로 형성되는 트랜지스터의 문턱전압을 균일하게 유지할 수 있도록 본 발명의 제2실시예에 따라 형성된 반도체소자의 핀형 게이트 형성방법을 도시한 것이다.
도 8 은 본 발명의 제2실시예에 따라 형성된 반도체소자의 핀형 게이트를 도시한 레이아웃도로서, 설계상 실리콘 기판의 활성영역과 중첩되는 게이트 영역에 형성된 이온주입층(210)을 도시한 것이다.
도 9 내지 도 11 은 본 발명의 제2실시예에 따른 반도체소자의 핀형 게이트 형성방법을 도시한 단면도로서, 좌측은 도 8 의 X 방향 절단면을 도시하고 우측은 도 8 의 Y 축 방향 절단면을 따라 도시한 것이다.
도 9 를 참조하면, 도 5 의 제2 트렌치(145) 형성공정후 활성영역(100)의 상측 표면에 불순물을 이온주입하여 이온주입층(210)을 형성한다.
이때, 이온주입층(210)은 1012-14 ions/㎠ 농도로 붕소 불순물을 이온 주입하여 형성한 것으로, 도 6에 도시된 바와 같이 게이트산화막(도 6의 170) 이 측벽에 비하여 얇게 형성되는 활성영역(100)의 상측 표면에 형성한 것이다.
여기서, 도 5의 공정으로 형성되는 새들 핀 구조의 활성영역에만, 즉 제1트렌치(130)의 저부에만 이온주입층(210)을 형성할 수도 있다. ( 도 8 참조 )
도 10을 참조하면, 열산화공정으로 실리콘기판의 활성영역(100) 표면을 산화시켜 게이트 산화막(220)을 형성한다.
이때, 게이트 산화막(220)은 이온주입층(210)이 형성된 부분이 종래보다 두껍게 형성되어 활성영역의 측벽 부분에 형성되는 게이트 산화막(220)의 두께를 감소시킴으로써 후속 공정으로 형성되는 트랜지스터 문턱전압의 균일성을 향상시킬 수 있도록 한다.
도 11을 참조하면, 도 7 의 공정과 같이, 제1 트렌치(130) 및 제2 트렌치(145)를 매립하는 폴리실리콘층(180), 텅스텐 실리사이드층(190) 및 하드마스크층(200)의 적층구조를 전체표면상부에 형성한다. 이때, 폴리실리콘층(180)의 두께는 300 ~ 2000 Å 인 것이 바람직하고, 텅스텐실리사이드층(190)의 두께는 200 ~ 2000 Å 인 것이 바람직하고, 하드마스크층(200)의 두께는 300 ~ 2000 Å 인 것이 바람직하다.
그리고, 게이트 마스크(미도시)를 이용하여 패터닝함으로써 게이트를 형성한다.
후속 공정으로, 스페이서 형성공정 및 소오스/드레인 형성공정으로 트랜지스터를 형성한다.
본 발명에 따른 반도체소자의 핀형 게이트 형성방법은, 새들 핀 구조의 전 표면에 구비되는 게이트 산화막의 두께를 균일하게 형성할 수 있도록 하여 문턱전압의 균일성을 향상시킬 수 있도록 함으로써 트랜지스터의 전류구동능력을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.
Claims (6)
- 실리콘 기판상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,상기 활성영역 상의 게이트 영역을 식각하여 제1 트렌치를 형성하는 공정과,상기 제1 트렌치 저부와 인접한 소자분리막을 식각하여 제1 트렌치 및 소자분리막의 경계면에 제2 트렌치를 형성하는 공정과,상기 활성영역에 불순물을 이온주입하여 이온주입층을 형성하는 공정과,상기 활성영역의 표면에 게이트 산화막을 형성하는 공정과,상기 제1 및 제2 트렌치를 매립하는 게이트를 패터닝하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 핀형 게이트 형성방법.
- 제 1 항에 있어서,상기 이온주입층은 붕소 불순물로 이온주입하여 형성한 것을 특징으로 하는 반도체소자의 핀형 게이트 형성방법.
- 제 2 항에 있어서,상기 붕소 물순물은 1012-14 ions/㎠ 농도로 이온주입된 것을 특징으로 하는 반도체소자의 핀형 게이트 형성방법.
- 실리콘 기판상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,상기 활성영역 상의 게이트 영역을 식각하여 제1 트렌치를 형성하는 공정과,상기 제1 트렌치 저부와 인접한 소자분리막을 식각하여 제1 트렌치 및 소자분리막의 경계면에 제2 트렌치를 형성하는 공정과,상기 활성영역에 불순물을 이온주입하여 활성영역과 중첩되는 게이트 영역에만 이온주입층을 형성하는 공정과,상기 활성영역의 표면에 게이트 산화막을 형성하는 공정과,상기 제1 및 제2 트렌치를 매립하는 게이트를 패터닝하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 핀형 게이트 형성방법.
- 제 4 항에 있어서,상기 이온주입층은 붕소 불순물로 이온주입하여 형성한 것을 특징으로 하는 반도체소자의 핀형 게이트 형성방법.
- 제 5 항에 있어서,상기 붕소 물순물은 1012-14 ions/㎠ 농도로 이온주입된 것을 특징으로 하는 반도체소자의 핀형 게이트 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070034139A KR20080090812A (ko) | 2007-04-06 | 2007-04-06 | 반도체소자의 핀형 게이트 형성방법 |
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ID=40151847
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| KR (1) | KR20080090812A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015130352A1 (en) * | 2014-02-25 | 2015-09-03 | Micron Technology, Inc. | Transistor-containing constructions and memory arrays |
-
2007
- 2007-04-06 KR KR1020070034139A patent/KR20080090812A/ko not_active Application Discontinuation
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