KR20080090811A - 반도체소자의 핀형 게이트 및 그 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 핀형 게이트 및 그 형성방법에 관한 것으로, 특히 리세스 게이트 마스크를 이용하여 실리콘 기판을 식각하고 이중산화막구조의 소자분리막에 대한 선택적 식각을 수행하여, 공정을 단순화하고 전류구동능력을 극대화시키기 위하여, 활성영역을 정의하는 소자분리막이 형성된 실리콘 기판과, 상기 활성영역의 게이트 영역에 형성된 제1 트렌치와, 상기 실리콘 기판의 활성영역 및 게이트 예정영역이 중첩되는 영역에서 게이트 방향의 중앙부에 위치한 상기 제1 트렌치의 저부에 채널 길이 방향으로 형성된 홈과, 상기 제1 트렌치의 저부와 이웃하는 소자분리막이 소정깊이 식각된 제2 트렌치와, 상기 실리콘 기판의 활성영역 표면에 형성된 게이트 산화막과, 상기 홈, 제2 및 제1 트렌치를 매립하는 게이트 도전층 및 하드마스크층으로 패터닝된 게이트를 포함하는 것이다.

Description

반도체소자의 핀형 게이트 및 그 형성방법{FIN TYPE GATES OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1 은 본 발명의 제1실시예에 따른 핀형 게이트를 도시한 평면도.
도 2 내지 도 7 은 본 발명의 제1실시예에 따른 반도체소자의 핀형 게이트 형성방법을 도시한 단면도.
도 8 는 본 발명의 제2실시예에 따른 핀형 게이트를 도시한 레이아웃도.
도 9 및 도 10 은 본 발명의 제2실시예에 따른 반도체소자의 핀형 게이트 형성방법을 도시한 단면도.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 활성영역 110 : 제 1 산화막
120 : 제 2 산화막 125 : 버퍼산화막
130 : 제1 트렌치
140 : 트렌치 경계부의 제 1 산화막 식각부
145 : 제2 트렌치
150 : 트렌치 경계부의 제 2 산화막 식각부
160 : 제 2 산화막 상부 식각부
170 : 게이트 산화막 180 : 폴리실리콘층
190 : 텡스텐실리사이드층 200 : 하드마스크층
300 : 홈
본 발명은 반도체소자의 핀형 게이트 및 그 형성방법에 관한 것으로, 특히 리세스 게이트 마스크를 이용하여 실리콘 기판을 식각하고 이중산화막구조의 소자분리막에 대한 선택적 식각을 수행하여, 공정을 단순화하고 전류구동능력을 극대화하는 핀형 게이트를 형성하는 방법에 관한 것이다.
종래의 핀 구조의 반도체 소자의 형성방법은 다음과 같다.
실리콘 기판상에 소자분리산화막을 형성한 후 셀 영역에 이온을 주입하여 웰을 형성한다.
리세스(recess) 게이트 마스크를 사용하여 활성영역의 실리콘 기판을 식각한다.
핀(FIN) 마스크를 사용하여 소자분리산화막을 식각한다.
전체 표면 상부에 게이트 산화막을 형성한다.
전체 표면 상부에 폴리실리콘층, 텅스텐실리사이드층 및 하드마스크층을 증착한 후 패터닝하여 게이트 전극을 형성한다.
종래의 핀 구조의 반도체 소자의 형성방법에서는 핀(FIN) 마스크를 사용하여 소자분리산화막을 식각시, 과도한 식각을 해서 핀 구조를 만들면 더미(dummy) 핀 내의 폴리실리콘이 활성 저장 노드(active storage node)에 영향을 주어서 전기적 특성이 열화되는 문제점이 있다.
본 발명은 리세스 게이트 마스크를 이용하여 실리콘 기판을 식각하고 식각속도가 빠른 산화막과 식각속도가 느린 산화막의 이중산화막구조의 소자분리막에 대해 선택적 식각을 수행하여 핀형 게이트를 형성함으로써 공정을 단순화하고 전류구동능력을 극대화하는 반도체소자의 핀형 게이트 및 그 형성방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체소자의 핀형 게이트는,
활성영역을 정의하는 소자분리막이 형성된 실리콘 기판과,
상기 활성영역의 게이트 영역에 형성된 제1 트렌치와,
상기 실리콘 기판의 활성영역 및 게이트 예정영역이 중첩되는 영역에서 게이트 방향의 중앙부에 위치한 상기 제1 트렌치의 저부에 채널 길이 방향으로 형성된 홈과,
상기 제1 트렌치의 저부와 이웃하는 소자분리막이 소정깊이 식각된 제2 트렌치와,
상기 실리콘 기판의 활성영역 표면에 형성된 게이트 산화막과,
상기 홈, 제2 및 제1 트렌치를 매립하는 게이트 도전층 및 하드마스크층으로 패터닝된 게이트를 포함하는 것과,
상기 홈은 300 - 700 Å 깊이인 것과,
상기 제2 트렌치는 100 - 200 Å 깊이인 것과,
상기 소자분리막은 식각선택비 차이를 갖는 제1 산화막 및 제2 산화막의 적층구조로 형성한 것과,
상기 제1 트렌치 저부가 상기 제1 산화막의 상측부보다 낮게 형성된 것을 특징으로 한다.
또한, 본 발명에 따른 반도체소자의 핀형 게이트 형성방법은,
실리콘 기판상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
상기 활성영역 상의 게이트 영역을 식각하여 제1 트렌치를 형성하는 공정과,
상기 제1 트렌치 저부와 인접한 소자분리막을 식각하여 제1 트렌치 및 소자분리막의 경계면에 제2 트렌치를 형성하는 공정과,
상기 제1 트렌치 저부에서 게이트 방향의 중앙부에 채널 길이 방향으로 홈을 형성하는 공정과,
상기 홈을 포함하는 실리콘 기판의 활성영역에 게이트산화막을 형성하는 공정과,
상기 홈, 제2 트렌치 및 제1 트렌치를 매립하는 게이트를 형성하는 공정을 포함하는 것과,
상기 홈은 300 - 700 Å 깊이인 것과,
상기 제2 트렌치는 100 - 200 Å 깊이인 것과,
상기 소자분리막은 식각선택비 차이를 갖는 제1 산화막 및 제2 산화막의 적 층구조로 형성한 것과,
상기 제1 트렌치 저부가 상기 제1 산화막의 상측부보다 낮게 형성된 것을 특징으로 하는 것을 제1 특징으로 한다.
그리고, 본 발명에 따른 반도체소자의 핀형 게이트 형성방법은,
실리콘 기판상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
상기 활성영역 상의 게이트 영역을 식각하여 제1 트렌치를 형성하는 공정과,
상기 제1 트렌치 저부에서 게이트 방향의 중앙부에 채널 길이 방향으로 홈을 형성하는 공정과,
상기 제1 트렌치 저부와 인접한 소자분리막을 식각하여 제1 트렌치 및 소자분리막의 경계면에 제2 트렌치를 형성하는 공정과,
상기 홈을 포함하는 실리콘 기판의 활성영역에 게이트산화막을 형성하는 공정과,
상기 홈, 제2 트렌치 및 제1 트렌치를 매립하는 게이트를 형성하는 공정을 포함하는 것과,
상기 홈은 300 - 700 Å 깊이인 것과,
상기 제2 트렌치는 100 - 200 Å 깊이인 것과,
상기 소자분리막은 식각선택비 차이를 갖는 제1 산화막 및 제2 산화막의 적층구조로 형성한 것과,
상기 제1 트렌치 저부가 상기 제1 산화막의 상측부보다 낮게 형성된 것을 제2특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명의 제1실시예에 따라 형성된 반도체소자의 핀형 게이트의 도시한 평면도이다.
도 2 내지 도 7 은 본 발명의 제1실시예에 따른 반도체소자의 핀형 게이트 형성방법을 도시한 단면도이다.
도 2, 도 3 및 도 7 은 도 1 의 X 축 방향 절단면을 따라 도시한 것이고, 도 4, 도 5 및 도 6 의 좌측은 도 1 의 X 방향 절단면을 도시하고 우측은 도 1 의 Y 축 방향 절단면을 따라 도시한 것이다.
도 2를 참조하면, 실리콘 기판상의 소자분리막 형성영역을 식각하여 활성영역(100)을 정의하고, 제 1 산화막(110)과 제 2 산화막(120)을 연속으로 증착하여 적층구조의 산화막을 형성한다.
이때, 제 1 산화막(110) 및 제 2 산화막(120)의 두께는 각각 300 ~ 3000 Å 인 것이 바람직하다.
여기서, 제 1 산화막(110)은 습식식각속도가 빠른 산화막을 사용하고, 제 2 산화막(120)은 습식식각속도가 느린 산화막을 사용하는 것이 바람직하다. 습식식각속도가 빠른 산화막으로는 SOD(spin on dielectric)산화막이 사용되고, 습식식각속도가 느린 산화막으로는 HDP(high density plasma)산화막이 사용되는 것이 바람직하다.
도 3을 참조하면, 활성영역(100)의 상부에 버퍼 산화막(125)을 형성한다. 그 리고 셀(cell)영역의 활성영역(100)에 이온을 주입하여 웰(well)을 형성한다. 또한, 주변부(peripheral)영역에도 이온을 주입하여 웰을 형성한다.
이때, 버퍼 산화막(125)은 이온 주입 공정시 활성영역(100)의 손상을 방지할 수 있도록 하기 위한 것으로, 두께는 30 ~ 300 Å 인 것이 바람직하다.
도 4 를 참조하면, 실리콘 기판의 활성영역(100)에 제1 트렌치(130)를 형성한다.
이때, 제1 트렌치(130)는 리세스(recess) 게이트 마스크를 사용하는 사진식각공정으로 형성한 것이다. 여기서, 사진식각공정은 건식 식각 공정으로 이용하여 실시한 것이 바람직하다.
그리고, 제1 트렌치(130)는 제 1 산화막(110)이 노출될 정도로 300 ~ 3000 Å 의 깊이만큼 식각하는 것이 바람직하며, 제1 트렌치(130)의 바닥형태는 직각형태 또는 라운딩형태인 것이 바람직하다.
이때, 제1 트렌치(130)는 후속 공정으로 형성될 트랜지스터의 소스와 드레인의 채널 길이를 길게 하는 역할을 한다.
도 5를 참조하면, 제1 트렌치(130)의 저부와 소자분리막 경계면의 소자분리막(110,120)을 선택적 습식식각하여 제2 트렌치(145)를 형성함으로써 새들 핀(saddle FIN) 구조를 형성한다. 여기서, 새들 핀 구조는 게이트 라인 직각방향(X축 방향)은 활성영역의 형상이 리세스 게이트 구조이면서, 게이트 라인 방향(Y축 방향)은 게이트 산화막과 게이트 전극이 활성영역을 감싸는 핀 구조인 것을 말한다.
이때, 습식식각공정은 제1 트렌치(130) 경계면의 제 1 산화막(110)이 식각되며(140), 제 1 산화막(110)에 인접한 제 2 산화막(120) 모서리 부분이 식각된다(150).
또한, 상기 습식식각에 의해 제 2 산화막(120)의 상부 및 활성영역(100)의 상부 산화막(125)이 일정 두께로 식각된다(160).
여기서, 제 1 산화막(110)은 제 2 산화막(120)보다 습식식각 속도가 빨라서 제 1 산화막(110)의 식각량이 제 2 산화막(120)의 식각량보다 더 크다.
상기 습식식각은 제 1 산화막(110)을 100 ~ 1000 Å, 제 2 산화막(120)을 20 ~ 150 Å 두께로 식각하는 것이 바람직하다.
상기 습식식각은 BOE 또는 HF 용액에서 수행되는 것이 바람직하다.
도 6을 참조하면, 실리콘 기판의 활성영역(100) 표면에 게이트 산화막(170)을 형성한다.
이때, 게이트 산화막(170)의 두께는 30 ~ 300 Å 인 것이 바람직하다.
도 7을 참조하면, 전체 표면 상부에 폴리실리콘층(180), 텅스텐실리사이드층(190) 및 하드마스크층(200)을 증착한 후 패터닝하여 게이트를 형성한다.
이때, 하드마스크층(200) 상부에 포토 레지스트 패턴을 형성하여 하드마스크층(200)을 식각함으로써 하드마스크층(200) 패턴을 형성하고, 상기 포토 레지스트 패턴을 제거한 다음, 하드마스크층(200) 패턴을 마스크로 텅스텐실리사이드층(190)과 폴리실리콘층(180)을 식각할 수 있다.
여기서, 폴리실리콘층(180)의 식각시 게이트 산화막(170)을 10 ~ 200 Å 두 께 정도 남길 수 있다.
폴리실리콘층(180)의 두께는 300 ~ 2000 Å 인 것이 바람직하고, 텅스텐실리사이드층(190)의 두께는 200 ~ 2000 Å 인 것이 바람직하고, 하드마스크층(200)의 두께는 300 ~ 2000 Å 인 것이 바람직하다.
후속 공정으로, 스페이서 형성공정 및 소오스/드레인 형성공정으로 트랜지스터를 형성한다.
도 8 은 본 발명의 제2실시예에 따라 형성된 반도체소자의 핀형 게이트를 도시한 레이아웃도로서, 실리콘 기판의 활성영역 상에 위치하는 게이트 영역의 중앙부에 게이트 영역과 수직한 방향으로 홈(300)을 형성한 것이다.
도 9 및 도 10 은 본 발명의 제2실시예에 따른 반도체소자의 핀형 게이트 형성방법을 도시한 단면도이다.
도 9 의 좌측은 도 8 의 X 방향 절단면을 도시하고 우측은 도 8 의 Y 축 방향 절단면을 따라 도시한 것이고, 도 10 은 도 8 의 X 축 방향 절단면을 따라 도시한 것이다.
도 9 를 참조하면, 도 5 의 공정후 전체표면상부에 감광막(미도시)을 형성하고 도 8 의 홈(300)과 같은 위치를 노출시키도록 설계된 핀 마스크(미도시)를 이용하여 감광막패턴(미도시)을 형성한다.
그 다음, 감광막패턴을 마스크로 하여 도 5 에 도시된 실리콘 기판의 활성영역(100)을 식각하여 홈(300)을 형성한다.
이때, 홈(300)은 300 - 700 Å 깊이로 형성한다.
그 다음, 감광막패턴을 제거하고 도 6 및 도 7 의 공정과 같이 실시하되, 홈(300)을 포함한 실리콘 기판의 활성영역(100) 표면에 게이트산화막(170)을 형성하고 제1 트렌치(130) 및 제2 트렌치(145)를 매립하는 폴리실리콘층(180)을 형성한다. 그리고, 그 상부에 텅스텐실리사이드층(190) 및 하드마스크층(200)을 증착한다.
이때, 폴리실리콘층(180)의 두께는 300 ~ 2000 Å 인 것이 바람직하고, 텅스텐실리사이드층(190)의 두께는 200 ~ 2000 Å 인 것이 바람직하고, 하드마스크층(200)의 두께는 300 ~ 2000 Å 인 것이 바람직하다.
그 다음, 게이트 마스크(미도시)를 이용하여 패터닝함으로써 게이트를 형성한다.
후속 공정으로, 스페이서 형성공정 및 소오스/드레인 형성공정으로 트랜지스터를 형성한다.
본 발명의 다른 실시예는 도 4 의 공정 후에 홈(300)을 먼저 형성하고 도 5 의 공정을 실시하여 새들 핀 구조를 형성한 다음, 도 6 및 도 7 의 공정으로 게이트를 형성하는 것이다.
본 발명에 따른 반도체소자의 핀형 게이트 및 그 형성방법은, 활성영역 및 게이트 예정영역이 중첩되는 영역에서 게이트 방향의 중앙부에 채널 길이 방향의 홈이 형성된 핀형 게이트를 제공하여 채널의 길이 및 폭을 증가시킴으로써 소자의 전류구동능력을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허 청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구범위에 속하는 것으로 보아야 할 것이다.

Claims (15)

  1. 활성영역을 정의하는 소자분리막이 형성된 실리콘 기판과,
    상기 활성영역의 게이트 영역에 형성된 제1 트렌치와,
    상기 실리콘 기판의 활성영역 및 게이트 예정영역이 중첩되는 영역에서 게이트 방향의 중앙부에 위치한 상기 제1 트렌치의 저부에 채널 길이 방향으로 형성된 홈과,
    상기 제1 트렌치의 저부와 이웃하는 소자분리막이 소정깊이 식각된 제2 트렌치와,
    상기 실리콘 기판의 활성영역 표면에 형성된 게이트 산화막과,
    상기 홈, 제2 및 제1 트렌치를 매립하는 게이트 도전층 및 하드마스크층으로 패터닝된 게이트를 포함하는 것을 특징으로 하는 반도체소자의 핀형 게이트.
  2. 제 1 항에 있어서,
    상기 홈은 300 - 700 Å 깊이인 것을 특징으로 하는 반도체소자의 핀형 게이트.
  3. 제 1 항에 있어서,
    상기 제2 트렌치는 100 - 200 Å 깊이인 것을 특징으로 하는 반도체소자의 핀형 게이트.
  4. 제 1 항에 있어서,
    상기 소자분리막은 식각선택비 차이를 갖는 제1 산화막 및 제2 산화막의 적층구조로 형성한 것을 특징으로 하는 반도체소자의 핀형 게이트.
  5. 제 4 항에 있어서,
    상기 제1 트렌치 저부가 상기 제1 산화막의 상측부보다 낮게 형성된 것을 특징으로 하는 반도체소자의 핀형 게이트.
  6. 실리콘 기판상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
    상기 활성영역 상의 게이트 영역을 식각하여 제1 트렌치를 형성하는 공정과,
    상기 제1 트렌치 저부와 인접한 소자분리막을 식각하여 제1 트렌치 및 소자분리막의 경계면에 제2 트렌치를 형성하는 공정과,
    상기 제1 트렌치 저부에서 게이트 방향의 중앙부에 채널 길이 방향으로 홈을 형성하는 공정과,
    상기 홈을 포함하는 실리콘 기판의 활성영역에 게이트산화막을 형성하는 공정과,
    상기 홈, 제2 트렌치 및 제1 트렌치를 매립하는 게이트를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 핀형 게이트 형성방법.
  7. 제 6 항에 있어서,
    상기 홈은 300 - 700 Å 깊이인 것을 특징으로 하는 반도체소자의 핀형 게이트 형성방법.
  8. 제 6 항에 있어서,
    상기 제2 트렌치는 100 - 200 Å 깊이인 것을 특징으로 하는 반도체소자의 핀형 게이트 형성방법.
  9. 제 6 항에 있어서,
    상기 소자분리막은 식각선택비 차이를 갖는 제1 산화막 및 제2 산화막의 적층구조로 형성한 것을 특징으로 하는 반도체소자의 핀형 게이트 형성방법.
  10. 제 9 항에 있어서,
    상기 제1 트렌치 저부가 상기 제1 산화막의 상측부보다 낮게 형성된 것을 특징으로 하는 반도체소자의 핀형 게이트 형성방법.
  11. 실리콘 기판상에 활성영역을 정의하는 소자분리막을 형성하는 공정과,
    상기 활성영역 상의 게이트 영역을 식각하여 제1 트렌치를 형성하는 공정과,
    상기 제1 트렌치 저부에서 게이트 방향의 중앙부에 채널 길이 방향으로 홈을 형성하는 공정과,
    상기 제1 트렌치 저부와 인접한 소자분리막을 식각하여 제1 트렌치 및 소자분리막의 경계면에 제2 트렌치를 형성하는 공정과,
    상기 홈을 포함하는 실리콘 기판의 활성영역에 게이트산화막을 형성하는 공정과,
    상기 홈, 제2 트렌치 및 제1 트렌치를 매립하는 게이트를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 핀형 게이트 형성방법.
  12. 제 11 항에 있어서,
    상기 홈은 300 - 700 Å 깊이인 것을 특징으로 하는 반도체소자의 핀형 게이트 형성방법.
  13. 제 11 항에 있어서,
    상기 제2 트렌치는 100 - 200 Å 깊이인 것을 특징으로 하는 반도체소자의 v핀형 게이트 형성방법.
  14. 제 11 항에 있어서,
    상기 소자분리막은 식각선택비 차이를 갖는 제1 산화막 및 제2 산화막의 적층구조로 형성한 것을 특징으로 하는 반도체소자의 핀형 게이트 형성방법.
  15. 제 14 항에 있어서,
    상기 제1 트렌치 저부가 상기 제1 산화막의 상측부보다 낮게 형성된 것을 특징으로 하는 반도체소자의 핀형 게이트 형성방법.
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