KR101088818B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
반도체 소자의 제조방법이 개시되어 있다. 반도체 소자의 제조방법은 기판에 소자분리막을 형성하여 액티브 영역을 한정하는 단계와, 게이트 예정 영역의 상기 기판에 리세스를 형성하는 단계와, 상기 리세스 측면에 스크린막을 형성하는 단계와, 상기 리세스 하부의 상기 액티브 영역 상에 제 1 실리콘 에피층을 성장시키는 단계와, 상기 스크린막의 표면이 상기 제 1 실리콘 에피층의 표면 아래로 내려가도록 상기 스크린막을 일부 제거하는 단계와, 상기 스크린막이 매립되도록 상기 제 1 실리콘 에피층 상에 제 2 실리콘 에 피층을 성장시키는 단계와, 상기 게이트 예정 영역 상에 게이트를 형성하는 단계를 포함한다. 본 발명에 따르면, 게이트 에지 하부의 액티브 영역에 매립된 스크린막에 의하여 인접 게이트 효과가 억제되므로, 인접 게이트 효과에 기인하는 소자의 전기적 특성 열화 문제가 방지되는 효과가 있다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 인접 게이트 효과(Neighbor Gate Effect)를 줄이기 위한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭(Critical Dimension,CD)이 좁아지면서 채널 길이가 감소하여 전계 효과 트랜지스터(Field Effect Transistor, FET)의 전기적 특성이 저하되는 단채널 효과(Short Channel Effect, SCE)가 발생하였다.
이를 극복하기 위하여 리세스 게이트(recessed gate), 핀형 게이트(fin type gate) 및 새들 핀형 게이트(saddle fin type gate)와 같은 3차원 게이트가 도입되었다.
리세스 게이트는 게이트 예정 영역의 기판을 소정 깊이 식각함으로써 채널 길이를 증가시키는 게이트 구조이다. 한편, 핀형 게이트는 게이트 예정 영역의 소자분리막을 소정 깊이 식각하여 액티브 영역을 핀형으로 돌출시킴으로써 액티브 영 역과 게이트 사이의 접촉면적을 증가시켜 게이트의 구동 능력을 증가시키고 전기적 특성을 향상시킬 수 있는 게이트 구조이다.
그리고, 새들 핀형 게이트는 리세스 게이트와 핀형 게이트가 혼합된 게이트 구조이다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 평면도이고, 도 2a 내지 도 2e는 도 1의 Ⅰ-Ⅰ' 라인에 따른 공정 단면도들이고, 도 3a 내지 도 3e는 도 1의 Ⅱ-Ⅱ' 라인에 따른 공정 단면도들이다.
도 1, 도 2a 및 도 3a를 참조하면, 기판(10)에 소자분리막(11)을 형성하여 액티브 영역(10A)을 한정하고, 소자분리막(11)을 포함한 기판(10) 상에 스크린 산화막(12)을 형성한다.
이어, 셀 트랜지스터의 문턱전압 조절을 위한 채널 이온을 주입하여 액티브 영역(10A)에 채널이온 주입층(13)을 형성한다.
도 1, 도 2b 및 도 3b를 참조하면, 스크린 산화막(12)을 제거하고, 소자분리막(11)을 포함한 기판(10) 상에 질화막(14)을 형성한다.
그 다음, 질화막(14) 상에 게이트 예정 영역을 오픈하는 마스크 패턴(15)을 형성하고, 마스크 패턴(15)을 식각 배리어로 질화막(14)과 소자분리막(11) 및 액티브 영역(10A)을 일정 두께 식각하여 리세스(16)를 형성한다.
도 1, 도 2c 및 도 3c를 참조하면, 마스크 패턴(15)을 식각 배리어로 소자분리막(11)을 일부 식각하여 새들형 핀(17)을 형성한다.
도 1, 도 2d 및 도 3d를 참조하면, 마스크 패턴(15) 및 질화막(14)을 제거하 고 리세스(16)를 포함한 액티브 영역(10A) 상에 게이트 절연막(18)을 형성한 다음, 리세스(16)가 매립되도록 전면에 폴리실리콘막(19)을 형성하고, 폴리실리콘막(19) 상에 게이트 금속막(20) 및 게이트 하드마스크막(21)을 적층한다.
도 1, 도 2e 및 도 3e를 참조하면, 게이트 예정 영역에 남도록 게이트 하드마스크막(21)과 게이트 금속막(20) 및 폴리실리콘막(19)을 패터닝하여 게이트(G)를 형성한다.
이후, 게이트(G) 양측 기판(10)에 소스(S) 및 드레인(D)을 형성하고, 게이트(G) 양측면에 게이트 스페이서(22)를 형성한 다음, 게이트(G)들 사이의 공간에 도전막을 매립하여 소스(S) 및 드레인(D)에 접속되는 랜딩플러그콘택(23)들을 형성한다.
이와 같은, 새들 핀형 게이트 구조를 갖는 트랜지스터는 우수한 단채널 특성 및 낮은 바디 효과(body effect)로 온/오프 동작 특성 측면에서 우수한 성능을 보인다. 그러나, 게이트가 채널 영역을 감싸고 있는 구조를 가짐에 따라서 인접 게이트에 의한 간섭, 즉 인접 게이트 효과(Neighboring gate effect)가 큰 문제점이 있다.
인접 게이트 효과란, 인접 동작 게이트로부터의 전계(electric field)로 인하여 셀 트랜지스터의 문턱전압이 낮아지는 현상을 나타내는 것으로, 게이트가 턴-온(turn-on)되지 않은 상태에서의 원치 않는 전류 흐름 현상인 펀치-쓰루(punch through) 현상이 발생하여 누설전류가 증가하는 등 소자의 전기적 특성에 문제가 야기된다.
더욱이, 이러한 인접 게이트 효과는 디자인 룰의 감소로 게이트간 거리가 짧아짐에 따라서 더욱 심해져 소자 집적화를 어렵게 만드는 요인이 되고 있다.
본 발명은 인접 게이트 효과를 줄일 수 있는 반도체 소자의 제조방법을 을 제공한다.
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본 발명의 실시예에 따른 반도체 소자의 제조방법은 기판에 소자분리막을 형성하여 액티브 영역을 한정하는 단계와, 게이트 예정 영역의 상기 기판에 리세스를 형성하는 단계와, 상기 리세스 측면에 스크린막을 형성하는 단계와, 상기 리세스 하부의 상기 액티브 영역 상에 제 1 실리콘 에피층을 성장시키는 단계와, 상기 스크린막의 표면이 상기 제 1 실리콘 에피층의 표면 아래로 내려가도록 상기 스크린막을 일부 제거하는 단계와, 상기 스크린막이 매립되도록 상기 제 1 실리콘 에피층 상에 제 2 실리콘 에 피층을 성장시키는 단계와, 상기 게이트 예정 영역 상에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 반도체 소자의 제조방법에서, 상기 스크린막은 기판보다 낮은 유전율을 갖는 절연막으로 형성되는 것을 특징으로 한다.
상기 반도체 소자의 제조방법에서, 상기 스크린막은 산화막으로 형성되는 것을 특징으로 한다.
상기 반도체 소자의 제조방법에서, 상기 리세스 측면에 스크린막을 형성하는 단계는 상기 리세스를 포함한 전표면상에 스크린막을 형성하는 단계와, 상기 리세스 측면에 남도록 상기 스크린막을 전면 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 반도체 소자의 제조방법에서, 상기 스크린막을 일부 제거하는 단계는 남겨지는 상기 스크린막의 높이가 500 내지 1000Å이 되도록 수행되는 것을 특징으로 한다.
상기 반도체 소자의 제조방법에서, 상기 스크린막을 일부 제거하는 단계는 습식 식각 공정으로 수행되는 것을 특징으로 한다.
상기 반도체 소자의 제조방법에서, 상기 제 2 실리콘 에피층을 형성하는 단계는 상기 스크린막의 상단 표면이 상기 제 2 실리콘 에피층의 표면으로부터 10 내 지 200Å의 깊이에 위치되도록 수행되는 것을 특징으로 한다.
본 발명에 따르면, 게이트 에지 하부의 액티브 영역에 매립된 스크린막에 의하여 인접 게이트로부터의 전계가 차단되어 인접 게이트 효과가 억제된다. 따라서, 인접 게이트 효과에 기인하는 소자의 전기적 특성 열화 문제가 방지되는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 4는 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 5는 도 4의 Ⅰ-Ⅰ' 라인에 따른 단면도이고, 도 6은 도 4의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 4, 도 5 및 도 6을 참조하면, 본 발명의 실시예에 따른 반도체 소자는 소자분리막(41)에 의해 정의된 액티브 영역(40A)을 갖는 기판(40)과, 기판(40) 상에 액티브 영역(40A)을 가로지르며 형성되는 게이트(G), 게이트(G) 에지 하부의 액티브 영역(40A)에 매립된 스크린막(45)을 포함한다.
게이트(G) 하부의 액티브 영역(40A) 및 소자분리막(41)에는 리세스(44)가 형성되어 있다.
스크린막(45)은 액티브 영역(40A)에 형성된 리세스(44)의 하부 측벽에 형성되며, 리세스(44) 하부의 기판(40) 상에 성장된 제 1 실리콘 에피층(46) 및 제 1 실리콘 에피층(46) 상에 성장된 제 2 실리콘 에피층(47)에 의하여 매립된다.
스크린막(45)은 기판(40)보다 작은 유전율을 갖는 절연막, 예컨데 산화막으로 구성될 수 있다.
스크린막(45)은, 인접 게이트로부터의 전계가 게이트(G) 하부 공핍층에 영향을 미치지 않도록, 적절한 높이 및 매립 깊이를 갖는다.
예컨데, 스크린막(45)의 높이는 500 내지 1000Å의 범위일 수 있고, 스크린막(45)의 매립 깊이는 기판(40)의 주표면으로부터 1000 내지 1500Å의 범위, 제 2 실리콘 에피층(47)의 표면으로부터 10 내지 200Å의 범위를 가질 수 있다.
제 1, 제 2 실리콘 에피층(46, 47)은 기판(40)과 동일한 재질로, 제 1, 제 2 실리콘 에피층(46, 47)으로 인하여 게이트(G) 하부에서는 액티브 영역이 소자분리막(41) 상부로 핀 형태로 돌출되게 되며, 이에 따라 게이트(G)는 새들 핀형 구조를 갖게 된다.
게이트(G)는 게이트절연막(49), 폴리실리콘막(50), 게이트 금속막(51) 및 게이트 하드마스크막(52)의 적층 구조로 이루어진다.
게이트(G) 하부의 액티브 영역(40A)에는 채널이온 주입층(38)이 형성되어 있고, 게이트(G) 양측 액티브 영역(40A)에는 소스(S) 및 드레인(D)이 형성되어 있다.
그리고, 게이트(G)의 양측면에는 게이트 스페이서(53)가 형성되어 있고, 게이트(G)들 사이의 공간에는 하부의 소스(S) 및 드레인(D)에 접속되는 랜딩플러그콘택(54)이 형성되어 있다.
전술한 구조를 갖는 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 7a 내지 도 7g 및 도 8a 내지 도 8g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들로, 도 7a 내지 도 7g는 도 4의 Ⅰ-Ⅰ' 라인에 따른 공정 단면도를, 도 8a 내지 도 8g는 도 4의 Ⅱ-Ⅱ' 라인에 따른 공정 단면도를 나타낸다.
도 7a 및 도 8a를 참조하면, 기판(40)에 소자분리막(41)을 형성하여 액티브 영역(40A)을 한정한다.
기판(40)은 실리콘 기판(Si substract) 또는 SOI 기판(Silicon On Dilectric substract)일 수 있다.
이어, 소자분리막(41)을 포함한 기판(40) 상에 패드 절연막(42)을 형성하고, 패드 절연막(42) 상에 게이트 예정 영역를 오픈하는 마스크 패턴(43)을 형성한다.
패드 절연막(42)은 질화막으로 형성될 수 있고, 마스크 패턴(43)은 비정질 카본(amorphous carbon)막으로 형성될 수 있다.
이어, 마스크 패턴(43)을 식각 배리어로 패드 절연막(42)과 소자분리막(41) 및 기판(40)을 일부 식각하여 리세스(44)를 형성한다.
이때, 리세스(44)는 소자분리막(41)과 기판(40)에서 동일한 깊이로 형성될 수도 있고, 소자분리막(41)에서보다 기판(40)에서 다소 깊은 깊이로 형성될 수도 있다.
도 7b 및 도 8b를 참조하면, 마스크 패턴(43)을 제거하고, 리세스(44)의 측면에 스크린막(45)를 형성한다.
스크린막(45)은 기판(40)보다 낮은 유전율을 갖는 절연막, 예를 들어 산화막 으로 형성될 수 있다.
스크린막(45)은 리세스(44)를 포함한 전표면상에 기판(40)보다 낮은 유전율을 갖는 절연막을 형성하고, 리세스(44) 측면에 남도록 절연막을 전면 식각하여 형성될 수 있다.
도 7c 및 도 8c를 참조하면, 선택적 에피택셜 성장(Selective Epitaxial Growth) 공정으로 리세스(44) 하부의 액티브 영역(40A) 상에 기판(40)과 동일 재질인 제 1 실리콘 에피층(46)을 형성한다.
제 1 실리콘 에피층(46)으로 인하여 리세스(44) 하부의 액티브 영역(40A)은 핀 형태로 돌출된다.
도 7d 및 도 8d를 참조하면, 스크린막(45)의 표면이 제 1 실리콘 에피층(46) 표면 아래로 내려가도록 스크린막(45)을 일부 제거한다.
상기 스크린막(45) 제거는 습식 식각 공정으로 수행될 수 있다. 습식 식각 공정시 식각액으로는 BOE(Buffer Oxide Etchant) 또는 HF가 사용될 수 있다.
상기 스크린막(45) 제거 공정은, 남겨지는 스크린막(45)의 높이가 500 내지 1000Å의 범위를 갖도록 수행될 수 있다.
이때, 스크린막(45)의 표면이 제 1 실리콘 에피층(46) 표면 아래로 내려감 따라서 제 1 실리콘 에피층(46)의 상부 측면이 노출된다.
도 7e 및 도 8e를 참조하면, 선택적 에피택셜 성장 공정으로 제 1 실리콘 에피층(46) 상에 기판(40)과 동일 재질인 제 2 실리콘 에피층(47)을 형성한다.
제 2 실리콘 에피층(47)은 제 1 실리콘 에피층(46)의 상면에서 뿐만 아니라 스크린막(45)이 제거로 노출된 제 1 실리콘 에피층(46)의 상부 측면에서도 성장되며, 이에 따라 제 2 실리콘 에피층(47)에 의하여 스크린막(45)이 매립되게 된다.
제 2 실리콘 에피층(47) 성장 공정은 스크린막(45)의 상단 표면이 제 2 실리콘 에피층(47)의 표면으로부터 10 내지 200Å의 깊이에 위치되도록 수행된다.
도 7f 및 도 8f를 참조하면, 패드 절연막(42)을 마스크로 채널이온을 주입하여 리세스(44) 하부의 액티브 영역(40A)에 채널이온 주입층(48)을 형성한다.
도 7g 및 도 8g를 참조하면, 패드 절연막(42)을 제거하고, 리세스(44)를 포함한 액티브 영역(40A) 상에 게이트 절연막(49)을 형성한 다음, 리세스(44)가 매립되도록 전면에 폴리실리콘막(50)을 형성한다.
이어, 폴리실리콘막(50)의 표면을 평탄화시키기 위한 평탄화 공정을 실시할 수도 있다.
그 다음, 폴리실리콘막(50) 상에 게이트 금속막(51) 및 게이트 하드마스크막(52)을 적층하고, 게이트 하드마스크막(52)과 게이트 금속막(51) 및 폴리실리콘막(50)을 패터닝하여 게이트(G)를 형성한 다음, 게이트(G) 양측 기판(40)에 소스(S) 및 드레인(D)을 형성한다.
이후, 게이트(G) 양측면에 게이트 스페이서(53)를 형성하고 게이트(G)들 사이의 공간에 도전막을 매립하여 소스(S) 및 드레인(D)에 접속되는 랜딩플러그콘택(54)을 형성한다.
전술한 실시예에서는 본 발명을 새들 핀형 게이트 구조에 적용한 경우에 한하여 설명하였으나, 본 발명은 게이트 구조를 특별히 제한하지 않는다. 예를 들어, 본 발명은 플라나(planar) 게이트 구조, 리세스형 게이트 구조에도 적용 가능하다.
이는, 리세스(44) 형성 지역 및 리세스(44) 깊이를 변형함으로써, 가능하다.
예를 들어, 플라나 게이트 구조에의 적용은 리세스(44)를 소자분리막(41)에는 형성하지 않고 액티브 영역(40A)에만 앝은 깊이로 형성하고 제 1, 제 2 실리콘 에피층(46, 47)으로 리세스(44)를 매립함으로써, 가능하다.
그리고, 리세스형 게이트 구조에의 적용은 액티브 영역(40A)에 형성되는 리세스(44)의 깊이를 소자분리막(41)에 형성되는 리세스(44)의 깊이보다 제 1, 제 2 실리콘 에피층(46, 47)의 두께만큼 더 깊게 형성함으로써, 가능하다.
이상에서 상세하게 설명한 바에 의하면, 게이트(G) 에지 하부의 액티브 영역(40A)에 매립된 스크린막(45)에 의하여 인접 게이트로부터의 전계가 차단되어 인접 게이트 효과가 억제되므로, 인접 게이트 효과에 기인하는 소자의 전기적 특성 열화 문제가 방지되는 효과가 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 소자를 나타낸 평면도이다.
도 2a 내지 도 2e는 도 1의 Ⅰ-Ⅰ' 라인에 따른 공정 단면도들이다.
도 3a 내지 도 3e는 도 1의 Ⅱ-Ⅱ' 라인에 따른 공정 단면도들이다.
도 4는 본 발명의 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 5는 도 4의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 6은 도 4의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 7a 내지 도 7g 및 도 8a 내지 도 8g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요부분에 대한 설명>
40 : 기판
40A : 액티브 영역
41 : 소자분리막
44 : 리세스
45 : 스크린막
46, 47 : 제 1, 제 2 실리콘 에피층
48 : 채널이온 주입층
G : 게이트
Claims (12)
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- 기판에 소자분리막을 형성하여 액티브 영역을 한정하는 단계;게이트 예정 영역의 상기 기판에 리세스를 형성하는 단계;상기 리세스 측면에 스크린막을 형성하는 단계;상기 리세스 하부의 상기 액티브 영역 상에 제 1 실리콘 에피층을 성장시키는 단계;상기 스크린막의 표면이 상기 제 1 실리콘 에피층의 표면 아래로 내려가도록 상기 스크린막을 일부 제거하는 단계;상기 스크린막이 매립되도록 상기 제 1 실리콘 에피층 상에 제 2 실리콘 에 피층을 성장시키는 단계;및상기 게이트 예정 영역 상에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 6항에 있어서,상기 스크린막은 기판보다 낮은 유전율을 갖는 절연막으로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 7항에 있어서,상기 스크린막은 산화막으로 형성되는 것을 특징으로 하는 반도체 소자의 제 조방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 6항에 있어서,상기 리세스 측면에 스크린막을 형성하는 단계는,상기 리세스를 포함한 전표면상에 스크린막을 형성하는 단계;및상기 리세스 측면에 남도록 상기 스크린막을 전면 식각하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 6항에 있어서,상기 스크린막을 일부 제거하는 단계는, 남겨지는 상기 스크린막의 높이가 500 내지 1000Å이 되도록 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 6항에 있어서,상기 스크린막을 일부 제거하는 단계는, 습식 식각 공정으로 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 6항에 있어서,상기 제 2 실리콘 에피층을 형성하는 단계는, 상기 스크린막의 상단 표면이 상기 제 2 실리콘 에피층의 표면으로부터 10 내지 200Å의 깊이에 위치되도록 수행되는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1020090057521A KR101088818B1 (ko) | 2009-06-26 | 2009-06-26 | 반도체 소자의 제조방법 |
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Family Applications (1)
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| KR1020090057521A KR101088818B1 (ko) | 2009-06-26 | 2009-06-26 | 반도체 소자의 제조방법 |
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- 2009-06-26 KR KR1020090057521A patent/KR101088818B1/ko not_active IP Right Cessation
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