KR20100048121A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 고집적 반도체 장치 내 새들형 핀 트랜지스터의 제조 방법을 제공한다. 본 발명에 따른 반도체 소자의 제조 방법은 활성 영역이 정의된 소자분리막을 포함하는 반도체 기판 상부에 산화막을 형성하는 단계, 산화막 상부에 이온 장벽막을 형성하는 단계, 새들형 핀 트랜지스터를 형성하기 위해 활성 영역을 1차 식각하여 리세스를 형성하는 단계, 리세스에 경사 이온 주입을 수행하는 단계 및 경사 이온 주입으로 인해 오염된 리세스의 측벽과 소자분리막을 2차 식각하여 새들형 핀 영역을 형성하는 단계를 포함한다.
반도체, 새들형 핀 게이트

Description

반도체 소자의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 고집적 반도체 소자의 제조방법에 관한 것으로, 특히 고집적 반도체 기억 장치 내 안정적인 동작 특성을 가지는 트랜지스터를 제조하는 방법에 관한 것이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지 스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였고, 이에 따라 셀 트랜지스터의 채널 길이도 점점 줄어들면서 통상적인 트랜지스터에 단채널 효과 및 DIBL(Drain Induced Barrier Lower) 효과 등이 발생하여 동작의 신뢰성이 저하되었다. 채널의 길이가 감소하면서 발생한 현상들은 셀 트랜지스터가 정상적인 동작을 수행할 수 있도록 문턱 전압을 유지할 경우 극복이 가능하다. 통상적으로, 트랜지스터의 채널이 짧아질수록 채널이 형성되는 영역에 불순물의 도핑 농도를 증가시켜왔다.
하지만, 디자인 규칙이 100nm 이하로 감소하면서 그만큼 채널 영역에 도핑 농도를 더 증가하는 것은 SN접합(Storage Node(SN) junction)에서의 전계를 증가시켜 반도체 기억 장치의 리프레쉬 특성을 저하하는 또 다른 문제를 야기한다. 이를 극복하기 위해 디자인 규칙이 감소하더라도 셀 트랜지스터의 채널 길이를 유지할 수 있도록 채널이 수직 방향으로 길게 확보된 3차원 채널 구조를 가진 셀 트랜지스터를 사용한다. 즉, 수평 방향의 채널 폭이 짧더라도 수직 방향으로 채널 길이를 확보한 만큼 도핑 농도를 감소시킬 수 있어 리프레쉬 특성이 나빠지는 것을 막는다. 이러한 수직 채널을 갖는 트랜지스터로는 핀(fin) 트랜지스터, 리세스(recess) 트랜지스터 및 핀 트랜지스터와 리세스 트랜지스터를 혼합한 새들 핀(saddle fin) 트랜지스터가 있다.
이들 중 새들 핀 트랜지스터는 반도체기판에 형성된 소자분리막을 식각해 활성영역을 돌출시킴으로써 활성영역의 양 측면 및 상부 표면이 노출되도록 한 뒤 게이트를 형성한 것으로, 리세스 게이트 구조에서의 안정적인 리프레시 특성을 확보함과 동시에 리세스 게이트 바닥면을 핀 트랜지스터 구조로 구현하여 채널 폭을 보다 확장시켜 셀 구동 전류 특성을 향상시킬 수 있다. 아울러, 새들형 핀 게이트에서는 노출된 활성영역을 감싸도록 게이트를 형성하기 때문에, 활성영역의 노출된 세면 모두에 채널이 형성되어 채널을 통한 구동 전류 특성이 향상될 수 있다. 이하에서는 3차원 채널 구조를 가진 셀 트랜지스터로서 사용되는 새들 핀 게이트를 포함하는 트랜지스터의 구조와 제조 공정을 설명한다.
도 1a ~ 도 1c는 통상적인 반도체 소자의 형성 방법을 설명하기 위한 평면도 및 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판상에 패드 산화막(미도시)과 패드 질화막(미도시)을 순차적으로 형성한 후 STI(Shallow Trench Isolation) 마스크를 이용한 식각 공정을 통해 기판 내에 활성영역(100)을 정의하는 소자분리막을 형성하기 위한 소자분리 트렌치(미도시)를 형성한다. 이후, 소자분리 트렌치의 내부를 산화막으로 완전히 매립하여 소자분리막(120)을 형성한다.
리세스 게이트 마스크(140)를 사용하여, 활성 영역(100)이 정의된 반도체 기판을 식각한다. 구체적으로 설명하면, 활성 영역(100) 및 소자분리막(120) 상에 산화막(130)을 형성한 후, 산화막(130) 상에는 감광막(미도시)을 도포하고 리세스 게이트 마스크(140)를 이용한 노광 공정을 수행하여 패터닝한다. 이후, 패터닝된 감광막(미도시)을 식각마스크로 하여 노출된 산화막 및 활성 영역(100)을 식각한다. 이때, 리세스 게이트 마스크(140)에 의해 정의된 영역 중 소자분리막(120)은 식각하지 않고 활성 영역(100)만 선택 식각하여 리세스(160)를 형성한다. 즉, 게이트 라인 방향(I-I')을 따라 활성영역(100)의 게이트 영역을 선택 식각하여 리세스(160)를 형성한다. 이후, 남아있는 감광막을 제거한다.
도 1b를 참조하면, 채널 영역을 새들 핀 구조로 형성하기 전에 보론 격리(boron segregation) 효과에 의한 문턱 전압의 감소를 방지하기 위하여, 게이트 라인 방향으로 경사 이온 주입 공정을 이용하여 소자분리막(FOX)과 활성영역이 만나는 경계부분에 BF2 이온을 이온 주입한다. 즉, 활성영역의 단축 방향(게이트 라인 방향)으로 기 설정된 각도만큼 기울기를 주어 리세스(160) 내부에서 소자분리막(120)과 활성영역(100)이 만나는 경계부분에 BF2 이온을 이온 주입한다. 경계부분에 이온 주입은 소자분리막(120)이 후속 공정에서 습식 세정 작업시 다른 영역보다 더 많이 씻겨나게 되어 활성 영역(100) 핀(fin) 형태의 모양을 가질 수 있도록 한다.
전술한 바와 같이, 게이트 라인 방향으로 수행되는 경사 이온 주입 공정은 리세스(160)를 형성한 후 이루어진다. 도 1c를 참조하면, 리세스(160)를 제외한 활성 영역(100) 및 소자분리막(120)의 상부에는 산화막(130)이 형성되어 있다. 이러한 산화막은 경사 이온 주입 공정(160) 중 활성 영역(100) 상부에 BF2 이온이 주입되는 것을 막는 장벽의 역할을 한다. 하지만, 장벽의 역할을 하는 산화막이 리세스(160)를 형성하는 과정에서 수행되는 에치(ETCH) 공정을 통해 손상될 수 있다. 특히, 리세스(160)를 형성하는 과정에서 산화막(130)의 모서리 부분은 소실되기 쉬워, 경사 이온 주입 공정을 수행할 때 되는 활성 영역(100) 상부에 이온이 주입되는 것을 막지 못할 수 있다. 이 경우, 활성 영역(100)의 상부에 불필요하게 이온이 주입될 수 있으며, 불필요하게 주입된 이온은 활성 영역(100)의 상부에 형성되는 접합(junctioin) 혹은 트랜지스터의 문턱 전압에 악영향을 미칠 수 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 고집적 반도체 장치 내 새들형 핀 트랜지스터의 형성 시 리세스를 형성하기 전 질화막을 증착하고 두 단계로 식각 공정을 수행한 후 경사 이온 주입 공정을 수행함으로써 경사 이온 주입 공정에서 활성 영역의 상부에 이온이 주입되는 것을 봉쇄할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 활성 영역이 정의된 소자분리막을 포함하는 반도체 기판 상부에 산화막을 형성하는 단계, 상기 산화막 상부에 이온 장벽막을 형성하는 단계, 새들형 핀 트랜지스터를 형성하기 위해 상기 활성 영역을 1차 식각하여 리세스를 형성하는 단계, 상기 리세스에 경사 이온 주입을 수행하는 단계 및 상기 경사 이온 주입으로 인해 오염된 상기 리세스의 측벽과 상기 소자분리막을 2차 식각하여 새들형 핀 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 1차 식각은 상기 활성 영역 내 게이트 영역을 식각하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 1차 식각 전, 상기 이온 장벽막 상부에 하드마스크 패턴을 형성하는 단계 및 상기 1차 식각 후, 세정 공정을 통해 부산물 및 상기 하드마스크 패턴을 제거하는 단계를 더 포함한다.
바람직하게는, 상기 이온 장벽막은 질화막, 금속막 및 금속질화막 중 어느 하나로 형성되는 것을 특징으로 한다.
바람직하게는, 상기 질화막의 두께는 500Å인 것을 특징으로 한다.
바람직하게는, 상기 금속막 및 금속질화막의 두께는 상기 질화막의 두께보다 얇은 것을 특징으로 한다.
바람직하게는, 상기 리세스에 경사 이온 주입을 수행하는 단계는 상기 리세스의 저부에 제 1 이온을 주입하는 단계 및 상기 활성 영역의 단축 방향으로 일정 각도의 기울기를 주어 상기 활성 영역과 상기 소자분리막의 경계부분에 제 2 이온을 주입하는 단계를 포함한다.
바람직하게는, 상기 제 1 이온은 보론(boron) 이온인 것을 특징으로 한다.
바람직하게는, 상기 제 2 이온은 BF2 이온 및 보론(boron) 이온 중 어느 하나인 것을 특징으로 한다.
바람직하게는, 상기 제 2차 식각은 습식 세정으로 진행되며, BOE 또는 HF 용액을 사용하는 것을 특징으로 한다.
바람직하게는, 상기 반도체 소자의 제조 방법은 상기 리세스 내부의 활성영역 상부에 게이트 산화막을 형성하는 단계; 및 상기 게이트 산화막 상부에 게이트 전극을 형성하는 단계를 더 포함한다.
본 발명은 반도체 장치 내 새들형 핀 트랜지스터를 형성하기 위해 활성 영역에 리세스를 형성하기 전, 활성 영역 상에 산화막 외에 질화막을 추가 증착함으로 써 이후 경사 이온 주입 공정을 수행할 때 활성 영역의 상부 및 리세스가 형성되는 모서리 영역에 불필요하게 이온이 주입되는 것을 방지할 수 있는 장점이 있다.
또한, 본 발명은 새들형 핀 트랜지스터의 새들형 핀 영역을 형성하기 위한 리세스를 형성할 때 두 단계로 식각 공정을 진행함으로써 두 번의 식각 공정에서 발생하는 리세스 내 단차로 인하여 최종적으로 형성되는 새들형 핀이 핀(Fin) 형태에 보다 더 가깝게 형성될 수 있는 장점이 있다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기억 장치 내 단위셀을 구성하는 셀 트랜지스터에 적용할 수 있으며, 특히 고집적화에 따른 셀 트랜지스터의 크기가 줄어들면서 단채널 효과 등을 방지하기 위해 적용된 새들형 핀 게이트를 포함하는 트랜지스터를 형성하는 방법을 예로 들어 설명한다. 특히, 새들형 핀 영역을 형성하는 과정에서 수행되는 경사 이온 주입 공정에서 활성 영역에 불필요하게 주입되는 이온을 방지하여 반도체 소자의 동작 특성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명의 일 실시예에 따라 제조된 반도체 소자의 평면도이다.
도시된 바와 같이, 반도체 소자는 활성 영역(200), 활성 영역(200)을 정의하는 소자분리막(220), 활성 영역(200)과 교차하는 방향(I-I')으로 형성되는 게이트 형성 영역(240), 및 활성 영역(200) 내 게이트 형성 영역(240)에 새들형 핀 영역을 형성하기 위한 리세스(260)를 포함한다. 이하에서는, 활성 영역(200)의 장축 및 단 축 방향(II-II', I-I')의 단면도를 통해 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명한다.
도 3a ~ 3e는 도 2에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 활성 영역(200)을 정의하는 소자분리막(220)이 형성된 반도체 기판 상부에 산화막(230)을 증착한다.
도 3b를 참조하면, 산화막(230)의 상부에는 이온 장벽막(250)을 증착한다. 이온 장벽막(250)은 추후 진행되는 공정 중 이온 주입 공정에서 활성 영역(200) 상부 표면이 불필요하게 이온으로 오염되는 것을 방지하기 위한 것으로, 바람직하게는 질화막, 금속막 및 금속질화막 중 어느 하나로 형성될 수 있다. 붕소, 인, 비소와 같은 불순물 이온을 주입할 때, 약 300~500 keV의 에너지를 사용하면 실리콘으로 구성된 반도체 기판의 표면으로부터 약 100~10,000Å의 깊이까지 불순물 이온을 주입하는 것이 가능하다. 하지만, 반도체 기판이 아닌 질화막의 경우에 불순물 이온이 침투할 수 있는 깊이는 크게 줄어들기 때문에, 이온 장벽막(250)을 질화막으로 형성하는 경우, 두께는 500Å정도만 증착하여도 충분하다. 아울러, 이온 장벽막(250)을 금속막 혹은 금속질화막으로 형성하는 경우는 금속막 혹은 금속질화막의 두께를 상기 질화막의 두께보다 더 얇게 형성하는 것도 가능하다. 이는 금속막이 불순물 이온이 투과되는 것을 더 효과적으로 막을 수 있기 때문이다.
도 3c에 도시된 바와 같이, 이온 장벽막(250) 상부에는 탄소 계열의 하드 마스크막(270)을 증착한다. 여기서, 하드 마스크막(270)은 활성 영역(200) 내 리세스(260)를 형성하기 위한 것이다. 도시되지 않았지만, 하드 마스크막(270) 상부에 감광막(미도시)을 도포한 후, 노광 공정을 통해 감광막을 패터닝하여 하드 마스크막(270)을 노출한 뒤 식각하여 하드마스크 패턴(미도시)을 형성한다.
도 3d를 참조하면, 하드마스크 패턴을 식각 마스크로 하여 노출된 이온 장벽막(250), 산화막(230) 및 활성 영역(200)을 순차적으로 식각하여 리세스(260)를 형성한 후, 세정 공정을 통해 식각 과정에서 발생한 부산물 및 남아있는 하드마스크 패턴을 제거한다. 활성 영역(200)의 장축 및 단축 방향(II-II', I-I')으로 도시된 단면도를 참조하면, 전술한 1차 식각 공정을 통해 형성된 리세스(260)는 활성 영역(200) 내 게이트 형성 영역(240)을 일정 깊이로 제거하여 형성한 것임을 알 수 있다.
도 3e를 참조하면, 리세스(260) 내 저부(즉, 새들 핀 트랜지스터의 채널 영역)에 보론을 이온 주입한다. 이와 같이 트랜지스터의 채널 영역에 보론을 이온 주입 하는 이유는 일정 수준 이상의 문턱전압을 확보하기 위함이다. 다음에 보론 격리(boron segregation) 효과에 의한 문턱전압의 감소를 방지하고 채널 영역을 새들 핀 구조로 형성하기 위해 상기 활성 영역의 단축 방향으로 일정 각도의 기울기를 주는 경사 이온 주입 공정을 이용하여 소자분리막(220)과 활성 영역(200)이 만나는 경계부분에 BF2 이온을 이온 주입한다. 즉, 활성 영역(200)의 단축 방향(게이트 라인 방향, I-I')으로 기 설정된 각도만큼 기울기를 주어 리세스(260) 내부에 소자분리막(220)과 활성 영역(200)이 만나는 경계부분에 BF2 이온을 주입한다.
도 3f에 도시된 바와 같이, 이온 주입 공정이 끝나면 2차 식각 공정을 수행한다. 이때, 2차 식각 공정은 습식 세정 공정으로 진행한다. 2차 식각 공정은 이온 주입을 통해 공격받은 소자분리막(220)과 활성 영역(200)의 오염된 측벽을 식각하기 위한 것이며, 결과적으로 도시된 바와 같이 최초 형성된 형태(점선으로 표시)에서 리세스(260)의 크기가 더 증가하게 되고, 리세스(260) 내 새들형 핀 영역이 형성된다.
전술한 이온 주입 공정에서, 이온 장벽막(250)으로 인해 리세스(260) 외부의 활성 영역(200)의 상부 표면과 리세스(260)와 맞닿는 모서리 영역이 불순물 이온으로 오염되는 것을 완전하게 차단할 수 있다. 아울러, 만약 리세스(260)와 맞닿는 모서리 영역이 오염된 경우, 2차 식각 공정을 통해 리세스(260) 내 오염된 영역을 제거하는 과정에서 활성 영역(200)의 측벽 및 소자분리막(220)과 함께 제거되기 때문에 추후 접합(junction)에 끼칠 수 있는 악영향을 미리 방지할 수 있다.
도시되지 않았지만, 2차 식각 공정 이후에는 도전물질을 리세스(260)에 매립하여 게이트 패턴을 형성한다. 이후, 반도체 기억 장치에 필요한 추가적인 구성 요소들(즉, 캐패시터, 워드 라인, 비트 라인 등)을 형성함으로써, 새들형 핀 트랜지스터를 셀 트랜지스터로 사용하는 셀 어레이를 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 장치 내 새들형 핀 트랜지스터를 형성하기 위해 활성 영역에 리세스를 형성하기 전에 활성 영역 상에 산화막 외에 질화막을 추가 증착한다. 이로써 이후 경사 이온 주입 공정을 수행할 때 활성 영역의 상부 및 리세스가 형성되는 모서리 영역에 불필요하게 이온이 주입되는 것을 방지할 수 있다. 또한, 본 발명은 새들형 핀 트랜지스터의 새들형 핀 영역을 형성하기 위한 리세스를 형성할 때 1차 및 2차의 두 단계로 식각 공정을 진행함으로써 두 번의 식각 공정에서 발생하는 리세스 내 단차로 인하여 최종적으로 형성되는 새들형 핀이 핀(Fin) 형태를 구현할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a ~ 1c는 통상적인 반도체 소자의 형성 방법을 설명하기 위한 평면도 및 단면도.
도 2는 본 발명의 일 실시예에 따라 제조된 반도체 소자의 평면도.
도 3a ~ 3f는 도 2에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도.

Claims (11)

  1. 활성 영역이 정의된 소자분리막을 포함하는 반도체 기판 상부에 산화막을 형성하는 단계;
    상기 산화막 상부에 이온 장벽막을 형성하는 단계;
    새들형 핀 트랜지스터를 형성하기 위해 상기 활성 영역을 1차 식각하여 리세스를 형성하는 단계;
    상기 리세스에 경사 이온 주입을 수행하는 단계; 및
    상기 경사 이온 주입으로 인해 오염된 상기 리세스의 측벽과 상기 소자분리막을 2차 식각하여 새들형 핀 영역을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 1차 식각은 상기 활성 영역 내 게이트 영역을 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 1차 식각 전, 상기 이온 장벽막 상부에 하드마스크 패턴을 형성하는 단계; 및
    상기 1차 식각 후, 세정 공정을 통해 부산물 및 상기 하드마스크 패턴을 제 거하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 이온 장벽막은 질화막, 금속막 및 금속질화막 중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 질화막의 두께는 500Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제4항에 있어서,
    상기 금속막 및 금속질화막의 두께는 상기 질화막의 두께보다 얇은 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 리세스에 경사 이온 주입을 수행하는 단계는
    상기 리세스의 저부에 제 1 이온을 주입하는 단계; 및
    상기 활성 영역의 단축 방향으로 일정 각도의 기울기를 주어 상기 활성 영역과 상기 소자분리막의 경계부분에 제 2 이온을 주입하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 제 1 이온은 보론(boron) 이온인 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 제 2 이온은 BF2 이온 및 보론(boron) 이온 중 어느 하나인 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 제 2차 식각은 습식 세정으로 진행되며, BOE 또는 HF 용액을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 리세스 내부의 활성영역 상부에 게이트 산화막을 형성하는 단계; 및
    상기 게이트 산화막 상부에 게이트 전극을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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