KR20070076811A - 모스펫 소자의 제조방법 - Google Patents
모스펫 소자의 제조방법 Download PDFInfo
- Publication number
- KR20070076811A KR20070076811A KR1020060006162A KR20060006162A KR20070076811A KR 20070076811 A KR20070076811 A KR 20070076811A KR 1020060006162 A KR1020060006162 A KR 1020060006162A KR 20060006162 A KR20060006162 A KR 20060006162A KR 20070076811 A KR20070076811 A KR 20070076811A
- Authority
- KR
- South Korea
- Prior art keywords
- silicon
- film
- substrate
- gate
- ion implantation
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 57
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 57
- 239000010703 silicon Substances 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 26
- 238000005468 ion implantation Methods 0.000 claims abstract description 17
- 238000002955 isolation Methods 0.000 claims abstract description 5
- 150000004767 nitrides Chemical group 0.000 claims abstract description 4
- 230000000903 blocking effect Effects 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000005530 etching Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 모스펫 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 액티브 영역을 한정하는 소자분리막이 형성된 실리콘기판을 마련하는 단계와, 상기 기판 상에 게이트 예정 영역을 노출시키는 실리콘 성장저지막을 형성하는 단계와, 상기 노출된 기판 부분 상에 선택적으로 에피 실리콘막을 형성하는 단계와, 상기 실리콘 성장저지막을 제거하는 단계 및 상기 에피 실리콘막 상에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1은 본 발명에 따른 모스펫 소자의 제조방법을 설명하기 위한 평면도.
도 2a 내지 도 2d 및 도 3a 내지 도 3d는 본 발명에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10,100: 실리콘기판 20,200: 소자분리막
30: 실리콘 성장저지막 40: 감광막 패턴
50,500: 에피 실리콘막 60,600: 게이트절연막
70,700: 도전막 80,800: 하드마스크막
90,900: 게이트
본 발명은 모스펫 소자의 제조방법에 관한 것으로써, 보다 상세하게는, 채널 길이를 증가시킬 수 있는 모스펫 소자의 제조방법에 관한 것이다.
최근 개발되고 있는 모스펫(MOSFET) 소자의 디자인 룰(design rule)이 점점 감소됨에 따라, 이로 인해, 게이트(gate)의 선폭을 축소시키는데 많은 노력을 기울 이고 있으나, 리프레쉬(refesh)가 저하되는 문제점이 야기되고 있다.
한편, 이를 극복하기 위한 방법 중의 하나로 평면적인 트랜지스터에서 채널 길이를 증가시키기 위하여 리세스(recess) 구조의 트랜지스터가 제안되었다. 그러나, 이러한 리세스 트랜지스터의 경우 식각 공정을 통하여 실리콘 기판을 파야 되는데 깊이를 정확하게 조절하기도 어려울 뿐만 아니라 균일한 측면에서도 좋지 않기 때문에 안정적인 소자 특성에도 영향을 미친다. 또한, 반도체 소자의 크기가 점점 작아지면서 셀(cell)의 전류(current)도 적게 흐르기 때문에 셀의 읽기/쓰기(read/write) 속도가 느려지게 되어 고속 동작의 어려움이 생긴다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 채널 길이를 증가시켜 전류 특성을 향상시킬 수 있는 반도체 소자의 게이트 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 액티브 영역을 한정하는 소자분리막이 형성된 실리콘기판을 마련하는 단계; 상기 기판 상에 게이트 예정 영역을 노출시키는 실리콘 성장저지막을 형성하는 단계; 상기 노출된 기판 부분 상에 선택적으로 에피 실리콘막을 형성하는 단계; 상기 실리콘 성장저지막을 제거하는 단계; 및 상기 에피 실리콘막 상에 게이트를 형성하는 단계;를 포함하는 모스펫 소자의 제조방법을 제공한다.
여기서, 상기 실리콘 성장 저지막은 질화막인 것을 특징으로 한다.
상기 실리콘 성장저지막을 형성하는 단계 후, 그리고, 상기 노출된 기판 상에 선택적으로 에피 실리콘막을 형성하는 단계 전, 상기 노출된 기판 표면 내에 펀치-쓰루 스탑 이온주입을 수행하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 펀지-쓰루 스탑 이온주입을 수행하는 단계는 1.0E12∼1.0E17 이온/㎠의 도우즈 및 5∼500keV의 에너지로 수행하는 것을 특징으로 한다.
상기 에피 실리콘막은 100∼3000Å 두께로 형성하는 것을 특징으로 한다.
상기 실리콘 성장저지막을 제거하는 단계 후, 그리고, 상기 에피 실리콘막 상에 게이트를 형성하는 단계 전, 상기 에피 실리콘막 내에 채널 이온주입을 수행하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 채널 이온주입을 수행하는 단계는 1.0E12∼1.0E17 이온/㎠의 도우즈 및 5∼500keV의 에너지로 수행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 채널 길이 뿐만 아니라 체널 폭도 증가시킬 수 있는 모스펫 제조방법에 관한 것으로써, 기판 부분 상에 선택적으로 에피 실리콘막을 형성한다.
이렇게 하면, 식각 공정을 통해 실리콘기판을 식각하여 채널 길이를 증가시키는 리세스 게이트(recess gate) 공정보다 더 간단할 뿐만 아니라, 후속 공정이 용이하기 때문에 더 안정적인 소자 특성 구현이 가능하다.
또한, 채널 폭의 증가로 인해 전류 특성이 더 좋아지게 되어 트랜지스터의 특성을 향상시킬 수 있다.
자세하게, 도 2a 내지 도 2d 및 도 3a 내지 도 3d는 본 발명에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a 내지 2d는 도 1의 X-X'선에 따른 공정별 단면도이며, 도 3a 내지 도 3d는 도 1의 Y-Y'선에 따른 공정별 단면도이다.
도 2a 및 3a를 참조하면, 액티브 영역을 한정하는 소자분리막(20,200)이 형성된 실리콘기판(10,100)을 마련한 후, 상기 기판 상에 질화막 재질의 실리콘 성장저지막(30)을 형성한다. 그런다음, 상기 실리콘 성장저지막(30) 상에 게이트 예정 영역을 노출시키는 감광막 패턴(40)을 형성한다. 다음으로, 상기 감광막 패턴(40)을 이용하여 실리콘 성장저지막(30)을 식각하여 기판(10,100) 부분을 노출시킨다. 여기서, 상기 실리콘 성장저지막(30)은 후속 기판에 선택적으로 에피 실리콘막 형성시 실리콘 성장저지막의 역할을 하게된다.
도 2b 및 도 3b를 참조하면, 상기 노출된 기판(10,100) 표면 내에 펀치-쓰루 스탑 이온주입(punch-through stop implant)을 수행한다. 이때, 상기 펀치-쓰루 스탑 이온주입은 1.0E12∼1.0E17 이온/㎠의 도우즈 및 5∼500keV의 에너지로 수행한다.
여기서, 상기 펀치-쓰루 스탑 이온주입은 종래의 높은 에너지(high energy)로 수행했던거와는 달리, 본 발명에서는 낮는 에너지(low energy)로 이온주입을 수행함으로써, 실리콘기판의 표면 근처에만 이온주입이 형성되므로 실리콘 격자 손상 을 줄일 수 있다.
도 2c 및 도 3c를 참조하면, 상기 감광막이 제거된 상태에서 노출된 기판(10) 부분 상에 선택적으로 에피 실리콘막(Selective Epitaxial Growth, 50,500)을 100∼3000Å 두께로 형성한다. 그런다음, 상기 실리콘 성장저지막을 제거한 후, 상기 에피 실리콘막(50,500) 내에 채널 이온주입(channel implant)을 수행한다. 이때, 상기 채널 이온주입은 1.0E12∼1.0E17 이온/㎠의 도우즈 및 5∼500keV의 에너지로 수행한다.
여기서, 본 발명은 실리콘기판 상에 선택적으로 에피 실리콘막을 형성함으로써, 면적의 증가없이 채널 길이(channel length)를 증가시킬 수 있을 뿐만 아니라. 채널 폭(channel width)도 증가시킬 수 있어 전류(current) 측면에서도 유리하다. 또한, 후속 게이트(gate) 물질 증착시 두께 조절이 더 용이하기 때문에 더 안정적인 소자 특성 구현이 가능하다.
게다가, 상기 채널 이온주입을 에피 실리콘막 부분, 즉, 후속 게이트의 길이와 게이트의 폭 양 방면으로 수행하기 때문에 각 방향에서 도우즈(dose) 조절이 가능하다.
도 2d 및 도 3d를 참조하면, 상기 에피 실리콘막(50,500)을 포함한 기판 전면 상에 게이트절연막(60,600)과 도전막(70,700) 및 하드마스크막(80,800)을 차례로 증착한 후, 이들을 식각하여, 상기 에피 실리콘막(50,500) 상에 게이트(90,900)를 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명에 따른 모스펫 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 기판 부분에 대해 선택적으로 에피 실리콘막을 형성함으로써, 면적의 증가 없이 채널 길이를 증가시킬 수 있다. 또한, 채널 폭도 증가되어 전류 특성을 향상시킬 수 있다.
또한, 본 발명은 기존의 리세스 게이트(recess gate) 공정보다 공정이 더 간단할 뿐만 아니라 더 안정적인 후속 공정이 가능하여 안정적인 소자 특성 구현이 가능하다.
게다가, 본 발명은 펀치-쓰루 스탑 이온주입시 높은 에너지가 아닌 낮은 에너지로 이온주입이 가능하기 때문에 실리콘기판의 격자 손상을 줄여 누설전류의 측면에서도 유리하다.
Claims (7)
- 액티브 영역을 한정하는 소자분리막이 형성된 실리콘기판을 마련하는 단계;상기 기판 상에 게이트 예정 영역을 노출시키는 실리콘 성장저지막을 형성하는 단계;상기 노출된 기판 부분 상에 선택적으로 에피 실리콘막을 형성하는 단계;상기 실리콘 성장저지막을 제거하는 단계; 및상기 에피 실리콘막 상에 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘 성장 저지막은 질화막인 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘 성장저지막을 형성하는 단계 후, 그리고, 상기 노출된 기판 상에 선택적으로 에피 실리콘막을 형성하는 단계 전,상기 노출된 기판 표면 내에 펀치-쓰루 스탑 이온주입을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 3 항에 있어서,상기 펀지-쓰루 스탑 이온주입을 수행하는 단계는 1.0E12∼1.0E17 이온/㎠의 도우즈 및 5∼500keV의 에너지로 수행하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 1 항에 있어서,상기 에피 실리콘막은 100∼3000Å 두께로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 1 항에 있어서,상기 실리콘 성장저지막을 제거하는 단계 후, 그리고, 상기 에피 실리콘막 상에 게이트를 형성하는 단계 전,상기 에피 실리콘막 내에 채널 이온주입을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 6 항에 있어서,상기 채널 이온주입을 수행하는 단계는 1.0E12∼1.0E17 이온/㎠의 도우즈 및 5∼500keV의 에너지로 수행하는 것을 특징으로 하는 모스펫 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060006162A KR20070076811A (ko) | 2006-01-20 | 2006-01-20 | 모스펫 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060006162A KR20070076811A (ko) | 2006-01-20 | 2006-01-20 | 모스펫 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070076811A true KR20070076811A (ko) | 2007-07-25 |
Family
ID=38501572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060006162A KR20070076811A (ko) | 2006-01-20 | 2006-01-20 | 모스펫 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070076811A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100927403B1 (ko) * | 2007-10-08 | 2009-11-19 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
| CN104752214A (zh) * | 2013-12-30 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
-
2006
- 2006-01-20 KR KR1020060006162A patent/KR20070076811A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100927403B1 (ko) * | 2007-10-08 | 2009-11-19 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조방법 |
| US8187931B2 (en) | 2007-10-08 | 2012-05-29 | Hynix Semiconductor Inc. | Method for fabricating a semiconductor device with a substrate protrusion |
| US8530975B2 (en) | 2007-10-08 | 2013-09-10 | SK Hynix Inc. | Semiconductor device with gate edge protrusion |
| CN104752214A (zh) * | 2013-12-30 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应管的形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100720232B1 (ko) | 핀 구조의 반도체 소자의 형성방법 | |
| KR100801315B1 (ko) | 돌기형트랜지스터가 구비된 반도체소자의 제조 방법 | |
| KR101024734B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20070076811A (ko) | 모스펫 소자의 제조방법 | |
| KR101057652B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20060041351A (ko) | 주변영역에의 모스펫 소자 제조방법 | |
| KR100906648B1 (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR20040060550A (ko) | 플래시 메모리의 소오스 저항 개선 구조 및 그 제조 방법 | |
| KR100744088B1 (ko) | 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법 | |
| KR20020055147A (ko) | 반도체 소자의 제조방법 | |
| KR100470721B1 (ko) | 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법 | |
| KR100598172B1 (ko) | 리세스 게이트를 갖는 트랜지스터의 제조 방법 | |
| KR100636682B1 (ko) | 리세스채널을 갖는 반도체소자 및 그 제조방법 | |
| KR20070002519A (ko) | 반도체 소자의 제조방법 | |
| KR101038308B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR20070088055A (ko) | 모스펫 소자의 제조방법 | |
| KR100790443B1 (ko) | 디램셀 제조 방법 | |
| KR100780770B1 (ko) | 리세스 게이트 구조를 갖는 반도체 소자의 제조방법 | |
| KR100876886B1 (ko) | 반도체 소자의 제조방법 | |
| KR101090467B1 (ko) | 반도체 소자의 리세스 게이트 형성방법 | |
| KR100772115B1 (ko) | 모스펫 소자의 제조방법 | |
| KR101169684B1 (ko) | 반도체 소자의 트랜지스터 및 그의 제조방법 | |
| KR100611397B1 (ko) | 디램 셀 트랜지스터 및 그 제조 방법 | |
| KR100680410B1 (ko) | 반도체 소자의 리세스 게이트 형성 방법 | |
| KR20040029588A (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |