KR100611397B1 - 디램 셀 트랜지스터 및 그 제조 방법 - Google Patents

디램 셀 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 디램 셀 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 자세하게는 채널 영역을 리세스 식각하지 않고도 주어진 피쳐(Feature) 사이즈(size) 내에서 유효 채널 길이(Effective Channel Length)를 증가시켜 셀 트랜지스터의 마진을 증가시키고 누설전류를 줄일 수 있는 디램 셀 트랜지스터 및 그 제조 방법에 관한 것이다.
본 발명에 따른 디램 셀 트랜지스터는 소자분리막에 의해 소자분리영역과 활성영역이 정의된 실리콘 기판과, 상기 실리콘 기판 상에 형성된 복수의 게이트와, 상기 복수의 게이트 양측에 형성된 측벽 유전막과, 상기 복수의 게이트 상에 형성된 하드마스크와, 상기 하드마스크 및 측벽 유전막을 둘러싸고 형성된 유전막과, 상기 활성영역에 존재하는 복수의 게이트 사이의 실리콘 기판 상에 형성된 실리콘층과, 상기 실리콘층에 형성된 고농도 채널 이온주입층과, 상기 고농도 채널 이온주입층에 형성된 제 1 소스/드레인 영역과, 상기 활성영역에 존재하는 복수의 게이트 일측의 실리콘 기판에 형성된 제 2 소스/드레인 영역을 포함하여 이루어지는 것을 특징으로 한다.
디램, 트랜지스터, 유효 채널, 길이, 누설 전류.

Description

디램 셀 트랜지스터 및 그 제조 방법{DYNAMIC RANDOM ACESS MEMORY CELL TRANSISTOR AND FORMING METHOD THEREOF}
도 1의 (a)와 (b)는 종래 기술에 의한 디램 셀 트랜지스터의 문제점을 설명하기 위한 도면.
도 2는 본 발명에 의한 디램 셀 트랜지스터의 구조를 나타낸 단면도.
도 3a 내지 도 3f는 본 발명에 의한 디램 셀 트랜지스터의 제조 방법을 나타낸 공정단면도들.
- 도면의 주요 부분에 대한 설명 -
1 : 리세스 게이트 2 : 셀 스페이서
3 : 게이트 4 : 피쳐 사이즈
5 : 미스얼라인 5-1 : 유효채널 길이
10 : 실리콘 기판 11 : 소자분리막
12 : 게이트 산화막 13 : 게이트 전극용 폴리실리콘
14 : 텅스텐막 15 : 하드마스크
16 : 측벽 유전막 17 : 유전막
20 : 실리콘층 23 : 고농도 채널 이온주입층
24 : 제 1 소스/드레인 25 : 제 2 소스/드레인
27 : 셀 스페이서 28 : 비트라인 불순물층
29 : 스토리지 불순물층
본 발명은 디램 셀 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 자세하게는 채널 영역을 리세스 식각하지 않고도 주어진 피쳐(Feature) 사이즈(size) 내에서 유효 채널 길이(Effective Channel Length)를 증가시켜 셀 트랜지스터의 마진을 증가시키고 누설전류를 줄일 수 있는 디램 셀 트랜지스터 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자 내 수억 개의 셀 트랜지스터(Cell-Transistor) 모두가 리프레쉬(Refresh)에 영향을 주지 않기 위해서는 대개 문턱전압을 1V 근처로 유지해야만 한다.
그러나, 근래에는 셀 트랜지스터의 게이트 감소에 따른 쇼트 채널(Short-Cannel) 효과에 의하여 셀 트랜지스터의 문턱 전압이 낮아지게 된다.
따라서, 셀 트랜지스터의 문턱전압을 조절하는 채널 이온주입 도즈(does)의 증가가 필수적이다.
그러나, 채널 농도(does)가 증가할수록, 소스/드레인 접합의 공핍영역의 전계가 증가하게 된다.
이와 같은 전계의 증가는 셀 트랜지스터 소스/드레인 특히, 스토리지 노드의 접합 누설전류를 증가시키게 되어 데이타를 잃어버리는 시간이 짧아지게 된다.
즉, 리텐션 타임(Retention Time)이 감소하게 되는 것이다.
이를 해결하기 위해서, 채널 영역을 식각(etch)하여 유효채널의 길이(effective channel length)를 증가시킴으로써 채널 도핑(does)을 감소시켜 누설전류를 감소시키는 방법이 제안되고 있다.
이는 도 1의 (a) 및 (b)에서 보는 바와 같이, 실리콘 기판을 식각하여 트렌치(Trench)를 형성한 후 이 트렌치 내에 리세스 게이트(1)를 형성하고, 상기 실리콘 기판 상에 다시 게이트(3)를 형성함으로써 유효채널 길이(5-1)를 증가시키고 있다.
그러나, 이와 같은 종래 기술은 게이트 미스얼라인(mis-align; 5)으로 인해 실제 미니멈 피쳐 사이즈(Minimum Feature Size; 4, F, F')가 증가(F+misalign)하는 문제점이 있다.
미설명된 부호 5-2는 리세스 게이트의 총길이이다.
더욱이, 채널 영역을 리세스 식각한 후 게이트 및 소스/드레인 공정을 진행함에 따라 소스/드레인 정션 깊이가 증가할 수록 리세스 채널의 길이가 감소하게 되므로, 리세스 식각한 깊이 전체(리세스 게이트의 총길이)를 유효 채널 길이로 이 용하지 못하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 채널 영역을 리세스 식각하지 않고도 주어진 피쳐(Feature) 사이즈(size) 내에서 유효 채널 길이(Effective Channel Length)를 증가시켜 셀 트랜지스터의 마진을 증가시키고 누설전류를 줄일 수 있는 디램 셀 트랜지스터 및 그 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 소자분리막에 의해 소자분리영역과 활성영역이 정의된 실리콘 기판과, 상기 실리콘 기판 상에 형성된 복수의 게이트와, 상기 복수의 게이트 양측에 형성된 측벽 유전막과, 상기 복수의 게이트 상에 형성된 하드마스크와, 상기 하드마스크 및 측벽 유전막을 둘러싸고 형성된 유전막과, 상기 활성영역에 존재하는 복수의 게이트 사이의 실리콘 기판 상에 형성된 실리콘층과, 상기 실리콘층에 형성된 고농도 채널 이온주입층과, 상기 고농도 채널 이온주입층에 형성된 제 1 소스/드레인 영역과, 상기 활성영역에 존재하는 복수의 게이트 일측의 실리콘 기판에 형성된 제 2 소스/드레인 영역을 포함하여 이루어지는 디램 셀 트랜지스터를 제공한다.
본 발명의 디램 셀 트랜지스터에 있어서, 상기 측벽 유전막은 질화막,SiON, Al2O3, TaON이 적층된 구조로 대체하여 형성하는 것을 특징으로 한다.
또한 상기 기술적 과제를 달성하기 위한 본 발명은 소자분리막에 의해 소자분리영역과 활성영역이 정의된 실리콘 기판 상에 복수의 게이트를 형성하는 단계와, 상기 복수의 게이트 상에 하드마스크를 증착한 후 복수의 게이트 양측에 측벽 유전막을 형성하는 단계와, 상기 복수의 게이트 및 하드마스크를 둘러싸도록 유전막을 증착하는 단계와, 상기 활성영역에 존재하는 복수의 게이트 사이의 유전막을 제거하여 드러난 실리콘 기판 상에 실리콘층을 형성하는 단계와, 상기 실리콘층에 고농도 채널 이온주입층을 형성하는 단계와, 상기 실리콘 기판 및 고농도 채널 이온주입층에 각각 소스/드레인을 형성한 후 상기 복수의 게이트 및 하드마스크 양측에 셀 스페이서를 형성하는 단계와, 상기 소스/드레인에 비트라인 콘택 및 스토리지 콘택 형성을 위한 불순물층을 형성하는 단계를 포함하여 이루어지는 디램 셀 트랜지스터의 제조 방법을 제공한다.
본 발명의 디램 셀 트랜지스터의 제조 방법에 있어서, 상기 실리콘층 형성 후 열처리 및 산화공정을 실시하는 단계를 더 포함하여 이루어지는 것이 바람직하다.
본 발명의 디램 셀 트랜지스터의 제조 방법에 있어서, 상기 실리콘층 형성 후 상기 측벽 유전막을 제거하고 산화공정을 통해 상기 게이트의 양 측벽에 게이트 유전막을 다시 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 한다.
이러한 공정을 진행함에 따라서, 본 발명은 상기 게이트 유전막과 실리콘층과의 계면 특성을 개선시킬 수 있다.
본 발명의 디램 셀 트랜지스터의 제조 방법에 있어서, 상기 실리콘층은 상기 실리콘 기판의 채널과 동일한 타입으로 형성하는 것을 특징으로 한다.
본 발명의 디램 셀 트랜지스터의 제조 방법에 있어서, 상기 고농도 채널 이온주입층은 고농도의 3가 이온을 주입하여 형성하는 것을 특징으로 한다.
본 발명의 디램 셀 트랜지스터의 제조 방법에 있어서, 상기 실리콘층은 에피택시 방식 또는 증착방식을 이용하여 형성하는 것을 특징으로 한다.
본 발명의 디램 셀 트랜지스터의 제조 방법에 있어서, 상기 실리콘층은 상기 게이트의 게이트 전극 부분까지 성장시키거나 상기 게이트의 금속층 부분까지 성장시켜 형성하는 것을 특징으로 한다.
본 발명의 디램 셀 트랜지스터의 제조 방법에 있어서, 상기 비트라인 콘택 형성을 위한 불순물층은 상기 실리콘 기판에 존재하는 소스/드레인에 형성하는 것을 특징으로 한다.
본 발명의 디램 셀 트랜지스터의 제조 방법에 있어서, 상기 스토리지 콘택 형성을 위한 불순물층은 상기 실리콘층에 존재하는 소스/드레인에 형성하는 것을 특징으로 한다.
본 발명의 디램 셀 트랜지스터의 제조 방법에 있어서, 상기 에피택시 방식은 Lithly doped 후 Highly doped 순으로 이루어지는 것을 특징으로 한다.
상기와 같은 본 발명에 따르면, 유효 채널 길이의 증가로 인해 셀 트랜지스터의 마진이 증가하는 이점이 있다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시 예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
먼저, 도 2를 통하여 본 발명에 의한 디램 셀 트랜지스터의 구조를 자세히 설명하겠다.
본 발명에 의한 디램 셀 트랜지스터는 소자분리막(11)에 의해 소자분리영역(B)과 활성영역(A)이 정의된 실리콘 기판(10)과, 상기 실리콘 기판(10) 상에 형성된 복수의 게이트 산화막(12)과, 상기 복수의 게이트 산화막(12) 상에 형성된 복수의 게이트 전극용 폴리실리콘(13)과, 상기 복수의 게이트 전극용 폴리실리콘(13) 상에 형성된 복수의 텅스텐막(14)과, 상기 복수의 텅스텐막(14) 상에 형성된 복수의 하드마스크(15)와, 상기 복수의 게이트 산화막(12)과 게이트 전극용 폴리실리콘(13) 및 텅스텐막(14)으로 이루어진 복수의 게이트 양측에 형성된 측벽 유전막(16)과, 상기 하드마스크(15) 및 측벽 유전막(16)을 둘러싸고 형성된 유전막(17)과, 상기 활성영역(A)의 실리콘 기판(10) 상에 형성된 복수의 게이트 사이에 형성된 실리콘층(20)과, 상기 실리콘층(20)에 형성된 고농도 채널 이온주입층(23)과, 상기 고농도 채널 이온주입층(23)에 형성된 제 1 소스/드레인 영역(25)과, 상기 활성영역(A)의 실리콘 기판(10) 상에 형성된 복수의 게이트 일측 하부 실리콘 기판(10)에 형성된 제 2 소스/드레인 영역(25)을 포함하여 이루어지는 것을 그 구성상 특징으로 한다.
즉, 본 발명은 상기와 같이 활성영역(A)의 실리콘 기판(10) 상에 존재하는 복수의 게이트 사이에 실리콘층(20)을 형성하고 그 실리콘층(20)에 고농도 채널 이 온주입층(23) 및 소스/드레인을 형성함으로써 유효 채널 길이를 증가시킨다.
또한, 유효 채널 길이의 증가로 인해 셀 트랜지스터의 마진이 증가하고 누설전류를 감소시킬 수 있게 된다.
이하, 도 3a 내지 도 3f는 본 발명에 의한 디램 셀 트랜지스터의 제조 방법을 나타낸 공정단면도들이다.
먼저, 도 3a에서 보는 바와 같이, 소자분리막(11)에 의해 소자분리영역(B)과 활성영역(A)이 정의된 실리콘 기판(10) 상에 게이트 산화막(12), 게이트 전극용 폴리실리콘(13), 게이트 금속층인 텅스텐막(14) 및 하드마스크(15)를 증착하고, 게이트 패터닝하여 상기 실리콘 기판(10) 상에 복수의 게이트를 형성한다.
그리고, 상기 결과물을 1차 산화하여 상기 게이트 산화막(12), 게이트 전극용 폴리실리콘(13), 텅스텐막(14)으로 이루어진 복수의 게이트 양측에 측벽 유전막(16)을 형성하고 그 결과물 전면에 유전막(17)을 증착한다.
그리고, 도 3b에서 보는 바와 같이, 상기 유전막(17) 상에 제 1차 포토레지스트(PR1)를 도포한 후 이를 통해 식각하여, 활성영역(A)의 실리콘 기판(10) 상에 형성된 두개의 게이트 사이에 존재하는 유전막(17)을 제거한다.
상기와 같이 유전막(17)의 제거로 인해 드러난 실리콘 기판(10) 상에 에피택셜 성장법을 이용하여 도 3c에서 보는 바와 같이, 활성영역의 실리콘 기판(10) 상에 형성된 두개의 게이트 사이에 실리콘층(20)을 성장시킨다.
이 때, 에피택셜(Epitaxial) 성장법 뿐만 아니라 증착(Deposition) 방법을 이용하여 실리콘층(20)을 형성시킬 수 있다.
이어서, 도 3d에서 보는 바와 같이, 상기 실리콘층(20)이 형성된 결과물 상에 제 2차 포토레지스트(PR2)를 도포한 후 이를 통해 고농도의 불순물을 주입하여 상기 실리콘층(20)에 고농도 채널 이온주입층(23)을 형성한다.
즉, 이와 같은 고농도의 불순물 주입으로 인해 채널 이온주입이 감소하게 되고, 이로써 전계가 완화되어 전류 구동력이 증가하는 효과가 있다.
그 다음, 도 3e에서 보는 바와 같이, 상기 제 2차 포토레지스트(PR2)를 제거하고 상기 활성영역의 실리콘 기판(10) 상에 형성된 두개의 게이트 양측에 불순물을 주입하여 상기 고농도 채널 이온주입층(23) 내에 제 1 소스/드레인(24)을 형성하고, 상기 두개의 게이트 일측 하부의 실리콘 기판(10)에 각각 제 2 소스/드레인(25)을 형성한다.
계속하여 도 3f에서 보는 바와 같이, 상기 결과물 상에 스페이서 절연막을 증착한 후 건식각하여 상기 복수의 게이트 양측에 셀 스페이서(27)를 형성한다.
그리고 상기 활성영역(A)의 실리콘 기판(10)에 존재하는 두개의 게이트 양측으로 스토리지 콘택 및 비트라인 콘택 형성을 위한 불순물을 주입하여 상기 제 1 소스/드레인(24)에는 비트라인 콘택 형성을 위한 비트라인 불순물층(28)을 형성하고, 상기 제 2 소스/드레인(25)에는 스토리지 콘택 형성을 위한 스토리지 불순물층(29)을 형성한다.
이상 설명한 바와 같이, 본 발명에 따르면, 실리콘 기판 상에 실리콘층을 형 성하여 리세스 식각공정을 진행하지 않고도 주어진 피쳐 사이즈 내에서 유효 채널 길이를 증가시킬 수 있는 이점이 있다.
이로 인해, 셀 트랜지스터의 마진이 증가하고 누설전류를 감소시키는 효과가 있을 뿐만 아니라, 채널 이온주입의 감소로 인해 전계가 완화되고 전류 구동력이 증가하는 효과가 있다.

Claims (12)

  1. 실리콘 기판;
    상기 실리콘 기판상에 게이트 산화막을 포함하여 형성된 게이트;
    상기 게이트 양측에 형성된 유전막;
    상기 게이트의 어느 일측의 실리콘 기판상에 소정 높이로 형성된 실리콘층;
    상기 실리콘층 내에 형성된 채널이온주입층;
    상기 실리콘층 내에 형성하되, 상기 채널이온주입층 위에 형성된 비트라인 불순물층을 포함하는 드레인 영역; 및
    스토리지노드 불순물층을 포함하게 상기 게이트의 다른 일측의 실리콘 기판 내에 형성된 소스 영역을 포함하여 이루어지는 디램 셀 트랜지스터.
  2. 실리콘 기판상에 게이트 산화막을 포함하여 게이트를 형성하는 단계;
    상기 게이트 양측에 유전막을 형성하는 단계;
    상기 게이트 어느 일측의 유전막을 제거하여 실리콘 기판을 노출시키는 단계;
    상기 노출된 실리콘 기판상에 소정 높이의 실리콘층을 형성하는 단계;
    상기 실리콘층을 노출시키는 이온주입마스크막을 형성하는 단계;
    상기 이온주입마스크막을 마스크로 불순물을 주입하여 상기 실리콘층 내에 채널이온주입층을 형성하는 단계;
    상기 실리콘층 내에 불순물을 주입하여, 상기 채널이온주입층 위에 드레인 영역을 형성하는 단계; 및
    상기 실리콘층 내에 불순물을 주입하면서 상기 실리콘 기판에 불순물을 주입하여 상기 게이트의 다른 일측의 실리콘 기판 내에 소스 영역을 형성하는 단계를 포함하는 디램 셀 트랜지스터의 제조방법.
  3. 제 1항에 있어서, 상기 측벽 유전막은 질화막,SiON, Al2O3, TaON이 적층된 구조로 대체하여 형성하는 것을 특징으로 하는 디램 셀 트랜지스터.
  4. 제 2항에 있어서, 상기 실리콘층 형성 후 열처리 및 산화공정을 실시하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 디램 셀 트랜지스터의 제조 방법.
  5. 제 2항에 있어서, 상기 실리콘층 형성 후 상기 측벽 유전막을 제거하고 산화공정을 통해 상기 게이트의 측벽에 게이트 유전막을 다시 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 디램 셀 트랜지스터의 제조 방법.
  6. 삭제
  7. 삭제
  8. 제 2항에 있어서, 상기 실리콘층은 에피택시 방식 또는 증착방식을 이용하여 형성하는 것을 특징으로 하는 디램 셀 트랜지스터의 제조 방법.
  9. 제 2항에 있어서, 상기 실리콘층은 상기 게이트의 게이트 전극 부분까지 성장시키거나 상기 게이트의 금속층 부분까지 성장시켜 형성하는 것을 특징으로 하는 디램 셀 트랜지스터의 제조 방법.
  10. 제 2항에 있어서, 상기 비트라인 콘택 형성을 위한 불순물층은 상기 실리콘 기판에 존재하는 소스/드레인에 형성하는 것을 특징으로 하는 디램 셀 트랜지스터 의 제조 방법.
  11. 제 2항에 있어서, 상기 스토리지 콘택 형성을 위한 불순물층은 상기 실리콘층에 존재하는 소스/드레인에 형성하는 것을 특징으로 하는 디램 셀 트랜지스터의 제조 방법.
  12. 제 8항에 있어서, 상기 에피택시 방식은 Lithly doped 후 Highly doped 순으로 이루어지는 것을 특징으로 하는 디램 셀 트랜지스터의 제조 방법.
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