TW202305899A - 電晶體結構的製造方法 - Google Patents

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Abstract

一種電晶體結構的製造方法包括下述步驟:製備具有初始表面的基材。接著形成閘極導電區，其中至一少部分閘極導電區位於初始表面下方，且使閘極導電區的底壁和側壁被閘極介電層包圍。接著，形成第一導電區，其中第一導電區的底壁與閘極導電區的頂壁對齊或基本對齊。

Description

電晶體結構的製造方法
本發明是有關於一種半導體元件的製造方法，特別是有關於一種電晶體結構的製造方法。
第1圖係繪示應用於傳統埋入式字元線動態隨機存取記憶體單元(buried word line DRAM cell)10的電晶體100的結構剖面圖。 如第1圖所繪示，閘極區101的部分或全部位於P型摻雜-基材110的初始表面110a下方。閘極區101包括閘極導電區、設置在閘極導電區上方的介電閘極上蓋(dielectric gate cap)101b和圍繞或圍繞閘極導電區的閘極氧化層105。閘極導電區可以包括金屬材料101a，例如鎢(W)和氮化鈦(TiN)101c，或者多晶矽材料(未繪示)。具有N+型摻雜區102a的端子102(例如，汲極區)和具有N+型摻雜區103a的端子103(例如源極區)分別位於閘極101的左側和右側。端子102 端子103還可以分別包括n型輕摻雜汲極 (n_LDD)區102b和103b。汲極端子102和源極端子103其中一者連接至動態隨機存取記憶體單元的電容器，另一者連接至位元線(bit line)BL。此外，連接在端子102和端子103之間的存取電晶體(例如NMOS電晶體)100的通道區圍繞著閘極氧化層105。
由於汲極端子102和源極端子103是藉由離子植入技術所形成，汲極端子102和源極端子103的N+摻雜區和n型輕摻雜汲極區102b/103b (尤其是N+摻雜區)可能與閘極區101部分重疊，會產生較高的電場，進而會增加閘極誘導汲極漏電流(Gate Inducing Drain Leakage，GIDL)。另一方面，離子植入可能在汲極端子102和源極端子103中產生多個晶格缺陷。由於這些晶格缺陷可能難以通過後續的熱處理製成完全修復，因此可能會增加源極或汲極電阻並進一步誘發更高的閘極誘導汲極漏電電流，從而使存取電晶體100具有更嚴重的儲存節點電荷損失(storage node charges)和較低的開啟電流 (I-on)。
此外，存取電晶體100的臨界電壓取決於形成在基材110中的p型井106的離子植入分佈的均勻性。然而，傳統的製程方法是採用多個離子植入步驟並經過退火製程，藉以在p型_井106之中形成汲極端子102 和源極端子103，這可能會導致p型_井106的摻雜分佈(doping profile)不均勻，將不可避免地使臨界電壓的變異程度(threshold voltage variation)變大，並增加通道電阻。
因此，有需要提供一種先進的電晶體結構製造方法，以解決習知技術所面臨的問題。
本發明的一實施例提供一種電晶體結構的製造方法，此電晶體結構的製造方法包括下述步驟: 製備具有初始表面的基材。接著形成閘極導電區，其中至一少部分閘極導電區位於初始表面下方，且使閘極導電區的底壁和側壁被閘極介電層包圍。接著，形成第一導電區，其中第一導電區的底壁與閘極導電區的頂壁對齊或基本對齊。
在本說明書的一些實施例中，閘極導電區的形成包括下述步驟:使用氮化矽硬罩幕層形成閘極凹槽；在閘極凹槽中形成閘極介電層；在閘極凹槽中形成閘極導電區。
在本說明書的一些實施例中，第一導電區的形成包括下述步驟: 移除氮化矽硬罩幕層；蝕刻基材以形成用於形成第一導電區的第一凹槽；再藉由選擇性生長(selective growth process)製程形成此第一導電區。
在本說明書的一些實施例中，選擇性生長製程包括選擇性磊晶生長(Selective Epitaxy Growth，SEG)製程或原子層沉積(Atomic Layer Deposition，ALD)製程。
在本說明書的一些實施例中，此電晶體製造方法還包括，在形成閘極介電層之前，先形成一個通道區。
在本說明書的一些實施例中，通道區的形成包括下述步驟: 在閘極凹槽中沉積p型的摻雜多晶矽插塞或矽氧化物；並對p型摻雜多晶矽插塞或矽氧化物進行熱退火製程，藉以在閘極凹槽的下方形成通道區。
在本說明書的一些實施例中，通道區是藉由在閘極凹槽的底壁和側壁上進行的一個沉積製程所形成。
本發明的另一實施例提供一種電晶體結構的製造方法，此電晶體結構的製造方法包括下述步驟: 製備具有初始表面的基材。接著形成閘極導電區，其中至一少部分閘極導電區位於初始表面下方，且使閘極導電區的底壁和側壁被閘極介電層包圍。閘極導電區的形成包括下述步驟: 使用矽氧化物硬罩幕層形成閘極凹槽；在閘極凹槽中形成閘極介電層；在閘極凹槽中形成閘極導電區。接著，形成第一導電區，其中第一導電區的底壁與閘極導電區的頂壁對齊或基本對齊。
在本說明書的一些實施例中，第一導電區形成包括下述步驟: 移除矽氧化物硬罩幕層；蝕刻基材以形成用於形成第一導電區的第一凹槽；再藉由選擇性生長製程形成此第一導電區。
在本說明書的一些實施例中，選擇性生長製程包括選擇性磊晶生長製程或原子層沉積製程。
在本說明書的一些實施例中，此電晶體製造方法還包括，在形成閘極介電層之前，先形成一個通道區。
在本說明書的一些實施例中，通道區的形成包括下述步驟: 在閘極凹槽中沉積p型的摻雜多晶矽插塞或矽氧化物；並對p型摻雜多晶矽插塞或矽氧化物進行熱退火製程，藉以在閘極凹槽的下方形成通道區。
在本說明書的一些實施例中，通道區是藉由在閘極凹槽的底壁和側壁上進行的一個沉積製程所形成。
以下所示的實施例提供了一種可降低閘極誘導汲極漏電電流(GIDL)、較小的臨界電壓(threshold voltage)變化和較低通道電阻的電晶體結構及其製作方法。以下將以特定實施例參考說明書所述的結構和佈置更具體地描述本案所請發明內容。
需要注意的是，本說明書較佳實施例的提出，目的僅係用以說明和描述本案的發明內容，並非用以精確詳盡無遺的形式揭露或限定本案的發明內容。 此外，需要指出的是，本公開的實施例仍可以使用下述說明書未具體說明的其他特徵、元素、步驟和參數來實現。因此，本說明書的描述和附圖僅為說明例示而非用以限制本發明。本發明所屬技術領域中具有通常知識者可以在不脫離本說明書公開的精神範圍內提供各種修改和類似的配置。 另外，圖式並未定按比例繪製，且不同實施例中相同的元件用可以採用相同的元件標號來表示。
以下實施例係描述形成用於半導體元件的電晶體結構。在本發明的一些實施例中，是作採用應用於動態隨機存取記憶體單元的NMOS電晶體(但不以此為限)作為例示；在另一些實施例中，PMOS電晶體(未繪示)，除了具有與NMOS電晶體相反的摻雜電性或形成材料之外，可以具有類似的結構。
實施例 1
根據本發明的一個實施例，形成具有至少一個存取電晶體結構之埋入式字元線動態隨機存取記憶體單元20的方法包括以下步驟： 步驟S21: 製備具有初始表面的半導體基材； 步驟S22:在半導體基材的初始表面下方形成閘極導電區，閘極導電區的形成步驟包括下述子步驟S221-S225: 子步驟S221: 利用圖案化氮化矽硬罩幕層在半導體基材之中形成至少一個閘極凹槽； 子步驟S222: 在閘極凹槽中形成通道區，其中通道區為半導體基材中的一個摻雜層(可選擇)； 子步驟S223: 在閘極凹槽中形成閘極介電層； 子步驟S224：在閘極凹槽中形成被閘極介電層包圍的閘極導電區；以及 子步驟S225：形成閘極上蓋。 步驟S23：形成第一導電區，使第一導電區的底壁與閘極導電區的頂壁對齊或大致對齊。第一導電區的形成步驟包括子步驟S231-S233： 子步驟S231：露出基材的初始表面； 子步驟S232：蝕刻暴露於外的半導體基材以形成用於形成第一導電區的第一凹槽；以及 子步驟S233：藉由選擇性生長方法(例如，選擇性磊晶生長(Selective Epitaxy Growth，SEG)或原子層沉積 (Atomic Layer Deposition，ALD)形成第一導電區。
請參照步驟S21: 製備具有初始表面201a的半導體基材201。第2A(1)圖是根據本發明一實施例所繪示，用於形成NMOS電晶體的半導體基材201的部分結構的俯視圖。第2A(2)圖是沿著第2A(1)圖的切線C2A所作的結構剖面圖。
在本實施例中，半導體基材201可以包括矽質層，例如單晶矽層、多晶矽層或非晶矽層。然後如第2A(1)圖和第2A(2) 圖所繪示，在半導體基材201中形成至少一個淺溝隔離結構(STI)202，藉以定義出用於形成NMOS電晶體21和22的主動區(active area)；在淺溝隔離結構202和半導體基材201的初始表面201a上方形成墊氧化矽層(pad oxide layer)203。墊氧化矽層203可以包括矽氧化物、氮氧化矽或其組合。之後，採用深度的n型_井離子植入(deep n_well implantation)製程、p型_井離子植入(p_well implantation)製程、臨界離子植入(threshold implantation)製程和熱退火製程來形成態隨機存取記憶體陣列單元的摻雜井區輪廓(包括位於半導體基材201中的p型_井204)。
請參照步驟S22: 在半導體基材201的初始表面201a下方形成閘極導電區210A，閘極導電區210A的形成步驟包括下述子步驟S221-S225:
請參照子步驟S221: 圖案化氮化矽硬罩幕層206並去除不需要的材料，藉以在半導體基材201中形成多個閘極凹槽(例如閘極凹槽207A和207B)。第2B(1)圖係繪示在半導體基材中形成閘極凹槽207A和207B之後的局部結構俯視圖。第2B(2)圖是沿著第2B(1)圖的切線C2B所繪示的結構剖面圖。
閘極凹槽207A和207B的形成包括以下步驟：首先，在墊氧化層203上形成具有至少一個開口的圖案化氮化矽硬罩幕層206，並使用圖案化氮化矽硬罩幕層206進行至少一蝕刻製程，藉以移除一部分的墊氧化層203和一部分的半導體基材201，從而在主動區域中形成閘極凹槽207A和207B。
或者，直接進行光阻圖案化(蝕刻)製程以去除一部分氮化矽硬罩幕層206、一部分墊氧化層203和一部分半導體基材201，藉以在主動區域中定義出閘極凹槽207A和207B。
請參照子步驟S222，在閘極凹槽(例如，閘極凹槽210A)中形成通道區(例如，通道區208A)，其中通道區208A為形成於半導體基材201中的一個摻雜層(可選擇)。在本實施例中，通道區208A和208B的形成包括以下步驟：首先，如第2C(1)圖所繪示，第2C(2)圖則是沿著第2C(1)圖的切線C2C所繪示的結構剖面圖。首先，在閘極凹槽207A和207B中形成薄膜(包括多晶矽插塞或矽氧化物)。例如在本實施例中，形成p型摻雜多晶矽插塞208P或矽氧化物以填充閘極凹槽207A和207B；然後進行熱退火製程藉以驅動先前已摻雜在p型摻雜多晶矽插塞208P或矽氧化物中的p型摻質(例如，硼)向外擴散，並穿過閘極凹槽207A和207B的底壁207Ao和207Bo以及側壁207As和207Bs之中，藉以在半導體基材201之中形成摻雜的通道區208A和208B。
請參照子步驟S223：在閘極凹槽207A和207B中形成一閘極介電層(也稱為第一閘極介電層)209。第2D(1)圖係繪示在閘極凹槽207A和207B中形成閘極介電層209之後的局部結構俯視圖。第2D(2)圖是沿著第2D(1)圖的切線C2D所繪示的結構剖面圖。在本實施例中，閘極介電層209的形成包括下述步驟：首先，通過蝕刻製程移除填充在閘極凹槽207A和207B中的p型摻雜的多晶矽插塞208P。然後，進行熱氧化製程藉以在閘極凹槽207A和207B的底壁207Ao和207Bo以及其側壁207As和207Bs上生長熱閘極介電材料。藉此，由熱閘極介質材料製成的閘極介質層209可以保護p型摻雜的矽質通道層不暴露於外部環境或污染之中。
在另外一些實施例中，閘極介電層209可以是一種通過沉積製程(例如，低壓化學氣相沉積(LPCVD))形成在閘極凹槽207A和207B的底壁207Ao和207Bo以及其側壁207As和207Bs上的介電層(例如，包括二氧化矽或高介電係數(high k)介電材料)。
請參照步驟S224：在閘極凹槽(例如，閘極凹槽207A和207B)中形成被閘極介電層209包圍的閘極導電區210A和210B。第2E(1)圖係繪示分別在閘極凹槽207A和207B中形成閘極導電區210A和210B之後的局部結構俯視圖。第2E(2)圖是沿著第2E(1)圖的切線C2E所繪示的結構剖面圖。在本實施例中，閘極導電區210A和210B的形成包括以下步驟：首先，進行沉積製程(例如，低壓化學氣相沉積製程)藉以在閘極介電層209上方形成氮化鈦(TiN)薄層211；並且以鎢212填充閘極凹槽207A和207B其餘未被填滿的部分。接著，進行回蝕製程以移除位於閘極凹槽207A和207B中的一部分部分氮化鈦層薄層211和鎢212，從而使剩餘的氮化鈦層薄層211和鎢212的頂部低於半導體基材201的初始表面201a。
藉此，可以使位於閘極凹槽207A和207B中、低於半導體基材201的初始表面201a，且被閘極介電層209包圍的氮化鈦層薄層211和鎢212剩餘部分，共同形成閘極導電區210A和210B。
請參照子步驟S225：形成閘極上蓋請參照步驟。將閘極上蓋材料214(例如，氮化矽)分別填充到閘極凹槽207A和207B之中以保護閘極導電區210A和210B。在本實施例中，可以藉由沉積氮化矽來填充閘極凹槽207A和207B的頂部，並以氮化矽硬罩幕層206作為停止層，使用(例如，化學機械研磨(CMP)技術)來對沉積後的閘極上蓋材料214進行平坦化，以形成閘極上蓋214A和214B。第2F(1)圖係繪示形成閘極上蓋材料214以填充閘極凹槽207A和207B頂部之後的局部分結構俯視圖。第2F(2)圖是沿著第2F(1)圖的切線C2F所繪示的結構剖面圖。
請參照步驟S23：形成導電區，使導電區的底壁與閘極導電區的頂壁對齊或大致對齊。導電區的形成步驟包括子步驟S231-S233：
請參照子步驟S231：露出基材201的初始表面201a；蝕刻或移除氮化矽硬罩幕層206、一部分閘極上蓋材料214和墊氧化矽層203，以露出淺溝隔離結構202和和主動區(或半導體基材201的初始表面201a)，並餘留仍位於閘極導電區210A和210B的頂部，用以保護閘極導電區210A和210B不暴露於外的介電閘極上蓋214A和214B。第2G(1)圖係繪示在移除氮化矽硬罩幕層206後，在閘極導電區上方形成介電閘極上蓋，並露出基材201的初始表面201a之後的局部分結構俯視圖。第2G(2)圖是沿著第2G(1)圖的切線C2G所繪示的結構剖面圖。
請參照子步驟S232：蝕刻暴露於外的半導體基材201以形成用於形成導電區的多個凹槽(包括第一凹槽216A)。第2H(1)圖係繪示在半導體基材201中形成第一凹槽216A、第二凹槽216B和第三凹槽216C之後的局部結構俯視圖。第2H(2)圖是沿著第2H(1)圖的切線C2H所繪示的結構剖面圖。
在本實施例中，採用淺溝隔離結構202、閘極介電層209和介電閘極上蓋214A和214B的組合作為蝕刻罩幕來進行蝕刻製程，藉以移除位於主動區中暴露於外的一部分半導體基材201 (包括通道區208A和208B的頂部)，進而形成第一凹槽216A、第二凹槽216B和第三凹槽216C。其中，第一凹槽216A和第二凹槽216B分別形成於介電閘極上蓋214A的相對兩側。第二凹槽216B和第三凹槽216C分別形成於介電閘極上蓋214B的相對兩側。
值得注意的是，形成第一凹槽216A、第二凹槽216B和第三凹槽216C的蝕刻製程應該在適當的凹槽深度H2處停止，以使第一凹槽216A和第二凹槽216B的底面216Ao和216Bo與閘極導電區210A的頂壁210At對齊或大致對齊，並使第二凹槽216B和第三凹槽216C的底面216Bo和216Co與閘極導電區210B的頂壁210Bt對齊或大致對齊。
例如，適當的凹槽深度H2可以藉由考量矽質半導體基材201、矽氧化物構成的淺溝隔離結構202和氮化矽構成的介電閘極上蓋214A和214B三者不同蝕刻速率的選擇比來加以控制。在本發明的一些實施例中，合適的凹槽深度H2可以大約為50奈米(nm)；且第一凹槽216A、第二凹槽216B和第三凹槽216C的底面216Ao、216Bo和216Co可以與介電閘極上蓋214A和214B的底部邊緣對齊。此外，如第2H(2)圖所示，通道層208A或208B一端的頂面與基材201的表面(例如，即第一凹槽216A、第二凹槽216B和第三凹槽216C的底面216Ao、216Bo和216Co)對齊或大致對齊。
請參照子步驟S233：藉由選擇性生長方法(例如，選擇性磊晶生長或原子層沉積)形成導電區。第2I(1)圖係繪示在第一凹槽216A、第二凹槽216B和第三凹槽216C中分別形成第一導電區213A、第二導電區213B和第三導電區213C之後的局部結構俯視圖。第2I(2)圖是沿著第2I(1)圖的切線C2I所繪示的結構剖面圖。
第一導電區213A、第二導電區213B和第三導電區213C的形成包括以下步驟：首先，進行一個矽質選擇性生長製程(例如選擇性磊晶生長製程或原子層沉積製程)以分別在半導體基材201經由第一凹槽216A、第二凹槽216B和第三凹槽216C暴露於外的部分上形成n型輕摻雜汲極區217A、217B和217C。然後，進行另一個矽質選擇性生長製程(例如選擇性磊晶生長製程或原子層沉積製程)以分別在n型輕摻雜汲極區217A、217B和217C上形成(N+)重摻雜區218A、218B和218C。隨後，進行一個可選的快速熱退火(Rapid Thermal Annealing (RTA))製程，以提高n型輕摻雜汲極區217A、217B和217C以及(N+)重摻雜區218A、218B和218C的摻雜濃度的活性。在一個實施例中，(N+)重摻雜區218A、218B和218C中的每一者都具有與淺溝隔離結構202的頂部對齊或大致對齊的頂面。如第2I(2)圖所示，第一導電區213A的頂壁與鄰接於第一導電區213A的淺溝槽隔離結構202的頂壁對齊或大致對齊，但低於位於閘極導電區210A上方的閘極上蓋214A的頂壁。
通過蝕刻製程，在另一實施例中，第一導電區213A的底壁與閘極導電區210A的頂壁之間的垂直間隙距離(當第一導電區213A的底壁高於閘極導電區210A的頂壁時)或垂直的重疊距離(當第一導電區213A的底壁低於閘極導電區210A的頂壁時)可控制在預定範圍內，例如小於3奈米至5奈米。
其中(N+)重摻雜區218A與n型輕摻雜汲極區217A共同形成第一導電區213A；(N+)重摻雜區218B與n型輕摻雜汲極區217B共同形成第二導電區213B；(N+)重摻雜區218C與n型輕摻雜汲極區217C共同形成第三導電區213C。藉由使用矽質選擇性生長技術來形成第一導電區213A，可以調整第一導電區213A的底壁至頂壁的摻雜濃度分佈。類似地，第二導電區213B與第三導電區213C的摻雜濃度分佈也可藉由此一方法來進行調整。
第一導電區213A、第二導電區213B、通道區208A、閘極導電區210A和閘極介電層209共同構成NMOS電晶體21。第三導電區213C、第二導電區213B、通道區208B、閘極導電區210B和閘極介電層209共同構成NMOS電晶體22。第一導電區213A和第二導電區213B分別作為NMOS電晶體21的源極和汲極。第三導電區213C和第二導電區213B可以分別作為NMOS電晶體22的源極和汲極。
在進行一系列後段製程步驟之後，可以實現埋入式字元線動態隨機存取記憶體單元20的製備。其中，第一導電區213A、第二導電區213B及第三導電區213C可分別連接至埋入式字元線動態隨機存取記憶體單元20的儲存節點(storage node)1、位元線BL及儲存節點2(如第2I(2)圖所繪示)。
綜上所述，在形成NMOS電晶體21和22的源極或汲極的過程中，藉由評估矽、矽氧化物和氮化矽的不同蝕刻選擇比(如第2H(1)圖和第2H(2)圖所繪示)，可以更準確地控制形成矽質凹槽(例如，第一凹槽216A、第二凹槽216B和第三凹槽216C)的蝕刻製程。並藉由控制第一凹槽216A、第二凹槽216B和第三凹槽216C的蝕刻深度，使源極/汲極的底部與介質閘極上蓋的底部(或與閘極導電區域的頂壁)對齊或大致對齊，進而降低由閘極-源極/汲極重疊所引起的閘極誘導汲極漏電流。
此外，由於新設計的源極或汲極的(N+)重摻雜區與n型輕摻雜汲極區是藉由矽質選擇性磊晶生長技術所形成的(如第2I(1)圖和第2I(2)圖所繪示)，因此可以在形成源極或汲極的離子植入製程中避免造成晶格的缺陷。與傳統設計相比，本發明的新設計因為採用矽質選擇性生長技術來形成N+摻雜區，因此在儲存節點側具有較高的摻雜濃度活性和較低的電阻。故而，本發明所設計的這種NMOS電晶體21和22具有比傳統單元存取電晶體更高的導通電流。其中，NMOS電晶體21和22的通道係採用p型摻雜多晶矽加熱驅動技術(如第2C(1)圖和第2C(2)圖所繪示)來形成，可以提高通道摻雜的均勻性，降低NMOS電晶體21和22的臨界電壓變異值。
此外，形成第一導電區213A、第二導電區213B和第三導電區213C的過程中，可以選擇進行快速熱退火(RTA)製程，藉以將摻質驅入(drive-in)，而使n型輕摻雜汲極區217A、217B和217C與閘極重疊，進一步降低NMOS電晶體21和22的源極或汲極電阻。
為避免儲存節點(第一導電區213A或第三導電區213C)與位元線BL(第二導電區213B)短路，在如第2J(1)圖所繪示另一個實施例中(類似第2H(2)圖所繪示的結構)，使用合適的蝕刻劑，可以讓剩餘淺溝槽隔離結構202的頂面略低於剩餘的介電閘極上蓋214A和214B的頂面。第2K(1)圖係繪示，當相同製程應用於隨機存取記憶體陣列結構時，對應於第2J(1)圖的結構俯視圖。其中，第2J(1)圖中的多個結構可以於第2K(1)圖的隨機存取記憶體陣列結構中重複出現。
然後請參照第2J(2)圖，其結構類似於第2I(2)圖，以主動區中暴露於外的矽質為基礎，在第一凹槽216A、第二凹槽216B和第三凹槽216C中進行選擇性地生長以形成第一導電區213A、第二導電區213B和第三導電區213C。其中，第一導電區213A、第二導電區213B和第三導電區213C的頂面低於餘留下來的淺溝槽隔離結構202和餘留下來的介電閘極上蓋214A和214B的頂面，使得儲存節點1、儲 存節點 2不會與位元線BL發生短路。第2K(2)圖係繪示，當相同製程應用於隨機存取記憶體陣列結構時，對應於第2J(2)圖的俯視圖。第2J(2)圖中的多個結構可以於第2K(1)圖的隨機存取記憶體陣列結構中重複出現。如第2J(2)圖所繪示，第一導電區213A的頂壁低於鄰接於第一導電區213A之淺溝槽隔離結構202的頂壁，且也低於位於閘極導電區上方之閘極上蓋214A的頂壁。
實施例 2
根據本發明的另一個實施例，形成具有至少一個電晶體結構(例如，NMOS電晶體31和32)之埋入式字元線動態隨機存取記憶體單元30的方法，包括以下步驟： 步驟S31: 製備具有初始表面的半導體基材； 步驟S32: 在半導體基材的初始表面下方形成閘極導電區，閘極導電區的形成步驟包括下述子步驟S321-S325: 子步驟S321: 利用圖案化氮化矽硬罩幕層在半導體基材之中形成至少一個閘極凹槽； 子步驟S322: 在閘極凹槽中形成通道區，其中通道區中通道層係獨立於基材之外(可選擇)； 子步驟S323：在閘極凹槽中形成閘極介電層； 子步驟S324：在閘極凹槽中形成被閘極介電層包圍的閘極導電區；以及 子步驟S325：形成閘極上蓋。 步驟S33：形成第一導電區，使第一導電區的底壁與閘極導電區的頂壁對齊或大致對齊。第一導電區的形成步驟包括子步驟S331-S333： 步驟S331：露出基材的初始表面； 步驟S332：蝕刻暴露於外的半導體基材以形成用於形成第一導電區的第一凹槽；以及 步驟S333：藉由選擇性生長方法(例如，選擇性磊晶生長或原子層沉積)形成第一導電區。
請參照步驟S31: 製備具有初始表面301a的半導體基材301。第3A(1)圖是根據本發明一實施例所繪示，用於形成埋入式字元線動態隨機存取記憶體單元30的NMOS電晶體的半導體基材301的部分結構的俯視圖。第3A(2)圖是沿著第3A(1)圖的切線C3A所作的結構剖面圖。半導體基材301可以包括矽質層，例如單晶矽層、多晶矽層或非晶矽層。在半導體基材301中形成至少一個淺溝隔離結構(STI)302，藉以定義出用於形成NMOS電晶體31和32的主動區；在淺溝隔離結構302和半導體基材301的初始表面301a上方形成墊氧化矽層303。墊氧化矽層303可以包括矽氧化物、氮氧化矽或其組合。之後，採用深度的n型_井離子植入製程、p型_井離子植入製程、臨界離子植入製程和熱退火製程來形成態隨機存取記憶體陣列單元的摻雜井區輪廓(包括位於半導體基材301中的p型_井304)。
請參照步驟S32: 在半導體基材301的初始表面301a下方形成閘極導電區310A。其中，閘極導電區310A的形成步驟包括下述子步驟S321-S325:
請參照子步驟S321: 圖案化氮化矽硬罩幕層306並去除不需要的材料，藉以在半導體基材301中形成多個閘極凹槽(例如閘極凹槽307A和307B)。第3B(1)圖係繪示在半導體基材中形成閘極凹槽307A和307B之後的局部結構俯視圖。第3B(2)圖是沿著第3B(1)圖的切線C3B所繪示的結構剖面圖。
閘極凹槽307A和307B的形成包括以下步驟：首先，在墊氧化層303上形成具有至少一個開口的圖案化氮化矽硬罩幕層306，並使用圖案化氮化矽硬罩幕層306進行至少一蝕刻製程，藉以移除一部分的墊氧化層303和一部分的半導體基材301，從而在主動區域中形成閘極凹槽307A和307B。
或者，直接進行光阻圖案化(蝕刻)製程以去除一部分氮化矽硬罩幕層306、一部分墊氧化層303和一部分半導體基材301，藉以在主動區域中定義出閘極凹槽307A和307B。
請參照子步驟S322，在閘極凹槽(例如，閘極凹槽310A)中形成通道區(例如，通道區308A)，其中通道區311A獨立於半導體基材301之外(可選擇)。第3C(1)圖係繪示分別在閘極凹槽307A和307B中形成通道區308A和308B之後的局部結構俯視圖。第3C(2)圖則是沿著第3C(1)圖的切線C3C所繪示的結構剖面圖。
在本實施例中，通道區308A和308B的形成包括進行選擇性生長製程(例如，選擇性磊晶生長或原子層沉積)以分別在閘極凹槽307A和307B的底壁307Ao和307Bo以及側壁307As和307Bs上形成p型摻雜多晶矽層、矽-鍺層。其中，通道區308A和308B中的每一者，都可以是一種從半導體基材301表面獨立地往閘極凹槽307A或307B中心延伸的沉積層。此外，這種選擇性生長的通道層可以提高通道摻雜的均勻性，通過選擇性磊晶生長來形成p型摻雜矽-鍺通道層，或其他高遷移率材料形成的選擇性生長通道層，有助於降低通道電阻，提高導通電流。在另一個實施例中，通道區可以包括一種複合選擇性生長層，此複合選擇性生長層可以包括位於閘極凹槽307A和307B的底壁307Ao和307Bo以及側壁307As和307Bs上的高遷移率子層(例如，矽-鍺層、碳化矽層、砷化鎵層或銻砷化銦層)，以及位於高遷移率子層上的矽質子層。選擇性生長的矽質子層是高遷移率子層和閘極氧化物之間的覆蓋層，用於減少介面缺陷(interface traps)。
請參照子步驟S323：在閘極凹槽307A和307B中形成一閘極介電層309。第3D(1)圖係繪示在閘極凹槽307A和307B中形成閘極介電層309之後的局部結構俯視圖。第3D(2)圖是沿著第3D(1)圖的切線C3D所繪示的結構剖面圖。在本實施例中，閘極介電層309的形成包括下述步驟：首先，進行熱氧化製程藉以在閘極凹槽307A和307B中的通道區308A和308B上生長熱閘極介電材料。藉此，由熱閘極介質材料製成的閘極介質層309可以保護p型摻雜的矽質或矽-鍺通道層不暴露於外部環境或污染之中。
另外一些實施例中，閘極介電層309可以是一種藉由沉積製程(例如，低壓化學氣相沉積(LPCVD))形成在通道區308A和308B上的介電層(例如，包括二氧化矽或高介電係數介電材料)。
值得注意的是，閘極介電層309可以包括覆蓋通道區308A和308B頂面308t的水平延伸部分309a。
參照步驟S324：在閘極凹槽(例如，閘極凹槽307A和307B)中形成被閘極介電層309包圍的閘極導電區310A和310B。第3E(1)圖係繪示分別在閘極凹槽307A和307B中形成閘極導電區310A和310B之後的局部結構俯視圖。第3E(2)圖是沿著第3E(1)圖的切線C3E所繪示的結構剖面圖。在本實施例中，閘極導電區310A和310B的形成包括以下步驟：首先，進行沉積製程(例如，低壓化學氣相沉積製程)藉以在閘極介電層309上方形成氮化鈦薄層311；並且以鎢312填充閘極凹槽307A和307B其餘未被填滿的部分。接著，進行回蝕製程以移除位於閘極凹槽307A和307B中的一部分部分氮化鈦層薄層311和鎢312，從而使剩餘的氮化鈦層薄層311和鎢312的頂部低於半導體基材301的初始表面301a。
藉此，可以使位於閘極凹槽307A和307B中、低於半導體基材301的初始表面301a，且被閘極介電層309包圍的氮化鈦層薄層311和鎢312剩餘部分，共同形成閘極導電區310A和310B。
請參照子步驟S325：形成閘極上蓋請參照步驟。將閘極上蓋材料314(例如，氮化矽)分別填充到閘極凹槽307A和307B之中以保護閘極導電區310A和310B。在本實施例中，可以藉由沉積氮化矽來填充閘極凹槽307A和307B的頂部，並以氮化矽硬罩幕層306來作為停止層，使用(例如，化學機械研磨技術)來對沉積後的閘極上蓋314材料進行平坦化，以形成閘極上蓋314A和314B。第3F(1)圖係繪示形成閘極上蓋材料314以填充閘極凹槽307A和307B頂部之後的局部分結構俯視圖。第3F(2)圖是沿著第3F(1)圖的切線C3F所繪示的結構剖面圖。
請參照步驟S33：形成導電區，使導電區的底壁與閘極導電區的頂壁對齊或大致對齊。導電區的形成步驟包括子步驟S331-S333：
請參照子步驟S331：露出基材301的初始表面301a；蝕刻或移除氮化矽硬罩幕層306、一部分閘極上蓋材料314和墊氧化矽層303，以露出淺溝隔離結構302和和主動區(或半導體基材301的初始表面301a)，並餘留仍位於閘極導電區310A和310B的頂部，用以保護閘極導電區310A和310B不暴露於外的介電閘極上蓋314A和314B。第3G(1)圖係繪示在移除氮化矽硬罩幕層306後，在閘極導電區上方形成介電閘極上蓋，並露出基材301的初始表面301a之後的局部分結構俯視圖。第3G(2)圖是沿著第3G(1)圖的切線C3G所繪示的結構剖面圖。
請參照子步驟S332：蝕刻暴露於外的半導體基材301以形成用於形成導電區的多個凹槽(包括第一凹槽316A)。第3H(1)圖係繪示在半導體基材301中形成第一凹槽316A、第二凹槽316B和第三凹槽316C之後的局部結構俯視圖。第3H(2)圖是沿著第3H(1)圖的切線C3H所繪示的結構剖面圖。
在本實施例中，採用淺溝隔離結構302、閘極介電層309和介電閘極上蓋314A和314B的組合作為蝕刻罩幕來進行蝕刻製程，藉以移除位於主動區中暴露於外的一部分半導體基材301(包括通道區308A和308B的頂部)，進而形成第一凹槽316A、第二凹槽316B和第三凹槽316C。其中，第一凹槽316A和第二凹槽316B分別形成於介電閘極上蓋314A的相對兩側。第二凹槽316B和第三凹槽316C分別形成於介電閘極上蓋314B的相對兩側。
值得注意的是，形成第一凹槽316A、第二凹槽316B和第三凹槽316C的蝕刻製程應該在適當的凹槽深度H3處停止，以使第一凹槽316A和第二凹槽316B的底面316Ao和316Bo與閘極導電區310A的頂壁310At對齊或大致對齊，並使第二凹槽316B和第三凹槽316C的底面316Bo和316Co與閘極導電區310B的頂壁310Bt對齊或大致對齊。
例如，適當的凹槽深度H3可以藉由考量矽質半導體基材301、矽氧化物構成的淺溝隔離結構302和氮化矽構成的介電閘極上蓋314A和314B三者不同蝕刻速率的選擇比來加以控制。在本發明的一些實施例中，合適的凹槽深度H3可以大約為50奈米；且第一凹槽316A、第二凹槽316B和第三凹槽316C的底面316Ao、316Bo和316Co可以與介電閘極上蓋314A和314B的底部邊緣對齊。此外，如第3H(2)圖所示，通道層308A或308B一端的頂面與基材301的表面(例如，即第一凹槽316A、第二凹槽316B和第三凹槽316C的底面316Ao、316Bo和316Co)對齊或大致對齊。
請參照子步驟S333：藉由選擇性生長方法(例如，選擇性磊晶生長或原子層沉積)形成第一導電區313A。第3I(1)圖係繪示在第一凹槽316A、第二凹槽316B和第三凹槽316C中分別形成第一導電區313A、第二導電區313B和第三導電區313C之後的局部結構俯視圖。第3I(2)圖是沿著第3I(1)圖的切線C3I所繪示的結構剖面圖。
第一導電區313A、第二導電區313B和第三導電區313C的形成包括以下步驟：首先，進行一個矽質選擇性生長製程(例如選擇性磊晶生長製程或原子層沉積製程)以分別在半導體基材301經由第一凹槽316A、第二凹槽316B和第三凹槽316C暴露於外的部分上形成n型輕摻雜汲極區317A、317B和317C。然後，進行另一個矽質選擇性生長製程(例如選擇性磊晶生長製程或原子層沉積製程)以分別在n型輕摻雜汲極區317A、317B和317C上形成(N+)重摻雜區318A、318B和318C。隨後，進行一個可選的快速熱退火製程，以提高n型輕摻雜汲極區317A、317B和317C以及(N+)重摻雜區318A、318B和318C的摻雜濃度的活性。在一個實施例中，(N+)重摻雜區318A、318B和318C中的每一者都具有與淺溝隔離結構302的頂部對齊或大致對齊的頂面。如第3I(2)圖所示，第一導電區313A的頂壁與鄰接於第一導電區313A的淺溝槽隔離結構302的頂壁對齊或大致對齊。
其中(N+)重摻雜區318A與n型輕摻雜汲極區317A共同形成第一導電區313A；(N+)重摻雜區318B與n型輕摻雜汲極區317B共同形成第二導電區313B；(N+)重摻雜區318C與n型輕摻雜汲極區317C共同形成第三導電區313C。藉由使用矽質選擇性生長技術來形成第一導電區313A，可以調整第一導電區313A的底壁至頂壁的摻雜濃度分佈。類似地，第二導電區313B與第三導電區313C的摻雜濃度分佈也可藉由此一方法來進行調整。
第一導電區313A、第二導電區313B、通道區308A、閘極導電區310A和閘極介電層309共同構成NMOS電晶體31。第三導電區313C、第二導電區313B、通道區308B、閘極導電區310B和閘極介電層309共同構成NMOS電晶體32。第一導電區313A和第二導電區313B分別作為NMOS電晶體31的源極和汲極。第三導電區313C和第二導電區313B可以分別作為NMOS電晶體32的源極和汲極。
在進行一系列後段製程步驟之後，可以實現埋入式字元線動態隨機存取記憶體單元30的製備。其中，第一導電區313A、第二導電區313B及第三導電區313C可分別連接至埋入式字元線動態隨機存取記憶體單元30的儲存節點1、位元線BL及儲存節點2(如第3I(2)圖所繪示)。
綜上所述，在形成NMOS電晶體31和32的源極或汲極的過程中，藉由評估矽、矽氧化物和氮化矽的不同蝕刻選擇比(如第3H(1)圖和第3H(2)圖所繪示)，可以更準確地控制矽質凹槽(例如，第一凹槽316A、第二凹槽316B和第三凹槽316C)的蝕刻製程。並藉由控制第一凹槽316A、第二凹槽316B和第三凹槽316C的蝕刻深度，使源極/汲極的底部與介質閘極上蓋的底部(或與閘極導電區域的頂壁)對齊或大致對齊，進而降低由閘極-源極/汲極重疊所引起的閘極誘導汲極漏電流。
另外，由於新設計的源極或汲極的(N+)重摻雜區與n型輕摻雜汲極區是藉由矽質選擇性磊晶生長技術所形成的(如第3I(1)圖和第3I(2)圖所繪示)，因此可以在形成源極或汲極的離子植入製程中避免造成晶格的缺陷。與傳統設計相比，本發明的新設計因為採用矽質選擇性生長技術來形成N+摻雜區，因此在儲存節點側具有較高的摻雜濃度活性和較低的電阻。故而，本發明所設計的這種NMOS電晶體31和32具有比傳統單元存取電晶體更高的導通電流。其中，NMOS電晶體31和32的通道係採用p型摻雜多晶矽加熱驅動技術(如第3C(1)圖和第3C(2)圖所繪示)來形成，可以提高通道摻雜的均勻性，降低NMOS電晶體31和32的臨界電壓變異值。
再如第3I(2)圖所繪示，閘極介電層309(熱氧化物層)包括覆蓋汲極/源極區之頂表面的水平延伸部分309a，可使汲極/源極區與材質為氮化矽的介電閘極上蓋314A和314B彼此分開，進一步減少閘極誘導汲極漏電問題的產生。
此外，形成第一導電區313A、第二導電區313B和第三導電區313C的過程中，可以選擇進行快速熱退火製程，藉以將摻質驅入，而使n型輕摻雜汲極區317A、317B和317C與閘極重疊，進一步降低NMOS電晶體31和32的源極或汲極電阻。
實施例 3
根據本發明的一個實施例，形成具有至少一個電晶體結構(例如，NMOS電晶體41和42)之埋入式字元線動態隨機存取記憶體單元40的方法，包括以下步驟： 步驟S41: 製備具有初始表面的半導體基材； 步驟S42:在半導體基材的初始表面下方形成閘極導電區，閘極導電區的形成步驟包括下述子步驟S421-S424: 子步驟S421: 利用矽氧化物硬罩幕層在半導體基材之中形成至少一個閘極凹槽； 子步驟S422: 在閘極凹槽中形成通道區，其中通道區中通道層係獨立於基材之外(可選擇)； 子步驟S423：在閘極凹槽中形成閘極介電層； 子步驟S424：在閘極凹槽中形成被閘極介電層包圍的閘極導電區；以及 步驟S43：形成第一導電區，使第一導電區的底壁與閘極導電區的頂壁對齊或大致對齊。第一導電區的形成步驟包括子步驟S431-S433： 步驟S431：移除矽氧化物硬罩幕層； 步驟S432：蝕刻暴露於外的半導體基材以形成用於形成第一導電區的第一凹槽；以及 步驟S433：藉由選擇性生長方法(例如，選擇性磊晶生長或原子層沉積)形成第一導電區。
請參照步驟S41: 製備具有初始表面401a的半導體基材401。第4A(1)圖是根據本發明一實施例所繪示，用於形成埋入式字元線動態隨機存取記憶體單元40的半導體基材401的部分結構的俯視圖。第4A(2)圖是沿著第4A(1)圖的切線C4A所作的結構剖面圖。
在本實施例中，半導體基材401可以包括矽質層，例如單晶矽層、多晶矽層或非晶矽層。如第4A(1)圖和第4A(2)圖所繪示，在半導體基材401中形成至少一個淺溝隔離結構402，藉以定義出用於形成NMOS電晶體41和42的主動區；在淺溝隔離結構402和半導體基材401的初始表面401a上方形成墊氧化矽層403。之後，採用n型摻質對淺溝隔離結構402所圍繞的主動區進行深度的n型_井離子植入製程；並對主動區進行p型_井離子植入製程405，以於半導體基材401中形成p型_井404。其中，墊氧化矽層403可以包括矽氧化物、氮氧化矽或其組合。
請參照步驟S42: 在半導體基材401的初始表面401a下方形成閘極導電區410A。其中，閘極導電區410A的形成步驟包括下述子步驟S421-S424:
請參照子步驟S421: 利用矽氧化物硬罩幕層在半導體基材401之中形成至少一個閘極凹槽。第4B(1)圖係繪示在半導體基材401中形成閘極凹槽407A和407B之後的局部結構俯視圖。第4B(2)圖是沿著第4B(1)圖的切線C4B所繪示的結構剖面圖。
在本說明書的一些實施例，閘極凹槽407A和407B的形成包括以下步驟：首先，在墊氧化層403上形成一個矽氧化物硬罩幕層406，並進行至少一光阻圖案化(蝕刻)製程，以移除一部分的矽氧化物硬罩幕層406、一部分的墊氧化層403及一部分的半導體基材401，藉以在主動區域中形成閘極凹槽407A及407B。在本實施例中，矽氧化物硬罩幕層406可以是一種藉由沉積製程(例如，低壓化學氣相沉積製成)所形成的二氧化矽(SiO 2)層。
請參照子步驟S422: 在閘極凹槽中形成通道區，其中通道區中通道層係獨立於基材之外。第4C(1)圖係繪示分別在閘極凹槽407A和407B中形成通道區408A和408B之後的局部結構俯視圖。第4C(2)圖則是沿著第4C(1)圖的切線C4C所繪示的結構剖面圖。
在本實施例中，通道區408A和408B的形成包括進行選擇性生長製程(例如，選擇性磊晶生長或原子層沉積)以分別在閘極凹槽407A和407B的底壁407Ao和407Bo以及側壁407As和407Bs上形成p型摻雜多晶矽層、矽-鍺層。其中，通道區408A和408B中的每一者，都可以是一種從半導體基材401表面獨立地往閘極凹槽407A或407B中心延伸的沉積層。
請參照子步驟S423: 在閘極凹槽中形成閘極介電層。第4D(1)圖係繪示在閘極凹槽407A和407B中形成閘極介電層409之後的局部結構俯視圖。第4D(2)圖是沿著第3D(1)圖的切線C4D所繪示的結構剖面圖。
在本實施例中，閘極介電層409的形成包括下述步驟：首先，進行熱氧化製程藉以在閘極凹槽407A和407B中生長熱閘極介電材料。藉此，由熱閘極介質材料製成的閘極介質層409可以保護p型摻雜的矽質或矽-鍺通道層不暴露於外部環境或污染之中。
另外一些實施例中，閘極介電層409可以是一種藉由沉積製程(例如，低壓化學氣相沉積(LPCVD))形成在通道區408A和408B上的介電層(例如，包括二氧化矽或高介電係數介電材料)。
值得注意的是，閘極介電層409可以包括覆蓋通道區408A和408B頂面408t的水平延伸部分409a。
請參照子步驟S424: 在閘極凹槽中形成被閘極介電層包圍的閘極導電區。第4E(1)圖係繪示分別在閘極凹槽407A和407B中形成閘極導電區410A和410B之後的局部結構俯視圖。第4E(2)圖是沿著第4E(1)圖的切線C4E所繪示的結構剖面圖。
在本實施例中，閘極導電區410A和410B的形成包括以下步驟：首先，進行沉積製程(例如，低壓化學氣相沉積製程)藉以在閘極介電層409上方形成氮化鈦薄層411；並且以鎢412填充閘極凹槽407A和407B其餘未被填滿的部分。接著，使用矽氧化物硬罩幕層406作為停止層，進行一個平坦化製程(例如，化學機械研磨製程)，藉以移除設置在矽氧化物硬罩幕層406上方的一部分氮化鈦薄層411和鎢412。隨後，進行回蝕製程以移除位於閘極凹槽407A和407B中的一部分部分氮化鈦層薄層411和鎢412，從而使剩餘的氮化鈦層薄層411和鎢412的頂部低於半導體基材401的初始表面401a。
藉此，可以使低於半導體基材401的初始表面401a位於閘極凹槽407A和407B，且被閘極介電層409包圍的氮化鈦層薄層411和鎢412剩餘部分，共同形成閘極導電區410A和410B。
請參照步驟S43: 形成第一導電區413A，使第一導電區413A的底壁413Ao與閘極導電區410A的頂壁410t對齊或大致對齊。第一導電區的形成步驟包括子步驟S431-S433：
請參照子步驟S431: 移除矽氧化物硬罩幕層406。在移除矽氧化物硬罩幕層406之前，可以形成兩個介電閘極上蓋414A和414B以分別填充閘極凹槽407A和407B的頂部以保護閘極導電區410A和410B。 在本實施例中，介電閘極上蓋414A和414B是先沉積介電閘極上蓋材料(例如氮化矽)填充閘極凹槽407A和407B的頂部，再以矽氧化物硬罩幕層406作為停止層，對沉積的介電閘極上蓋材料進行平坦化 (例如，使用化學機械研磨技術)所形成的。第4F(1)圖係繪示形成閘極上蓋材料414以填充閘極凹槽407A和407B頂部之後的局部分結構俯視圖。第4F(2)圖是沿著第4F(1)圖的切線C4F所繪示的結構剖面圖。
隨後，使用至少一種光阻蝕刻製程移除矽氧化物硬罩幕層406和墊氧化矽層403，以暴露淺溝隔離結構402和主動區。第4G(1)圖係繪示在移除矽氧化物硬罩幕層406之後的局部分結構俯視圖。第4G(2)圖是沿著第4G(1)圖的切線C4G所繪示的結構剖面圖。其中，介電閘極上蓋414A和414B餘留在閘極導電區310A和410B的頂部，用以保護閘極導電區410A和410B不暴露於外。介電閘極上蓋414A和414B中的每一者都具有一個水平延伸部分414e覆蓋於閘極介電層409的水平延伸部分409a上。
請參照子步驟S432:蝕刻暴露於外的半導體基材401以形成用於形成第一凹槽416A。第4H(1)圖係繪示在半導體基材401中形成第一凹槽416A、第二凹槽416B和第三凹槽416C之後的局部結構俯視圖。第4H(2)圖是沿著第4H(1)圖的切線C4H所繪示的結構剖面圖。
在本實施例中，以淺溝隔離結構402、閘極介電層409和介電閘極上蓋414A和414B的組合作為蝕刻罩幕，執行蝕刻製程以移除位於主動區(包括通道區408A和408B頂部) 的一部份半導體基材401，藉以形成第一凹槽416A、第二凹槽416B和第三凹槽416C。 其中，第一凹槽416A和第二凹槽416B形成於介電閘極上蓋414A的相對兩側。第二凹槽416B和第三凹槽416C形成在介電閘極上蓋414B的相對兩側。
值得注意的是，形成第一凹槽416A、第二凹槽416B和第三凹槽416C的蝕刻製程應該在適當的凹槽深度H4處停止，以使第一凹槽416A和第二凹槽416B的底面416Ao和416Bo與閘極導電區410A的頂壁410At對齊或大致對齊，並使第二凹槽416B和第三凹槽416C的底面416Bo和416Co與閘極導電區410B的頂壁410Bt對齊或大致對齊。
例如，適當的凹槽深度H4可以藉由考量矽質半導體基材401、矽氧化物構成的淺溝隔離結構402和氮化矽構成的介電閘極上蓋414A和414B三者不同蝕刻速率的選擇比來加以控制。在本發明的一些實施例中，合適的凹槽深度H4可以大約為50奈米；且第一凹槽416A、第二凹槽416B和第三凹槽416C的底面416Ao、416Bo和416Co可以與介電閘極上蓋414A和414B的底部邊緣414g對齊。
請參照子步驟S433：藉由選擇性生長方法形成第一導電區413A。第4I(1)圖係繪示在第一凹槽416A、第二凹槽416B和第三凹槽416C中分別形成第一導電區413A、第二導電區413B和第三導電區413C之後的局部結構俯視圖。第4I(2)圖是沿著第4I(1)圖的切線C4I所繪示的結構剖面圖。
第一導電區413A、第二導電區413B和第三導電區413C的形成包括以下步驟：首先，進行一個矽質選擇性生長製程(例如選擇性磊晶生長製程或原子層沉積製程)以分別在半導體基材401經由第一凹槽416A、第二凹槽416B和第三凹槽416C暴露於外的部分上形成n型輕摻雜汲極區417A、417B和417C。然後，進行另一個矽質選擇性生長製程(例如選擇性磊晶生長製程或原子層沉積製程)以分別在n型輕摻雜汲極區417A、417B和417C上形成(N+)重摻雜區418A、418B和418C。隨後，進行一個可選的快速熱退火製程，以提高n型輕摻雜汲極區417A、417B和417C以及(N+)重摻雜區418A、418B和418C的摻雜濃度的活性。
其中(N+)重摻雜區418A與n型輕摻雜汲極區417A共同形成第一導電區413A；(N+)重摻雜區418B與n型輕摻雜汲極區417B共同形成第二導電區413B；(N+)重摻雜區418C與n型輕摻雜汲極區417C共同形成第三導電區413C。藉由使用矽質選擇性生長技術來形成第一導電區413A，可以調整第一導電區413A的底壁至頂壁的摻雜濃度分佈。類似地，第二導電區413B與第三導電區413C的摻雜濃度分佈也可藉由此一方法來進行調整。
第一導電區413A、第二導電區413B、通道區408A、閘極導電區410A和閘極介電層409共同構成NMOS電晶體41。第三導電區413C、第二導電區413B、通道區408B、閘極導電區410B和閘極介電層409共同構成NMOS電晶體42。第一導電區413A和第二導電區413B分別作為NMOS電晶體41的源極和汲極。第三導電區 413C和第二導電區413B可以分別作為NMOS電晶體42的源極和汲極。
在進行一系列後段製程步驟之後，可以實現埋入式字元線動態隨機存取記憶體單元30的製備。其中，第一導電區413A、第二導電區413B及第三導電區413C可分別連接至埋入式字元線動態隨機存取記憶體單元40的儲存節點1、位元線BL及儲存節點2(如第4I(2)圖所繪示)。
綜上所述，在形成NMOS電晶體41和42的源極或汲極的過程中，藉由評估矽、矽氧化物和氮化矽的不同蝕刻選擇比(如第4H(1)圖和第4H(2)圖所繪示)，並且使用矽氧化物硬罩幕層406來增強對氮化矽和矽的蝕刻選擇性(如第4G(1)圖和第4G(2) 圖所繪示)，可以更準確地控制矽質凹槽(例如，第一凹槽416A、第二凹槽416B和第三凹槽416C)的蝕刻製程。並藉由控制第一凹槽416A、第二凹槽416B和第三凹槽416C的蝕刻深度，使源極/汲極的底部與介質閘極上蓋的底部(或與閘極導電區域的頂壁)對齊或大致對齊，進而降低由閘極-源極/汲極重疊所引起的閘極誘導汲極漏電流。
另外，由於新設計的源極或汲極的(N+)重摻雜區與n型輕摻雜汲極區是藉由矽質選擇性磊晶生長技術所形成的(如第4I(1)圖和第4I(2)圖所繪示)，因此可以在形成源極或汲極的離子植入製程中避免造成晶格的缺陷。與傳統設計相比，本發明的新設計因為採用矽質選擇性生長技術來形成N+摻雜區，因此在儲存節點側具有較高的摻雜濃度活性和較低的電阻。故而，本發明所設計的這種NMOS電晶體41和42具有比傳統單元存取電晶體更高的導通電流。其中，NMOS電晶體41和42的通道係採用p型摻雜多晶矽加熱驅動技術(如第4C(1)圖和第4C(2)圖所繪示)來形成，可以提高通道摻雜的均勻性，降低NMOS電晶體41和42的臨界電壓變異值。
此外，形成第一導電區413A、第二導電區413B和第三導電區413C的過程中，可以選擇進行快速熱退火製程，藉以將摻質驅入，而使n型輕摻雜汲極區417A、417B和417C與閘極重疊，進一步降低NMOS電晶體41和42的源極或汲極電阻。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何該技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
1:儲存節點 2:儲存節點 10:埋入式字元線動態隨機存取記憶體單元 20:埋入式字元線動態隨機存取記憶體單元 21:電晶體 22:電晶體 30:埋入式字元線動態隨機存取記憶體單元 31:電晶體 32:電晶體 40:埋入式字元線動態隨機存取記憶體單元 41:電晶體 42:電晶體 100:電晶體 101:閘極區 101a:金屬材料 101b:介電閘極上蓋 101c:氮化鈦 102:端子 102a:N+型摻雜區 102b:輕摻雜汲極區 103:端子 103a:N+型摻雜區 103b:輕摻雜汲極區 105:閘極氧化層 106:p型_井 110:基材 110a:基材的初始表面 201:半導體基材 201a:初始表面 202:淺溝隔離結構 203:墊氧化矽層 204:p型井 206:氮化矽硬罩幕層 207A:閘極凹槽 207As:閘極凹槽的側壁 207Ao:閘極凹槽的底壁 207B:閘極凹槽 207Bs:閘極凹槽的側壁 207Bs:閘極凹槽的底壁 208A:通道區 208B:通道區 209:閘極介電層 210A:閘極導電區 210B:閘極導電區 211:氮化鈦層薄層 212:鎢 213A:第一導電區 213B:第二導電區 213C:第三導電區 214:閘極上蓋材料 214A:閘極上蓋 214B:閘極上蓋 216A:第一凹槽 216Ao:第一凹槽的底面 216B:第二凹槽 216Bo:第二凹槽的底面 216C:第三凹槽 216Co:第三凹槽的底面 217A:n型輕摻雜汲極區 217B:n型輕摻雜汲極區 217C:n型輕摻雜汲極區 218A:(N+)重摻雜區 218B:(N+)重摻雜區 218C:(N+)重摻雜區 301:半導體基材 301a:初始表面 302:淺溝隔離結構 303:墊氧化矽層 304:p型井 306:氮化矽硬罩幕層 307A:閘極凹槽 307As:閘極凹槽的側壁 307Ao:閘極凹槽的底壁 307B:閘極凹槽 307Bs:閘極凹槽的側壁 307Bs:閘極凹槽的底壁 308A:通道區 308B:通道區 309:閘極介電層 310A:閘極導電區 310B:閘極導電區 311:氮化鈦層薄層 312:鎢 313A:第一導電區 313B:第二導電區 313C:第三導電區 314:閘極上蓋材料 314A:閘極上蓋 314B:閘極上蓋 316A:第一凹槽 316Ao:第一凹槽的底面 316B:第二凹槽 316Bo:第二凹槽的底面 316C:第三凹槽 316Co:第三凹槽的底面 317A:n型輕摻雜汲極區 317B:n型輕摻雜汲極區 317C:n型輕摻雜汲極區 318A:(N+)重摻雜區 318B:(N+)重摻雜區 318C:(N+)重摻雜區 401:半導體基材 401a:初始表面 402:淺溝隔離結構 403:墊氧化矽層 404:p型井 406:矽氧化物硬罩幕層 407A:閘極凹槽 407As:閘極凹槽的側壁 407Ao:閘極凹槽的底壁 407B:閘極凹槽 407Bs:閘極凹槽的側壁 407Bs:閘極凹槽的底壁 408A:通道區 408B:通道區 409:閘極介電層 410A:閘極導電區 410B:閘極導電區 411:氮化鈦層薄層 412:鎢 413A:第一導電區 413B:第二導電區 413C:第三導電區 414:閘極上蓋材料 414A:閘極上蓋 414B:閘極上蓋 414g:介電閘極上蓋的底部邊緣 416A:第一凹槽 416Ao:第一凹槽的底面 416B:第二凹槽 416Bo:第二凹槽的底面 416C:第三凹槽 416Co:第三凹槽的底面 417A:n型輕摻雜汲極區 417B:n型輕摻雜汲極區 417C:n型輕摻雜汲極區 418A:(N+)重摻雜區 418B:(N+)重摻雜區 418C:(N+)重摻雜區 BL:位元線 C2A:切線 C2B:切線 C2C:切線 C2D:切線 C2E:切線 C2F:切線 C2G:切線 C2H:切線 C2I:切線 C3A:切線 C3B:切線 C3C:切線 C3D:切線 C3E:切線 C3F:切線 C3G:切線 C3H:切線 C3I:切線 C4A:切線 C4B:切線 C4C:切線 C4D:切線 C4E:切線 C4F:切線 C4G:切線 C4H:切線 C4I:切線 H2:凹槽深度 H3:凹槽深度 H4:凹槽深度
本發明的技術優勢和精神可以通過以下所述內容並配合所附圖式來理解。在閱讀各種附圖和附圖中所示的較佳實施例的詳細描說明之後，本領域中具有通常知識者當能對本說明書之上述及其他方面有更佳的瞭解。 第1圖係繪示應用於傳統埋入式字元線動態隨機存取記憶體單元的電晶體的結構剖面圖。 第2A(1)圖是根據本發明一實施例所繪示，用於形成埋入式字元線動態隨機存取記憶體單元的NMOS電晶體的半導體基材的部分結構的俯視圖。 第2A(2)圖是沿著第2A(1)圖的切線C2A所作的結構剖面圖。 第2B(1)圖係繪示在半導體基材中形成多個閘極凹槽之後的局部結構俯視圖。 第2B(2)圖是沿著第2B(1)圖的切線C2B所繪示的結構剖面圖。 第2C(1)圖係繪示分別在閘極凹槽中形成通道區之後的局部結構俯視圖。 第2C(2)圖是沿著第2C(1)圖的切線C2C所繪示的結構剖面圖。 第2D(1)圖係繪示在閘極凹槽中形成閘極介電層之後的局部結構俯視圖。 第2D(2)圖是沿著第2D(1)圖的切線C2D所繪示的結構剖面圖。 第2E(1)圖係繪示分別在閘極凹槽中形成閘極導電區之後的局部結構俯視圖。 第2E(2)圖是沿著第2E(1)圖的切線C2E所繪示的結構剖面圖。 第2F(1)圖係繪示形成介電材料填充閘極凹槽頂部之後的局部分結構俯視圖。 第2F(2)圖是沿著第2F(1)圖的切線C2F所繪示的結構剖面圖。 第2G(1)圖係繪示在移除氮化矽硬罩幕層並在閘極導電區上方形成介電閘極上蓋之後的局部分結構俯視圖。 第2G(2)圖是沿著第2G(1)圖的切線C2G所繪示的結構剖面圖。 第2H(1)圖係繪示在半導體基材中形成第一凹槽、第二凹槽和第三凹槽之後的局部結構俯視圖。 第2H(2)圖是沿著第2H(1)圖的切線C2H所繪示的結構剖面圖。 第2I(1)圖係繪示在第一凹槽、第二凹槽和第三凹槽中分別形成第一導電區、第二導電區和第三導電區之後的局部結構俯視圖。 第2I(2)圖是沿著第2I(1)圖的切線C2I所繪示的結構剖面圖。 第2J(1)圖係根據本發明另一實施例所繪示與第2H(2)圖相似的局部結構剖面圖。 第2J(2)圖係根據本發明另一實施例所繪示與第2I(2)圖相似的局部結構剖面圖。 第2K(1)圖係繪示當相同製程被施加於動態隨機存取記憶體陣列結構時，與第2J(1)對應的局部結構俯視圖。 第2K(2)圖係繪示當相同製程被施加於動態隨機存取記憶體陣列結構時，與第2J(2)對應的局部結構俯視圖。 第3A(1)圖是根據本發明另一實施例所繪示，用於形成埋入式字元線動態隨機存取記憶體單元的NMOS電晶體的半導體基材的部分結構的俯視圖。 第3A(2)圖是沿著第3A(1)圖的切線C3A所作的結構剖面圖。 第3B(1)圖係繪示在半導體基材中形成多個閘極凹槽之後的局部結構俯視圖。 第3B(2)圖是沿著第3B(1)圖的切線C3B所繪示的結構剖面圖。 第3C(1)圖係繪示分別在閘極凹槽中形成通道區之後的局部結構俯視圖。 第3C(2)圖是沿著第3C(1)圖的切線C3C所繪示的結構剖面圖。 第3D(1)圖係繪示在閘極凹槽中形成閘極介電層之後的局部結構俯視圖。 第3D(2)圖是沿著第3D(1)圖的切線C3D所繪示的結構剖面圖。 第3E(1)圖係繪示分別在閘極凹槽中形成閘極導電區之後的局部結構俯視圖。 第3E(2)圖是沿著第3E(1)圖的切線C3E所繪示的結構剖面圖。 第3F(1)圖係繪示形成介電材料以填充閘極凹槽頂部之後的局部分結構俯視圖。 第3F(2)圖是沿著第3F(1)圖的切線C3F所繪示的結構剖面圖。 第3G(1)圖係繪示在移除氮化矽硬罩幕層並在閘極導電區上方形成介電閘極上蓋之後的局部分結構俯視圖。 第3G(2)圖是沿著第3G(1)圖的切線C3G所繪示的結構剖面圖。 第3H(1)圖係繪示在半導體基材中形成第一凹槽、第二凹槽和第三凹槽之後的局部結構俯視圖。 第3H(2)圖是沿著第3H(1)圖的切線C3H所繪示的結構剖面圖。 第3I(1)圖係繪示在第一凹槽、第二凹槽和第三凹槽中分別形成第一導電區、第二導電區和第三導電區之後的局部結構俯視圖。 第3I(2)圖是沿著第3I(1)圖的切線C3I所繪示的結構剖面圖。 第4A(1)圖是根據本發明再一實施例所繪示，用於形成埋入式字元線動態隨機存取記憶體單元的NMOS電晶體的半導體基材的部分結構的俯視圖。 第4A(2)圖是沿著第4A(1)圖的切線C4A所作的結構剖面圖。 第4B(1)圖係繪示在半導體基材中形成多個閘極凹槽之後的局部結構俯視圖。 第4B(2)圖是沿著第4B(1)圖的切線C4B所繪示的結構剖面圖。 第4C(1)圖係繪示分別在閘極凹槽中形成通道區之後的局部結構俯視圖。 第4C(2)圖是沿著第4C(1)圖的切線C4C所繪示的結構剖面圖。 第4D(1)圖係繪示在閘極凹槽中形成閘極介電層之後的局部結構俯視圖。 第4D(2)圖是沿著第4D(1)圖的切線C4D所繪示的結構剖面圖。 第4E(1)圖係繪示分別在閘極凹槽中形成閘極導電區之後的局部結構俯視圖。 第4E(2)圖是沿著第4E(1)圖的切線C4E所繪示的結構剖面圖。 第4F(1)圖係繪示形成介電閘極上蓋以填充閘極凹槽頂部之後的局部分結構俯視圖。 第4F(2)圖是沿著第4F(1)圖的切線C4F所繪示的結構剖面圖。 第4G(1)圖係繪示在移除矽氧化物硬罩幕層之後的局部分結構俯視圖。 第4G(2)圖是沿著第4G(1)圖的切線C4G所繪示的結構剖面圖。 第4H(1)圖係繪示在半導體基材中形成第一凹槽、第二凹槽和第三凹槽之後的局部結構俯視圖。 第4H(2)圖是沿著第4H(1)圖的切線C4H所繪示的結構剖面圖。 第4I(1)圖係繪示在第一凹槽、第二凹槽和第三凹槽中分別形成第一導電區、第二導電區和第三導電區之後的局部結構俯視圖。 第4I(2)圖是沿著第4I(1)圖的切線C4I所繪示的結構剖面圖。
無。
1:儲存節點
2:儲存節點
20:埋入式字元線動態隨機存取記憶體單元
21:電晶體
22:電晶體
201:半導體基材
202:淺溝隔離結構
204:p型井
208A:通道區
208B:通道區
209:閘極介電層
210A:閘極導電區
210B:閘極導電區
213A:第一導電區
213B:第二導電區
213C:第三導電區
214A:閘極上蓋
214B:閘極上蓋
217A:n型輕摻雜汲極區
217B:n型輕摻雜汲極區
217C:n型輕摻雜汲極區
218A:(N+)重摻雜區
218B:(N+)重摻雜區
218C:(N+)重摻雜區
BL:位元線

Claims (13)

  1. 一種電晶體結構的製造方法，包括： 製備具有一初始表面的一基材； 形成一閘極導電區，其中至一少部分該閘極導電區位於該初始表面下方，且使該閘極導電區的一底壁和一側壁被一閘極介電層包圍；以及 形成一第一導電區，其中該第一導電區的一底壁與該閘極導電區的一頂壁對齊或基本對齊。
  2. 如請求項1所述之電晶體結構的製造方法，其中該閘極導電區的形成包括: 使用一氮化矽硬罩幕層形成一閘極凹槽； 在該閘極凹槽中形成該閘極介電層；以及 在該閘極凹槽中形成該閘極導電區。
  3. 如請求項2所述之電晶體結構的製造方法，其中該第一導電區的形成包括: 移除該氮化矽硬罩幕層； 蝕刻該基材以形成一第一凹槽；以及 藉由一選擇性生長(selective growth process)製程形成該第一導電區。
  4. 如請求項3所述之電晶體結構的製造方法，其中該選擇性生長製程包括一選擇性磊晶生長(Selective Epitaxy Growth，SEG)製程或一原子層沉積(Atomic Layer Deposition，ALD)製程。
  5. 如請求項2所述之電晶體結構的製造方法，在形成該閘極介電層之前，更包括形成一通道區。
  6. 如請求項5所述之電晶體結構的製造方法，其中該通道區的形成包括: 在該閘極凹槽中沉積一p型摻雜多晶矽插塞或矽氧化物；以及 該對p型摻雜多晶矽插塞或矽氧化物進行一熱退火製程，藉以在該閘極凹槽的下方形成該通道區。
  7. 如請求項5所述之電晶體結構的製造方法，其中該通道區是藉由在該閘極凹槽的一底壁和一側壁上進行的一沉積製程所形成。
  8. 一種電晶體結構的製造方法，包括： 製備具有一初始表面的一基材； 形成一閘極導電區，其中至一少部分該閘極導電區位於該初始表面下方，且使該閘極導電區的一底壁和一側壁被一閘極介電層包圍；其中該閘極導電區的形成包括: 使用一矽氧化物硬罩幕層形成一閘極凹槽； 在該閘極凹槽中形成該閘極介電層；以及 在該閘極凹槽中形成該閘極導電區以及 形成一第一導電區，其中該第一導電區的一底壁與該閘極導電區的一頂壁對齊或基本對齊。
  9. 如請求項8所述之電晶體結構的製造方法，其中該第一導電區的形成包括: 移除該矽氧化物硬罩幕層； 蝕刻該基材以形成一第一凹槽；以及 藉由一選擇性生長製程形成該第一導電區。
  10. 如請求項9所述之電晶體結構的製造方法，其中該選擇性生長製程包括一選擇性磊晶生長製程或一原子層沉積製程。
  11. 如請求項9所述之電晶體結構的製造方法，在形成該閘極介電層之前，更包括形成一通道區。
  12. 如請求項11所述之電晶體結構的製造方法，其中該通道區的形成包括: 在該閘極凹槽中沉積一p型摻雜多晶矽插塞或矽氧化物；以及 該對p型摻雜多晶矽插塞或矽氧化物進行一熱退火製程，藉以在該閘極凹槽的下方形成該通道區。
  13. 如請求項11所述之電晶體結構的製造方法，其中該通道區是藉由在該閘極凹槽的一底壁和一側壁上進行的一沉積製程所形成。
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