KR100680410B1 - 반도체 소자의 리세스 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 리세스 게이트 형성 방법에 관한 것으로, 벌브형 리세스 게이트 영역의 몸통 부분이 되는 제 2 리세스 게이트 영역을 형성하기 위하여 제 1 리세스 게이트 영역의 측벽에 형성하는 측벽 베리어막을 종래의 기술에서 열산화막을 이용하여 형성함으로써 문제가 되는 것을 방지하기 위하여, 측벽 베리어막을 저온의 ALD 방법으로 형성함으로써, 반도체 기판에 이온 주입된 분순물들이 확산을 방지하고, 단차 피복성을 향상시킬 수 있도록 하는 발명에 관한 것이다.
Description
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 리세스 게이트 형성 방법에 관한 것으로, 벌브형 리세스 게이트 영역의 몸통 부분이 되는 제 2 리세스 게이트 영역을 형성하기 위하여 제 1 리세스 게이트 영역의 측벽에 형성하는 측벽 베리어막을 종래의 기술에서 열산화막을 이용하여 형성함으로써 문제가 되는 것을 방지하기 위하여, 측벽 베리어막을 저온의 ALD 방법으로 형성함으로써, 반도체 기판에 이온 주입된 분순물들이 확산을 방지하고, 단차 피복성을 향상시킬 수 있도록 하는 발명에 관한 것이다.
반도체 소자가 고집적화됨에 따라 게이트의 선폭이 좁아지면서 채널 길이의 감소로 반도체 소자의 전기적 특성이 저하되는 문제가 있다. 이를 극복하기 위하여 리세스 게이트를 사용하게 되었다. 리세스 게이트는 게이트 예정 영역의 반도체 기판을 소정 깊이 식각하여 활성영역과 게이트 사이의 접촉면적을 증가시킴으로써 게 이트 채널 길이를 증가시킬 수 있는 기술이다.
그러나, 일반적인 게이트 구조는 리세스 게이트 영역과 게이트와의 오정렬에 의하여 리세스 게이트 영역에서 누설전류가 발생하는 문제가 있다. 따라서, 리세스 게이트 영역을 전구(Bulb)형으로 형성하는 리세스 게이트 형성 방법이 개발되었다.
벌브형 리세스 게이트 영역은 반도체 기판의 활성영역을 정의하고, 반도체 소자의 전기적 특성 향상을 위하여 활성영역에 불순물 이온 주입 공정을 수행한다. 다음에는, 활성영역의 게이트 예정 영역을 부분 식각하여 제 1 리세스 게이트 영역을 형성하고, 제 1 리세스 게이트 영역의 측벽에 열산화막을 형성한다. 그 다음에는, 열산화막을 식각 베리어로 이용하여 제 1 리세스 게이트 영역의 하부 반도체 기판을 소정 깊이 등방성 식각하여 제 2 리세스 게이트 영역을 형성한다. 이와 같이, 목(Neck) 모양의 제 1 리세스 게이트와 몸통(Body) 부분이 되는 제 2 리세스 게이트가 결합되어 하나의 리세스 게이트 영역이 되는 벌브형 리세스 게이트 영역을 형성한다.
상술한 종래 기술에 따른 반도체 소자의 리세스 게이트 형성 방법은 벌브형 리세스 게이트 영역을 형성하면서 측벽 베리어막으로 열산화막을 이용하게 되는데, 680 ~ 780℃의 온도에서 형성되는 열산화막 형성 공정은 반도체 기판에 이온 주입된 불순물들을 확산시키는 원인이 된다. 불순물들의 불필요한 확산은 반도체 소자의 전기적 특성을 저하시키는 문제가 있다. 따라서, 이를 방지하기 위하여 측벽 베리어막을 저온의 PE 산화막으로 사용하는 방법이 있으나 PE 산화막은 단차 피복성(Step Coverage)이 좋지 않아 충분한 식각 마진을 확보할 수 없는 문제가 발생한 다.
상기 문제점을 해결하기 위하여, 본 발명은 측벽 베리어막을 저온의 ALD 방법으로 형성함으로써, 반도체 기판에 이온 주입된 분순물들이 확산을 방지하고, 단차 피복성을 향상시킬 수 있는 반도체 소자의 리세스 게이트 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법은
반도체 기판의 게이트 예정 영역을 소정 부분 식각하여 제 1 리세스 게이트 영역을 형성하는 단계와,
상기 제 1 리세스 게이트 영역의 측벽에 베리어막을 형성하되, Al2O3막, HfO2막 및 이들의 복합 구조 중 선택된 어느 하나를 이용하여 300 ~ 400℃의 온도에서 ALD 방식으로 증착하는 단계 및
상기 제 1 리세스 게이트 영역 하부의 노출된 반도체 기판을 등방성 식각하여 구형의 제 2 리세스 게이트 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 리세스 게이트 영역은 400 ~ 5000Å 깊이로 식각하고, 상기 베리어막은 30 ~ 300Å의 두께로 형성하고, 상기 제 2 리세스 게이트 영역은 400 ~ 5000Å의 깊이로 식각하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 리세스 게이트 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(100) 상에 활성영역(120)을 정의하는 소자분리막(110)을 형성한다. 이때, 소자분리막(110)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성하는 것이 바람직하다. 다음에는, 활성영역(120)에 채널 이온주입 공정을 수행한다.
그 다음에는, 반도체 기판(100) 상부에 산화막층(130) 및 하드마스크층(140)을 순차적으로 형성하고, 하드마스크층(140) 상부에 반사방지막(145)을 형성한다. 그 다음에는, 반사방지막(145) 상부에 리세스 게이트 예정 영역을 정의하는 감광막 패턴(150)을 형성한다.
도 1b를 참조하면, 감광막 패턴(150)을 마스크로 반사방지막(145), 하드마스크층(140), 산화막층(130) 및 반도체 기판(100)을 순차적으로 식각하여 제 1 리세스 게이트 영역(160)을 형성한다. 이때, 제 1 리세스 게이트 영역(160)은 400 ~ 5000Å 깊이로 형성하는 것이 바람직하다. 다음에는, 감광막 패턴(150), 반사방지막(145) 및 하드마스크층(140)을 제거한다.
도 1c를 참조하면, 제 1 리세스 게이트 영역(160)을 포함하는 반도체 기판(100) 전체 표면에 베리어막을 형성한다. 이때, 베리어막은 Al2O3막, HfO2막 및 이 들의 복합 구조 중 선택된 어느 하나를 이용하여 300 ~ 400℃의 온도에서 ALD 방식으로 증착한다. 다음에는, 전면 식각 공정을 이용하여 산화막층(130) 및 제 1 리세스 게이트 영역(160) 하부의 베리어막을 제거하여, 측벽 베리어막(170)을 형성한다. 이때, 측벽 베리어막은 30 ~ 300Å의 두께로 형성하는 것이 바람직하다. 여기서, 측벽 베리어막(170)을 저온(300 ~ 400℃)에서 형성함으로써, 채널 임플란트 이온들이 활성영역(120) 내부로 확산되어 반도체 소자의 전기적 특성이 저하되는 문제를 해결할 수 있고, ALD 방식을 이용함으로써 측벽 베리어막(170)의 단차 피복성(Step Coverage)을 향상시킬 수 있다.
도 1d를 참조하면, 제 1 리세스 게이트 영역(160) 하부의 노출된 반도체 기판(100)을 등방성 식각하여 구형의 제 2 리세스 게이트 영역(180)을 형성한다. 이때, 제 2 리세스 게이트 영역(180)은 400 ~ 5000Å의 깊이로 식각하는 것이 바람직하다.
도 1e를 참조하면, 반도체 기판(100) 상부의 산화막층(130)을 제거하여, 제 1 리세스 게이트 영역(160) 및 제 2 리세스 게이트 영역(180)으로 구성되는 벌브(Bulb)형 리세스 게이트 영역(190)을 형성한다. 여기서, 제 1 리세스 게이트 영역(160)은 벌브형 리세스 게이트의 목(Neck) 부분이 되고, 제 2 리세스 게이트 영역(180)은 벌브형 리세스 게이트의 몸통(Body) 부분이 되며, 벌브형 리세스 게이트 영역(190)은 그 단면 모양이 게이트 방향을 따라 라인 형태로 이어진 모양으로 형성된다.
도 1f를 참조하면, 벌브형 리세스 게이트 영역(190)을 포함하는 활성영역 (120) 표면에 게이트 산화막(195)을 형성한다. 다음에는, 벌브형 리세스 게이트 영역(190)을 매립하는 게이트 폴리실리콘층을 형성하고, 게이트 폴리실리콘층 상부에 금속층 및 게이트 하드마스크층 패턴을 형성하여 게이트를 형성한다.
상술한 바와 같이, 벌브형 리세스 게이트 영역의 몸통 부분이 되는 제 2 리세스 게이트 영역을 형성하기 위하여 제 1 리세스 게이트 영역의 측벽에 형성하는 측벽 베리어막을 Al2O3막, HfO2막 및 이들의 복합 구조 중 선택된 어느 하나를 이용하여 저온(300 ~ 400℃)의 ALD 방법으로 형성함으로써, 반도체 기판에 이온 주입된 분순물들이 확산을 방지하고, 단차 피복성을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명은 벌브형 리세스 게이트 영역의 몸통 부분이 되는 제 2 리세스 게이트 영역을 형성하기 위한 측벽 베리어막을 저온의 ALD 방법을 이용하여 형성함으로써, 반도체 기판에 이온 주입된 분순물들이 확산되어 반도체 소자의 전기적 특성이 저하되는 것을 방지하고, 단차 피복성을 향상시켜 반도체 소자의 공정 마진을 증가시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (4)
- 반도체 기판의 게이트 예정 영역을 소정 부분 식각하여 제 1 리세스 게이트 영역을 형성하는 단계;상기 제 1 리세스 게이트 영역의 측벽에 베리어막을 형성하되, Al2O3막, HfO2막 및 이들의 복합 구조 중 선택된 어느 하나를 이용하여 300 ~ 400℃의 온도에서 ALD 방식으로 증착하는 단계; 및상기 제 1 리세스 게이트 영역 하부의 노출된 반도체 기판을 등방성 식각하여 구형의 제 2 리세스 게이트 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
- 제 1 항에 있어서,상기 제 1 리세스 게이트 영역은 400 ~ 5000Å 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
- 제 1 항에 있어서,상기 베리어막은 30 ~ 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
- 제 1 항에 있어서,상기 제 2 리세스 게이트 영역은 400 ~ 5000Å의 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 리세스 게이트 형성 방법.
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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