KR100744088B1 - 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법 - Google Patents

벌브 리세스 게이트를 갖는 반도체 소자의 제조방법 Download PDF

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Abstract

본 발명은 벌브 리세스 게이트 공정 진행시 야기되는 플라즈마 대미지같은 문제점을 해결하기위한 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상에 국부적으로 산화막을 형성하는 단계, 상기 산화막을 덮도록 상기 반도체 기판 상에 실리콘을 형성하는 단계, 상기 실리콘 상에 리세스마스크를 형성하는 단계, 상기 리세스마스크를 식각마스크로 상기 실리콘을 식각하여 상기 산화막의 표면을 오픈시키는 제1리세스를 형성하는 단계, 상기 산화막을 습식식각하여 제2리세스를 형성하는 단계, 상기 제1리세스와 제2리세스로 이루어진 리세스 상에 게이트패턴을 형성하는 단계를 포함하고, 상기한 본 발명은 벌브 리세스 게이트 공정시 플라즈마 대미지를 방지하고, 프로파일의 균일도를 확보하여 소자의 신뢰성을 향상시키는 효과가 있다.
실리콘성장, 벌브 리세스 게이트, 습식식각

Description

벌브 리세스 게이트를 갖는 반도체 소자의 제조방법{METHOD FOR FABRICATING THE SAME OF SEMICONDUCTOR WITH BULB RECESS GATE}
도 1a 내지 도 1e는 본 발명의 바람직한 실시예에 따른 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
* 도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 산화막
13 : 실리콘막 14 : 마스크패턴
15 : 트렌치 16 : 마스크패턴
17 : 리세스 18 : 게이트절연막
19 : 게이트패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 벌브 리세스를 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 이온주입도핑(Implant Dopping)농도가 증가하에 따라 전계(Electric Filed) 증가에 의해 접합 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
이를 개선하기 위해 게이트 배선 형성방법으로 활성영역 기판을 리세스패턴으로 식각 후 게이트를 형성하는 리세스 게이트 공정이 실시되고 있다. 상기 리세스 게이트 공정을 적용하면 채널길이 증가 및 이온주입 도핑 농도의 감소가 가능하여 소자의 리프레시 특성이 개선된다.
그러나, 반도체 소자의 디자인 룰이 점점 더 작아짐에 따라 충분한 리프레쉬 특성을 얻기가 어렵고, 리세스의 깊이는 한계가 있으며 리세스를 깊게 할수록 리세스 프로파일이 나빠져서 충분한 채널 길이를 확보하기 어려운 문제점이 있다.
이로 인해, 리세스의 하부를 폭이 크게 형성하는 벌브 리세스 게이트공정이 제안되고 있다. 이러한 벌브 리세스 게이트 공정은 산화막 스페이서를 이용하여 건식식각으로 실시하는데, 이때 접합(Junction)에 플라즈마 대미지(Plasma Damage)를 야기하고, 접합의 도핑프로파일(Doping Profile)에 악영향을 미치게된다. 또한, 라디칼(Radical)이 위주가 되는 방향성 없는 등방성 식각으로 물리적인 프로파일이 균일하지 않게 되는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 벌브 리세스 게이트 공정 진행시 야기되는 플라즈마 대미지같은 문제점을 해결하기위한 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 반도체 기판 상에 국부적으로 산화막을 형성하는 단계, 상기 산화막을 덮도록 상기 반도체 기판 상에 실리콘을 형성하는 단계, 상기 실리콘 상에 리세스마스크를 형성하는 단계, 상기 리세스마스크를 식각마스크로 상기 실리콘을 식각하여 상기 산화막의 표면을 오픈시키는 제1리세스를 형성하는 단계, 상기 산화막을 습식식각하여 제2리세스를 형성하는 단계, 상기 제1리세스와 제2리세스로 이루어진 리세스 상에 게이트패턴을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1f는 본 발명의 바람직한 실시예에 따른 벌브 리세스를 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 국부적으로 산화막(12)을 형성한다. 여기서, 산화막(12)은 후속 벌브 리세스 게이트를 형성하기 위한 것으 로, 벌브 리세스 게이트를 형성하고자 하는 예정지역에 형성한다.
이어서, 산화막(12) 사이를 모두 채우도록 산화막(12) 상에 실리콘막(13)을 형성한다. 여기서, 실리콘막(13)은 후속 벌브 리세스 게이트를 제공하기 위한 것으로, 실리콘에피택시성장(Silicon Epitaxy Growth;SEG) 또는 고상에피택시(Solid Phase Epitaxy;SPE)로 산화막(12)을 포함한 반도체 기판(11) 상에 성장시킨다.
이어서, 실리콘막(13) 상에 마스크패턴(14)을 형성한다. 여기서, 마스크패턴(14)은 소자분리영역을 정의하기 위한 것으로, 반사방지막(14a)과 감광막(14b)을 순차로 적층하여 형성한다.
이를 위해, 실리콘막(13) 상에 반사방지막(14a)과 감광막(14b)을 형성하고, 감광막(14b)을 노광 및 현상으로 소자분리영역을 오픈시킨다. 여기서, 감광막(14b)은 COMA(Cycloolefin-maleic Anhydride) 또는 아크릴레이트(Acrylate)계통의 폴리머를 사용하여 형성하고, 반사방지막(14a)은 유기계열의 물질, 예컨대 불화아르곤(ArF)을 노광원으로 하는 공정에서 빛의 반사를 방지할 수 있는 유기 반사방지막으로 형성할 수 있다. 또한, 감광막(14b)의 노광은 불화아르곤(ArF)을 노광원으로 이용하여 실시하되, 노광 및 현상 후 감광막(14b)이 바형 또는 Ｔ자형의 패턴을 갖도록 형성한다.
도 1b에 도시된 바와 같이, 마스크패턴(14)을 식각마스크로 실리콘막(13)과 반도체 기판(11)을 식각하여 트렌치(15)를 형성한다. 여기서, 트렌치(15)는 활성영역을 정의하는 소자분리막을 형성하기 위한 것으로, 2000Å∼3000Å의 깊이로 식각한다.
이어서, 트렌치(15)에 절연물질을 형성하고, 평탄화하여 소자분리막(15a)을 형성한다.
도 1c에 도시된 바와 같이, 소자분리막(15a)을 포함한 실리콘막(13) 상에 리세스예정지역이 오픈된 마스크패턴(16)을 형성한다. 여기서, 리세스예정지역은 후속 실리콘막(13) 식각 후 하부 실리콘막(13)에 포함된 산화막(12)이 드러나도록 정의되어야 한다.
도 1d에 도시된 바와 같이, 마스크패턴(16)을 식각마스크로 실리콘막(13)을 식각하여 제1리세스(17)를 형성한다. 여기서, 실리콘막(13)은 산화막(12)의 표면이 완전히 드러나도록 식각한다.
이어서, 마스크패턴(16)을 제거한 후, 산화막(12)을 제거하여 제2리세스(12a)를 형성한다. 여기서, 산화막(12)의 제거는 습식식각을 실시하되, HF 또는 BOE로 실시할 수 있다.
이하, 제1리세스(17)와 제2리세스(12a)로 이루어진 리세스를 '벌브형 리세스(12a, 17)'라고 한다.
도 1e에 도시된 바와 같이, 벌브형 리세스(12a, 17) 상에 게이트절연막(18)을 형성하고, 벌브형 리세스(12a, 17) 에 일부가 매립되고, 나머지는 반도체 기판(11) 상부로 노출되는 게이트패턴(19)을 형성한다. 여기서, 게이트패턴(19)은 게이트전극(19a)과 게이트하드마스크(19b)를 순차로 적층하여 형성한다.
상기한 본 실시예는, 벌브 리세스 게이트를 형성하기 위한 지역에 미리 산화막을 형성하고 실리콘을 성장시킨 후 습식식각으로 산화막을 제거함으로써, 건식식각으로 인한 플라즈마 대미지를 방지하고, 리세스의 프로파일을 균일하게 형성할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법은 벌브 리세스 게이트 공정시 플라즈마 대미지를 방지하고, 프로파일의 균일도를 확보하여 소자의 신뢰성을 향상시키는 효과가 있다.

Claims (10)

  1. 반도체 기판 상에 국부적으로 산화막을 형성하는 단계;
    상기 산화막을 덮도록 상기 반도체 기판 상에 실리콘을 형성하는 단계;
    상기 실리콘 상에 리세스마스크를 형성하는 단계;
    상기 리세스마스크를 식각마스크로 상기 실리콘을 식각하여 상기 산화막의 표면을 오픈시키는 제1리세스를 형성하는 단계;
    상기 산화막을 습식식각하여 제2리세스를 형성하는 단계; 및
    상기 제1리세스와 제2리세스로 이루어진 리세스 상에 게이트패턴을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 실리콘을 형성하는 단계는,
    실리콘에피택시성장 또는 고상에피택시를 사용하여 실리콘을 성장시키는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 리세스를 식각하는 단계는,
    2000Å∼3000Å의 깊이로 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 산화막을 제거하는 단계는,
    습식식각으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서,
    상기 습식식각은,
    HF 또는 BOE로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 리세스마스크를 형성하기 전에,
    상기 실리콘 상에 반사방지막과 감광막을 순차로 형성하는 단계;
    상기 감광막을 노광 및 현상으로 소자분리막을 영역을 오픈시키는 단계;
    상기 감광막을 식각마스크로 상기 반사방지막을 식각하는 단계;
    상기 감광막을 식각마스크로 상기 실리콘 및 상기 반도체 기판의 일부를 식각하여 트렌치를 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 감광막은,
    COMA 또는 아크릴레이트계통의 폴리머로 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제6항에 있어서,
    상기 반사방지막은 유기 반사방지막인 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제6항에 있어서,
    상기 감광막을 노광하는 단계는,
    불화아르곤을 노광원으로 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제6항에 있어서,
    상기 감광막을 노광 및 현상으로 소자분리막을 영역을 오픈시키는 단계는,
    상기 감광막을 평면적으로 바형 또는 Ｔ형으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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