KR100470721B1 - 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법 - Google Patents
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Abstract
채널길이를 향상시킬 수 있는 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법이 개시되어 있다. 실리콘 기판 상에 산화막 패턴에 의해 채널용 트렌치를 정의하고, 상기 트렌치를 실리콘으로 매립하여 기판으로써 사용한다. 상기 채널용 트렌치가 정의된 기판에 필드 산화막을 형성하고 상기 트렌치를 기준으로 게이트 전극을 형성하여 트랜지스터를 완성한다. 이와 같이, 패턴에 의해 채널용 트렌치를 형성함으로써, 기판 전체에 걸쳐 균일한 채널길이를 확보할 수 있다.
Description
본 발명은 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법에 관한 것으로, 보다 상세하게는 리세스 채널을 갖는 반도체 소자의 패턴 형성방법에 관한 것이다.
급속도로 발전하는 정보화 사회에 있어서, 다양한 기술의 발전과 함께 대량의 정보를 보다 빠르게 처리하기 위해 반도체 장치는 고집적화 되고 있다. 따라서, 더 많은 패턴을 반도체 기판 상에 형성하기 위해 패턴 간격 및 패턴의 폭이 좁아지고 있는 추세이다.
특히, 반도체 소자의 구성요소들의 크기를 결정하는 디자인 룰(design rule)이 감소하면서, 트랜지스터의 크기가 점차 작아지고 있으며, 상기 트랜지스터를 이루고 있는 게이트 전극의 폭이 감소하고 있다. 상기 게이트 전극의 양측으로는 소오스/드레인 영역이 형성되고, 상기 소오스/드레인 영역 간에는 전자의 이동로인 채널이 형성된다. 따라서, 상기 게이트 전극의 폭이 감소하면, 상기 채널의 길이가 감소하게 된다.
그러나, 약 0.5㎛ 이하로 채널길이가 감소하면, 소오스/드레인의 공핍영역이 채널속으로 침투하여 유효 채널 길이가 줄어들고, 문턱전압(Threshold voltage)이 감소함으로써, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과(Short Channel Effect)가 유발된다. 또한, 채널의 길이가 짧아짐에 따라 반도체 소자 내에는 고전계가 가해지고 이로 인해 핫 캐리어(hot carrier)가 발생한다. 핫 캐리어는 충돌이온화를 일으켜 핫 캐리어가 산화막으로 침투하게 되므로 산화막이 열화되게 된다.
따라서, 물리적으로 채널의 길이를 증가시켜, 상기 단채널 효과를 방지하고, 리프레쉬(refresh) 특성을 향상시키기 위해 리세스 채널(recess channel)을 갖는 트랜지스터에 대한 연구가 활발히 진행되고 있다.
필드 산화막을 형성하여 기판에 액티브 및 필드 영역을 정의한 기판 상에 리세스 채널을 갖는 트랜지스터를 제조하기 위해서는 선택적으로 채널 형성용 트렌치를 형성한다. 이때, 상기 리세스 채널용 트렌치는 건식식각에 의해 형성된다. 그러나, 상기 건식식각은 영역별로 편차가 발생하여 균일한 채널 길이를 확보할 수 없다.
도 1은 일반적인 리세스 채널을 갖는 반도체 소자의 단면을 나타낸 주사 전자 현미경 사진이다.
도 1을 참조하면, 리세스 채널을 형성하기 위해 필드 산화막(145)이 형성되어 있는 반도체 기판(100)을 건식 식각하여 트렌치(115)를 형성하면, 상기 트렌치(115)의 저면의 폭은 상기 트렌치의 상부의 폭보다 좁게 형성된다. 따라서, 상기 트렌치(115) 및 필드 산화막(145) 사이에는 잔류 실리콘(190)이 존재하게 된다. 후속에 상기 트렌치를 전도성 물질로 매립하고 패터닝하여 게이트 전극을 형성하면, 상기 잔류 실리콘에 의해 기생 커패시턴스가 형성되어 반도체 소자의 동작 속도를 저하시킨다.
상기 잔류 실리콘을 제거하기 위해, 과도하게 식각을 진행하면, 결과적으로 상기 트렌치의 폭을 증가시켜 후속에 게이트 전극을 패터닝하기 위한 미스 얼라인 마진이 감소하게된다. 따라서, 반도체 소자의 불량이 발생할 가능성이 증가하게 된다.
따라서, 본 발명의 목적은 채널의 길이를 향상시킬 수 있는 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 산화막 패턴이 형성된 실리콘 기판 상에 실리콘을 성장시켜 상기 산화막 패턴 사이를 매립하는 실리콘 패턴을 형성하는 단계, 상기 산화막 패턴을 제거하여 상기 실리콘 패턴으로 이루어진 제1 트렌치를 형성하는 단계, 상기 실리콘 패턴 및 제1 트렌치에 폴리실리콘을 증착시켜 제1 트렌치를 매립하는 제1 폴리실리콘막을 형성하는 단계, 상기 제1 폴리실리콘막, 실리콘 패턴 및 실리콘 기판의 일부 영역을 실질적으로 동일한 선택비를 갖는 조건으로 식각하여 제2 트렌치를 형성하는 단계, 상기 제2 트렌치를 산화물로 매립하여 필드 산화막을 형성하는 단계, 상기 제1 폴리실리콘막을 제거하여 상기 제1 트렌치를 노출시키는 단계, 상기 제1 트렌치를 매립하도록 도전막을 형성하는 단계 및 상기 실리콘 패턴 상의 상기 제2 산화막의 상부면을 노출시키도록 상기 도전막을 식각하여 상기 제1 트렌치를 매립하는 게이트 전극을 형성하는 단계로 이루어진 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법을 제공한다.
이하, 본 발명을 상세히 설명한다.
산화막 패턴이 형성된 실리콘 기판 상에 선택적 에피 성장 방식에 의해 실리콘을 성장시켜 상기 산화막 패턴 사이를 매립하는 실리콘 패턴을 형성한다.
상기 산화막 패턴을 식각액에 의해 제거하여 상기 실리콘 패턴으로 이루어진 제1 트렌치를 형성한다. 상기 식각액은 예컨대 LAL, BOE 또는 HF로 이루어진 용액을 사용할 수 있다.
상기 제1 트렌치 및 상기 실리콘 패턴 상에 균일하게 제1 산화막을 형성하고, 폴리실리콘을 도포하여 상기 제1 트렌치를 매립하는 제1 폴리실리콘막을 형성한다.
상기 제1 폴리실리콘막 상에 질화막을 형성하고, 상기 질화막 상에 포토레지스트 패턴을 형성하여 상기 질화막의 표면을 일부 노출시킨다. 상기 포토레지스트 패턴을 식각마스크로 이용하여 노출된 질화막을 식각함으로써 질화막 패턴을 형성한다. 상기 질화막 패턴을 식각 마스크로 이용하여 하부에 노출된 제1 폴리실리콘막 및 상기 실리콘 기판의 일부 영역을 동일한 선택비로 식각하여 제2 트렌치를 형성한다.
상기 제2 트렌치를 산화물로 매립하여 필드 산화막을 형성한다.
상기 실리콘 기판에 이온을 주입하여 상기 제1 트렌치의 좌우로 소오스/드레인 영역을 형성한다.
상기 제1 폴리실리콘막을 제거하여 상기 제1 트렌치를 노출시키고, 상기 제1 산화막을 제거한 후, 상기 결과물 상에 균일하게 제2 산화막을 형성한다. 이때, 상기 제1 폴리실리콘막은 HNO3, HF, CH3COOH 및 NH4IO3로 이루어진 혼합용액으로 제거된다.
상기 제1 트렌치를 매립하도록 제2 폴리실리콘막 및 도전막을 차례로 적층한다.
상기 실리콘 패턴 상의 상기 제2 산화막의 상부면을 노출시키도록 상기 도전막 및 상기 제2 폴리실리콘막을 차례로 식각하여 상기 제1 트렌치를 매립하는 제2 폴리실리콘막 패턴 및 도전막 패턴으로 이루어진 게이트 전극을 형성한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2a 내지 도 2k는 본 발명의 실시예에 의한 반도체 소자의 트랜지스터 제조방법을 나타낸 단면도이다.
도 2a를 참조하면, 실리콘 기판(200) 상에 산화물을 도포하여 제1 산화막(미도시)을 형성한다. 상기 제1 산화막을 통상의 사진 식각 공정에 의해 패터닝함으로써, 반복적으로 배열된 산화막 패턴(205)을 형성한다.
도 2b를 참조하면, 상기 산화막 패턴(205)에 의해 노출된 실리콘 기판(200) 상에 실리콘을 선택적 에피 성장(Selective Epitaxial Growth; 이하, "SEG"라고 한다.) 방식에 의해 성장시켜 실리콘막(미도시)을 형성한다. 성장된 상기 실리콘막을 화학적 기계적 연마(Chemical Mechanical Polishing; 이하, "CMP"라고 한다.) 방식에 의해 상기 산화막 패턴(205)의 상부면이 노출되도록 연마함으로써 상기 산화막 패턴(205) 사이를 실리콘이 매립하도록 실리콘 패턴(210)을 형성한다.
도 2c를 참조하면, 상기 결과물을 LAL, BOE 또는 HF로 이루어진 용액을 이용하여 식각함으로써 상기 산화막 패턴(205)만을 선택적으로 제거하여, 상기 실리콘 패턴(210)으로 이루어진 제1 트렌치(215)를 형성한다.
도 2d를 참조하면, 상기 실리콘 패턴(210) 및 상기 제1 트렌치 상에 균일하게 제2 산화막(220)을 형성한다. 상기 제2 산화막(220) 상에 폴리실리콘을 도포하여 상기 제1 트렌치를 매립하도록 상기 실리콘 패턴(210) 상에 제1 폴리실리콘막을 형성한다. 상기 제1 폴리실리콘막에 대해 통상의 CMP 공정을 진행하여 상기 제1 폴리실리콘막(225)의 상부면을 평탄화시킨다.
도 2e를 참조하면, 상기 제1 폴리실리콘막(225) 상에 질화막 및 포토레지스트막을 형성한다. 상기 질화막은 상기 포토레지스트막의 반사방지 및 하드 마스크로써 사용된다. 상기 포토레지스트막을 통상의 사진 식각 공정에 의해 패터닝하여 소정 영역을 노출시키는 포토레지스트 패턴(230)을 형성한다. 상기 포토레지스트 패턴(230)을 식각 마스크로 이용하여 노출된 질화막을 상기 제1 폴리실리콘막(225)의 상부면이 노출되도록 식각함으로써 질화막 패턴(235)을 형성한다.
도 2f를 참조하면, 통상의 에싱(ashing) 및 스트립(strip) 공정에 의해 상기 포토레지스트 패턴(230)을 제거하고, 상기 질화막 패턴(235)을 하드 마스크로 이용하여 하부에 노출된 제1 폴리실리콘막(225)을 식각하고, 제2 산화막(220) 및 실리콘 기판(200)의 일부를 차례로 식각함으로써 제2 트렌치(240)를 형성한다. 상기 제1 폴리실리콘막(225)은 실리콘으로 이루어져있어, 상기 실리콘 기판(200)과 동일한 식각비를 갖고 식각되어 전체적으로 균일한 속도로 식각된다.
도 2g를 참조하면, 식각에 의해 손상된 제2 트렌치(240)의 내벽을 보호하기 위해 내벽산화막(미도시)을 형성하고, 후속 공정에서 상기 제2 트렌치(240) 내벽을 보호하기 위해 질화막 라이너(미도시)를 균일하게 형성한다.
상기 제2 트렌치(240)를 매립하도록 산화물을 도포하고 상기 산화물에 대해 CMP 공정을 진행함으로써, 상기 제2 트렌치(240) 내부를 매립하는 필드 산화막(245) 및 라이너 패턴(250)을 형성한다.
도 2h를 참조하면, 상기 질화막 패턴(235)을 제거하여 상기 제1 폴리실리콘막(225)을 노출시키고, 상기 제1 트렌치(215)를 중심으로 좌우에 소오스/드레인 영역을 형성하기 위해, 상기 실리콘 패턴 및 기판에 대해 통상의 이온 주입 공정(Ion ImPlantation; 이하, "IIP"라고 한다.)을 진행하여 불순물을 주입(255)한다.
이때, 상기 불순물은 상기 제1 폴리실리콘막을 통해 상기 실리콘 패턴으로 주입된다. 상기 제1 폴리실리콘막은 상기 실리콘 패턴과 동일한 실리콘 기반의 막이므로, 상기 실리콘 패턴에 용이하게 도핑 프로파일을 형성할 수 있다.
도 2i를 참조하면, 상기 제1 폴리실리콘막을 HNO3, HF, CH3COOH 및 NH4IO
3 으로 이루어진 식각액에 의해 제거하고, 순차적으로 상기 제2 산화막을 제거한다. 상기 제2 산화막이 제거될 때 상기 필드 산화막이 일부 에치백된다. 바람직하게는, 상기 필드 산화막은 상기 실리콘 패턴에 걸쳐 평탄하게 형성한다. 상기 제2 산화막이 제거되어 상기 제1 트렌치(215)를 다시 노출시킨다. 상기 제1 폴리실리콘막은 상기 식각액에 의해 산화막에 비해 약 30배 이상 빠르게 식각된다. 따라서, 상기 제2 트렌치 내부의 산화막이 침식될 염려가 없다.
도 2j를 참조하면, 상기 노출된 제1 트렌치(215)를 따라 균일하게 제3 산화막(260)을 형성하고, 상기 제1 트렌치를 매립하도록 제2 폴리실리콘막(265)을 형성한다. 상기 제2 폴리실리콘막(265) 상에 금속물을 도포하여 금속막(270)을 형성하고, 절연물질을 도포하여 절연막(275)을 형성한다. 예컨대, 상기 금속물은 텅스텐과 같은 단일 금속물이거나, 실리사이드화한 금속물일 수 있다. 또한, 상기 절연막은 질화물 또는 산화물로 이루어진다.
도 2k를 참조하면, 상기 절연막(275)을 식각하고, 상기 금속막(270)을 식각한 후, 상기 제2 폴리실리콘막(265)을 차례로 식각하여 상기 제3 산화막(260)을 노출시킨다. 따라서, 제2 폴리실리콘막 패턴(265a), 금속막 패턴(270a) 및 절연막 패턴(275a)으로 이루어진 게이트 전극이 형성된다. 이때, 상기 게이트 전극의 제2 폴리실리콘막 패턴(265a)은 상기 제1 트렌치 내를 매립하고, 상기 매립 영역 좌우로 소오스/드레인 영역(미도시)이 위치함으로써, 게이트 전극 및 소오스/드레인 영역으로 이루어진 트랜지스터가 완성된다.
따라서, 상기 게이트 전극으로 전압이 인가되면, 상기 제1 트렌치의 외벽을 따라 채널이 형성되어 일반적인 트랜지스터의 채널에 비해 채널의 길이가 증가한다. 따라서, 숏 채널 영향과 같은 문제점이 극복된다.
또한, 상기 제1 트렌치는 기판을 식각하여 형성하지 않고, 막을 형성한 후, 상기 막을 패턴하여 형성된 영역을 트렌치로 사용하므로, 기판 전체에 걸쳐 균일하게 형성된다. 따라서, 반도체 소자 내에 형성된 채널의 특성이 전체적으로 균일하게 나타난다.
상술한 바와 같이 본 발명에 의하면, 실리콘 기판 상에 패턴을 형성함으로써 트렌치를 형성하고, 상기 트렌치를 실리콘으로 매립한 후, 필드 산화막을 형성한다. 상기 트렌치 상에 게이트 전극을 형성하여 상기 트렌치의 외벽을 따라 채널을 형성한다.
이와 같이, 필드 산화막을 형성하기 전에 채널용 트렌치를 실리콘 패턴에 의해 정의함으로써, 기판 전체에 걸쳐 균일한 채널 길이를 확보할 수 있으며, 채널용 트렌치 및 필드 산화막 사이에 실리콘이 잔류하는 것을 방지할 수 있다.
따라서, 추가적인 식각 공정에 의해 채널용 트렌치의 폭이 필요이상으로 증가하여 얼라인 마진을 감소시키는 문제를 원천적으로 예방할 수 있으므로, 반도체 소자의 신뢰성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 일반적인 리세스 채널을 갖는 반도체 소자의 단면을 나타낸 주사 전자 현미경 사진이다.
도 2a 내지 도 2k는 본 발명의 실시예에 의한 반도체 소자의 트랜지스터 제조방법을 나타낸 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 115 : 트렌치
145, 245 : 필드 산화막 190 : 잔류 실리콘
200 : 실리콘 기판 205 : 산화막 패턴
210 : 실리콘 패턴 215 : 제1 트렌치
220 : 제2 산화막 225 : 제1 폴리실리콘막
230 : 포토레지스트 패턴 235 : 질화막 패턴
240 : 제2 트렌치 250 : 라이너 패턴
255 : 불순물 주입 260 : 제3 산화막
265 : 제2 폴리실리콘막 265a : 제2 폴리실리콘막 패턴
270 : 금속막 270a : 금속막 패턴
275 : 절연막 275a : 절연막 패턴
Claims (8)
- 산화막 패턴이 형성된 실리콘 기판 상에 실리콘을 성장시켜 상기 산화막 패턴 사이를 매립하는 실리콘 패턴을 형성하는 단계;상기 산화막 패턴을 제거하여 상기 실리콘 패턴으로 이루어진 제1 트렌치를 형성하는 단계;상기 실리콘 패턴 및 제1 트렌치에 폴리실리콘을 증착시켜 제1 트렌치를 매립하는 제1 폴리실리콘막을 형성하는 단계;상기 제1 폴리실리콘막, 실리콘 패턴 및 실리콘 기판의 일부 영역을 실질적으로 동일한 선택비를 갖는 조건으로 식각하여 제2 트렌치를 형성하는 단계;상기 제2 트렌치를 산화물로 매립하여 필드 산화막을 형성하는 단계;상기 제1 폴리실리콘막을 제거하여 상기 제1 트렌치를 노출시키는 단계;상기 제1 트렌치를 매립하도록 도전막을 형성하는 단계; 및상기 실리콘 패턴 상의 상기 제2 산화막의 상부면을 노출시키도록 상기 도전막을 식각하여 상기 제1 트렌치를 매립하는 게이트 전극을 형성하는 단계로 이루어진 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법.
- 제1항에 있어서, 상기 제1 트렌치를 형성한 후, 상기 제1 트렌치 및 상기 실리콘 패턴 상에 균일하게 제1 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법.
- 제2항에 있어서, 상기 필드 산화막을 형성한 후, 상기 실리콘 기판에 이온을 주입하여 상기 제1 트렌치의 좌우로 소오스/드레인 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법.
- 제3항에 있어서, 상기 제1 트렌치를 노출시킨 후, 상기 제1 산화막을 제거하고, 상기 결과물 상에 균일하게 제2 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법.
- 제1항에 있어서, 상기 실리콘 패턴은 선택적 에피 성장에 의해 형성되는 것을 특징으로 하는 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법.
- 제1항에 있어서, 상기 산화막 패턴은 LAL, BOE 및 HF로 이루어진 그룹 중 선택된 어느 하나에 의해 제거되는 것을 특징으로 하는 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법.
- 제1항에 있어서, 상기 2 트렌치를 형성하는 단계는,상기 제1 폴리실리콘막 상에 질화막을 형성하는 단계;상기 질화막 상에 포토레지스트 패턴을 형성하여 상기 질화막의 표면을 일부 노출시키는 단계;상기 포토레지스트 패턴을 식각마스크로 이용하여 노출된 질화막을 식각함으로써 질화막 패턴을 형성하는 단계; 및상기 질화막 패턴을 식각 마스크로 이용하여 하부에 노출된 제1 폴리실리콘막, 실리콘 패턴 및 실리콘 기판의 일부 영역을 식각하는 단계로 이루어지는 것을 특징으로 하는 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법.
- 제1항에 있어서, 상기 제1 폴리실리콘막은 HNO3, HF, CH3COOH 및 NH4IO 3로 이루어진 식각액으로 제거되는 것을 특징으로 하는 리세스된 영역을 갖는 반도체 소자의 패턴 형성방법.
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