KR100726359B1 - 리세스된 채널을 구비하는 비휘발성 메모리 장치의 형성방법 및 그에 의해 형성된 장치 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 88
- 238000002955 isolation Methods 0.000 claims abstract description 103
- 239000010410 layer Substances 0.000 claims description 228
- 239000004065 semiconductor Substances 0.000 claims description 91
- 239000000758 substrate Substances 0.000 claims description 90
- 239000011229 interlayer Substances 0.000 claims description 41
- 238000005530 etching Methods 0.000 claims description 26
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 7
- 230000001590 oxidative effect Effects 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 20
- 239000012535 impurity Substances 0.000 description 13
- 238000002513 implantation Methods 0.000 description 10
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 239000000126 substance Substances 0.000 description 5
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 239000000463 material Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000001808 coupling effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- -1 tungsten nitride Chemical class 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
Abstract
리세스된 채널을 구비하는 비휘발성 메모리 장치의 형성 방법 및 그에 의해 형성된 장치를 제공한다. 이 방법은 리세스된 영역을 먼저 형성한 후에 소자분리막을 형성하는 것을 특징으로 한다. 이로써 DOF(Depth of Focus) 마진을 확보하기가 용이하여 리세스된 채널을 정확하게 형성할 수 있어 쇼트 채널에 따른 문제를 방지할 수 있다.
리세스된 채널, 비휘발성 메모리 장치
Description
도 1 내지 11은 본 발명의 일 예에 따라 노어형 비휘발성 메모리 장치를 형성하는 방법을 순차적으로 나타낸다.
도 12는 도 11을 I-I' 선으로 자른 단면도를 나타낸다.
도 13은 본 발명의 일 예에 따른 노어형 비휘발성 메모리 장치의 평면도를 나타낸다.
도 14a는 본 발명의 다른 예에 따른 노어형 비휘발성 메모리 장치의 평면도를 나타낸다.
도 14b는 도 14a를 II-II' 선으로 자른 단면도이다.
도 15a는 본 발명의 또 다른 예에 따른 노어형 비휘발성 메모리 장치의 평면도를 나타낸다.
도 15b는 도 15a를 III-III' 선으로 자른 단면도이다.
도 16a, 17a, 18a, 19a, 20a, 21a 및 22a는 본 발명의 다른 예에 따라 낸드형 비휘발성 메모리 장치를 형성하는 방법을 순차적으로 나타내는 공정 평면도들이다.
도 16b, 17b, 18b, 19b, 20b, 21b 및 22b는 각각 도 16a, 17a, 18a, 19a, 20a, 21a 및 22a를 IV-IV' 선으로 자른 공정 단면도들이다.
도 16c, 17c, 18c, 19c, 20c, 21c 및 22c는 각각 도 16a, 17a, 18a, 19a, 20a, 21a 및 22a를 V-V' 선으로 자른 공정 단면도들이다.
본 발명은 반도체 장치의 형성 방법 및 그에 의해 형성된 반도체 장치에 관한 것으로, 더욱 상세하게는 리세스된 채널을 구비하는 비휘발성 메모리 장치의 형성 방법 및 그에 의해 형성된 장치에 관한 것이다.
반도체 장치가 고집적화됨에 따라 채널 길이도 짧아진다. 이러한 짧은 채널 길이에 의해 펀치 쓰루(punch through)등 다양한 문제가 발생한다. 이러한 문제를 해결하기 위하여 고집적화된 반도체 장치에서 채널 길이를 길게 할 수 있는 다양한 구조 및 방법들이 연구되고 있다.
그 중에 하나로, 반도체 기판에 리세스된 영역을 형성하고, 상기 리세스된 영역 상에 게이트 패턴을 형성함으로써, 상기 리세스된 영역의 측벽과 바닥을 모두 채널 영역으로 사용하는 리세스된 채널 어레이 트랜지스터(Recessed channel array transistor, RCAT)가 제시되었다.
이러한 리세스된 채널의 형태는 비휘발성 메모리 장치에도 적용되었다. 종래의 리세스된 채널을 구비하는 비휘발성 메모리 장치를 형성하는 방법은 다음과 같 다.
먼저, 반도체 기판에 소자분리막을 형성하여 활성 영역을 한정한다. 그리고, 상기 활성 영역에 채널을 위한 리세스된 영역을 형성한다. 상기 리세스된 영역은 상기 활성 영역의 폭 보다 작은 폭을 가지도록 형성될 수 있다. 따라서, 상기 리세스된 영역을 한정하는, 상기 활성 영역보다 작은 개구부를 가지는 포토레지스트 패턴을 형성해야 한다. 반도체 소자가 고집적화될수록 상기 작은 개구부를 가지는 포토레지스트 패턴을 정확하게 형성하기가 매우 어렵다.
한편, 반도체 장치의 고집적화에 의해 부유 게이트의 폭도 작아진다. 따라서 부유 게이트를 패터닝할 때 오정렬에 대한 공정 마진이 부족하다. 이를 해결하기 위해 부유 게이트를 소자분리막과 자기 정렬(Self-align) 방법으로 형성한다. 이 경우, 소자분리막은 부유 게이트의 적절한 높이에 해당하는 높이를 가지도록 형성된다. 이렇게 소자분리막이 높게 형성된 상태에서 채널을 위한 리세스된 영역을 한정하는 포토레지스트 패턴을 형성하는 것은 DOF(Depth of Focus) 마진이 작아져 현실적으로 구현이 불가능하다.
따라서 본 발명의 기술적 과제는 신뢰성 있는 리세스된 채널을 구비하는 비휘발성 메모리 장치 및 그 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치의 형성 방법은 채널을 위한 리세스된 영역을 먼저 형성한 후에 소자분리막을 형성하 는 것을 특징으로 한다. 리세스된 영역의 깊이는 부유 게이트의 높이에 비해 상대적으로 매우 작아, 리세스된 영역을 형성한 후에 소자분리막을 위한 트렌치를 형성하는 것이 종래에 비해 DOF(Depth of Focus) 마진을 확보하기가 보다 용이하다. 따라서 리세스된 채널을 정확하게 형성하기 용이하여 쇼트 채널에 따른 펀치 쓰루등의 문제를 방지할 수 있다. 또한 본 발명에서 부유게이트가 소자분리막과 자기정렬적으로 형성되므로 오정렬이 방지된다. 이로써 신뢰성 있는 비휘발성 메모리 장치를 구현할 수 있다.
좀 더 상세하게, 본 발명에 따른 비휘발성 메모리 장치의 형성 방법은 셀 어레이 영역을 포함하는 반도체 기판을 준비하는 단계; 상기 셀 어레이 영역에서 상기 반도체 기판을 식각하여 리세스된 영역을 형성하는 단계; 상기 리세스된 영역의 일부를 포함하는 상기 반도체 기판을 식각하여 바닥의 깊이가 다르며 서로 연결된 제 1 트렌치 및 제 2 트렌치를 형성하는 단계; 상기 제 1 및 제 2 트렌치를 채워 요철 형태의 바닥 프로파일을 가지는 소자분리막을 형성하여 활성 영역을 한정하는 단계; 상기 리세스된 영역을 포함하는 상기 활성 영역의 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상에 상기 리세스된 영역을 채우는 부유 게이트, 게이트 층간절연 패턴 및 제어 게이트를 구비하는 게이트 패턴을 형성하는 단계를 구비한다.
상기 방법에 있어서, 바람직하게는 상기 제 1 및 제 2 트렌치는 상기 리세스된 영역 보다 깊으며, 상기 제 2 트렌치는 상기 제 1 트렌치 보다 깊다. 이때, 상기 제 2 트렌치의 깊이는 상기 리세스된 영역의 깊이와 상기 제 1 트렌치의 깊이의 합에 대응할 수 있다.
상기 방법은 상기 제 1 및 제 2 트렌치를 형성하기 전에, 상기 리세스된 영역이 형성된 상기 반도체 기판에 대해 산화 공정을 진행하여 상기 리세스된 영역의 바닥과 측벽에 희생 산화막을 형성하는 단계와, 상기 게이트 절연막을 형성하기 전에, 상기 희생 산화막을 제거하여 상기 리세스된 영역의 측벽과 바닥 사이의 모서리 부분을 라운딩(rounding)시키는 단계를 더 구비할 수 있다.
상기 게이트 절연막 상에 게이트 패턴을 형성하는 단계는, 상기 게이트 절연막이 형성된 상기 반도체 기판의 전면 상에 부유 게이트막을 형성하는 단계; 상기 부유 게이트막에 대해 평탄화 공정을 진행하여 상기 소자분리막의 상부면을 노출시키는 동시에 상기 소자분리막들 사이에 부유 게이트 패턴을 형성하는 단계; 게이트 층간절연막을 형성하는 단계; 제어게이트막을 형성하는 단계; 및 상기 제어게이트막, 상기 게이트 층간절연막 및 상기 부유 게이트 패턴을 패터닝하여 부유 게이트, 게이트 층간절연 패턴 및 제어 게이트를 구비하는 게이트 패턴을 형성하는 단계를 포함할 수 있다.
상기 방법은 상기 제어 게이트막을 형성하기 전에, 상기 게이트 층간절연막을 식각하여 상기 부유 게이트 패턴의 일부를 노출시키는 단계를 더 포함할 수 있으며, 여기서 상기 게이트 층간절연막 패턴은 상기 제어 게이트 보다 작은 폭을 가지도록 형성되어 상기 부유 게이트와 상기 제어 게이트는 서로 접하도록 형성될 수 있다.
본 발명의 일 양태에 따른 비휘발성 메모리 장치의 형성 방법은 셀 어레이 영역을 구비하는 반도체 기판을 준비하는 단계; 상기 반도체 기판 상에 패드 산화막 및 제 1 하드마스크막을 형성하는 단계; 상기 셀 어레이 영역에서 상기 제 1 하드마스크막과 상기 패드 산화막을 패터닝하여 상기 반도체 기판을 가로지르는 복수개의 서로 평행한 제 1 하드마스크 패턴들과 그 하부의 패드 산화막 패턴을 형성하는 단계; 상기 제 1 하드 마스크 패턴을 식각마스크로 이용하여 상기 반도체 기판을 패터닝하여 상기 반도체 기판에 복수개의 리세스된 영역들을 형성하는 단계; 상기 제 1 하드 마스크 패턴을 제거하여 상기 패드 산화막을 노출시키는 단계; 상기 패드 산화막이 노출된 상기 반도체 기판 상에 상기 리세스된 영역과 교차하며 복수개의 서로 평행한 제 2 하드마스크 패턴들을 형성하는 단계; 상기 제 2 하드마스크 패턴을 식각 마스크로 이용하여 상기 패드산화막과 그 하부의 상기 반도체 기판을 식각하여 제 1 트렌치를 형성하고 상기 리세스된 영역의 바닥의 상기 반도체 기판을 식각하여 상기 제 1 트렌치 보다 깊은 제 2 트렌치를 형성하는 단계; 상기 제 1 및 제 2 트렌치를 채워 요철 형태의 바닥 프로파일을 가지는 소자분리막을 형성하여 활성 영역을 한정하는 단계; 상기 제 2 하드마스크 패턴을 제거하는 단계; 상기 패드 산화막을 제거하여 상기 소자분리막 사이에서 상기 리세스된 영역을 포함하는 상기 반도체 기판을 노출시키는 단계; 상기 노출된 반도체 기판 상에 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상에 상기 리세스된 영역을 채우는 부유 게이트, 게이트 층간절연 패턴 및 제어 게이트를 구비하는 게이트 패턴을 형성하는 단계를 구비한다.
상기 방법에 의해 형성된 비휘발성 메모리 장치는 셀 어레이 영역을 포함하 는 반도체 기판; 상기 셀 어레이 영역에서 상기 반도체 기판을 가로지르며 활성 영역을 정의하되 요철 형태의 바닥 프로파일을 가지는 소자분리막; 상기 활성 영역 상의 게이트 절연막; 및 상기 게이트 절연막 상에 위치하는 부유 게이트, 게이트 층간절연 패턴 및 제어 게이트를 포함하는 게이트 패턴을 구비하되, 상기 활성 영역은 리세스된 영역을 구비하며, 상기 게이트 절연막은 상기 리세스된 영역의 프로파일을 따라 콘포말하게 형성되고, 상기 부유 게이트는 상기 리세스된 영역을 채우도록 형성될 수 있다.
상기 게이트 층간절연 패턴은 상기 제어 게이트보다 작은 폭을 가지며 상기 부유 게이트와 상기 제어 게이트는 서로 접하도록 형성된다. 상기 소자분리막의 깊은 바닥과 낮은 바닥의 깊이 차이는 바람직하게는 상기 리세스된 영역의 깊이에 해당한다.
본 발명의 일 양태에 따른 비휘발성 메모리 장치는 반도체 기판에 형성되어 활성 영역을 정의하되 복수개의 서로 평행한 소자분리막들; 상기 소자분리막 상에서 상기 소자분리막과 교차하며 상기 반도체 기판을 가로지르는 복수개의 서로 평행한 워드라인들; 상기 워드라인과 상기 활성 영역 사이에 개재된 부유 게이트; 상기 워드라인과 부유 게이트 사이에 개재된 게이트 층간절연 패턴; 상기 부유 게이트와 상기 활성 영역 사이에 개재된 게이트 절연막; 및 상기 워드라인 사이의 상기 반도체 기판과 전기적으로 연결되며 상기 워드라인 상에서 상기 워드라인과 교차하는 비트라인을 구비하되, 상기 부유 게이트 하부의 상기 활성 영역은 리세스된 영역을 구비하며, 상기 게이트 절연막은 상기 리세스된 영역의 프로파일을 따라 콘포 말하게 형성되고, 상기 부유 게이트는 상기 리세스된 영역을 채우도록 형성되며, 상기 소자분리막은 상기 비트라인을 따라 굴곡진 요철 형태의 바닥 프로파일을 가진다.
바람직하게는 상기 리세스된 영역과 상기 소자분리막의 깊은 바닥은 일직선을 따라 배치된다.
본 발명의 다른 양태에 따른 비휘발성 메모리 장치는 반도체 기판에 형성되어 활성 영역을 정의하며 복수개의 서로 평행한 소자분리막들; 상기 활성 영역의 상부를 가로지르되 서로 평행한 스트링 선택 라인 및 접지 선택 라인; 상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에 배치되되 상기 활성 영역의 상부를 가로지르는 복수개의 평행한 워드 라인들; 상기 워드라인과 상기 활성 영역 사이에 개재된 제 1 부유 게이트; 상기 워드라인과 상기 제 1 부유 게이트 사이에 개재된 제 1 게이트 층간절연 패턴; 상기 제 1 부유 게이트와 상기 활성 영역 사이에 개재된 제 1 게이트 절연막; 상기 선택 라인과 상기 활성 영역 사이에 개재된 제 2 게이트 절연막; 및 상기 선택 라인에 인접하는 상기 활성 영역과 전기적으로 접하며 상기 선택 라인과 교차하는 비트라인을 구비하되, 상기 선택 라인 하부의 상기 활성 영역은 리세스된 영역을 구비하며, 상기 제 2 게이트 절연막은 상기 리세스된 영역의 프로파일을 따라 콘포말하게 형성되고, 상기 소자분리막은 상기 비트라인을 따라 굴곡진 요철 형태의 바닥 프로파일을 가진다.
바람직하게는 상기 부유 게이트는 상기 소자분리막의 측벽과 정렬된 측벽을 가진다.
이하 본발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하도록한다. 본 발명은 실시예에 한정되지 않고, 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
<실시예 1>
도 1 내지 11은 본 발명의 일 예에 따라 노어(NOR)형 비휘발성 메모리 장치를 형성하는 방법을 순차적으로 나타낸다.
도 1을 참조하면, 반도체 기판(1)의 전면 상에 패드 산화막(미도시)을 형성한다. 상기 패드 산화막 상에 제 1 하드마스크막(미도시)을 형성한다. 상기 반도체 기판(1)은 실리콘 단결정 기판일 수 있으며 셀 어레이 영역과 주변회로 영역등 다양한 영역을 포함할 수 있다. 본 실시예에서는 상기 반도체 기판(1)은 셀 어레이 영역을 나타낸다. 상기 제 1 하드마스크막은 실리콘질화막, 실리콘산화질화막 또는/그리고 포토레지스트로 형성될 수 있다. 상기 제 1 하드마스크막 상에 리세스된 채널 영역을 한정하는 개구부를 가지는 제 1 포토레지스트 패턴(미도시)을 형성한다. 상기 제 1 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 상기 제 1 하 드마스크막을 식각하여 제 1 하드마스크 패턴(5)을 형성한다. 상기 제 1 하드마스크 패턴(5)은 포토리소그라피 공정으로 형성되는 포토레지스트 패턴일 수 있다. 상기 하드마스크 패턴(5)에 의해 한정되는 개구부의 폭(즉 제1 폭인 W1이 된다.)을 보다 줄이기 위하여 화학적 부착 공정(chemical attachment process)을 도입할 수 있다. 즉, 상기 하드마스크 패턴(5)이 형성된 상태에서, 포토레지스트 계열의 물질을 코팅하고 열처리하면, 포토레지스트 계열의 물질이 상기 하드마스크 패턴(5)의 표면에 부착되는 동시에 오그라들어서(shrinked) 상기 하드마스크 패턴(5) 사이에 상기 제1 폭(W1)보다 더 작은 폭을 가지는 개구부가 형성될 수 있다. 상기 하드마스크 패턴(5) 자체가 포토리소그라피 공정, 식각 공정 또는/그리고 화학적 부착 공정을 복합적으로 사용하여 형성될 수 있다.
상기 제 1 하드마스크 패턴(5)을 식각 마스크로 이용하여 상기 패드 산화막을 식각하여 패드 산화막 패턴(3)을 형성한다. 그리고 연속적으로 그 하부의 상기 반도체 기판(1)을 식각하여 상기 반도체 기판(1)의 표면(2)보다 낮은 제 1 깊이(D1)와 제 1 폭(W1)의 바닥을 가지는 리세스된 영역(7)을 형성한다. 상기 리세스된 영역(7)은 후속의 리세스된 채널이 형성될 영역이다. 상기 리세스된 영역(7)들은 복수개의 서로 평행한 라인 형태로 형성된다. 여기서, 후속의 트렌치를 형성하기 전에, 평탄한 상기 반도체 기판(1) 상의 평탄한 상기 제 1 하드마스크막 상에 상기 제 1 포토레지스트 패턴을 형성하므로 DOF 마진을 확보할 수 있다. 따라서 상기 리세스된 영역들(7)을 원하는 폭과 깊이를 가지도록 정확하게 형성할 수 있다.
도 2를 참조하면, 상기 리세스된 영역(7)이 형성된 상기 반도체 기판(1)에 대해 산화 공정을 진행하여 상기 리세스된 영역(7)의 바닥과 측벽에 희생 산화막(9)을 형성한다. 상기 산화 공정으로, 상기 리세스된 영역(7)의 바닥과 측벽이 만나는 모서리에서 점선의 원(E) 안에서와 같이 상기 희생산화막(9)은 라운딩된다.
도 3을 참조하면, 상기 제 1 하드마스크 패턴(5) 인산등을 이용하여 제거한다. 이때 상기 희생 산화막(9)과 상기 패드 산화막 패턴(3)은 상기 반도체 기판(1)을 보호하는 역할을 한다. 상기 제 1 하드마스크 패턴(5)이 제거된 상태에서 상기 반도체 기판(1)의 전면 상에 제 2 하드마스크막(미도시)을 형성한다. 상기 제 2 하드마스크막은 바람직하게는 상기 리세스된 영역(7)의 폭(W1)의 1/2 이상의 두께를 가지도록 형성되어 상기 리세스된 영역(7)을 채우며 평탄한 상부면을 가지도록 형성된다. 상기 제 2 하드마스크막 상에 제 2 포토레지스트 패턴(미도시)을 형성한다. 이때, 상기 제 2 포토레지스트 패턴(미도시)이 평탄한 상기 제 2 하드마스크막 상에 형성되므로 DOF 마진을 확보할 수 있어 상기 제 2 포토레지스트 패턴을 정확하게 형성될 수 있다. 상기 제 2 포토레지스트 패턴을 식각마스크로 이용하여 상기 제 2 하드마스크막을 패터닝하여 제 2 하드마스크 패턴(11)을 형성한다. 상기 제 2 하드마스크 패턴(11)은 상기 리세스된 영역(7)과 교차하는 복수개의 서로 평행한 라인 형태로 형성되며, 후속에 소자분리막이 형성되는 위치를 한정한다. 상기 제 2 포토레지스트 패턴이 정확하게 형성되므로 이를 식각마스크로 이용하여 형성되는 상기 제 2 하드마스크 패턴(11)도 정확하게 형성될 수 있다. 상기 제 2 하드마스크 패턴(11)은 상기 리세스된 영역(7)의 일부를 채운다. 상기 제 2 하드마스크 패턴(11)은 실리콘질화막 또는 실리콘산화질화막으로 형성될 수 있다.
도 4를 참조하면, 상기 제 2 하드마스크 패턴(11)을 식각마스크로 이용하여 상기 패드 산화막 패턴(3)과 상기 희생 산화막(9) 및 그 하부의 상기 반도체 기판(1)을 식각하여 제 2 깊이(D2)를 가지는 제 1 트렌치(13) 및 상기 제 1 트렌치(13)과 연결되며 제 3 깊이(D3)를 가지는 제 2 트렌치(15)를 형성한다. 상기 제 1 트렌치(13)는 상기 패드산화막 패턴(3)의 하부의 상기 반도체 기판(1)이 식각되어 형성되고, 상기 제 2 트렌치(15)는 상기 리세스된 영역(7)의 하부의 상기 반도체 기판(1)이 식각되어 형성된다. 따라서, 상기 제 3 깊이(D3)는 상기 제 1 트렌치(13)의 깊이인 상기 제 2 깊이(D2)와 상기 리세스된 영역(7)의 깊이인 상기 제 1 깊이(D1)의 합에 대응한다.
도 5를 참조하면, 상기 반도체 기판(1)의 전면 상에 소자분리막(17)을 상기 제 1 트렌치(13)의 폭의 1/2 이상의 두께를 가지도록 형성하여 상기 제 1 트렌치(13) 및 상기 제 2 트렌치(15)를 채운다. 상기 소자분리막(17)은 열산화막, 실리콘질화막, 실리콘산화질화막, HDP(High Density Plasma) 산화막 및 BPSG(Boron Phosphorus Silicate Glss)을 포함하는 그룹에서 선택되는 적어도 하나의 단층 및 복수층의 구조로 형성될 수 있다. 상기 소자분리막(17)에 대해 평탄화 공정을 진행하여 상기 제 2 하드마스크 패턴(11)을 노출시키는 동시에 상기 제 2 하드마스크 패턴(11)과 동일한 높이를 가지는 소자분리막(17)을 형성한다. 상기 평탄화 공정은 화학적 기계적 연마 공정(Chemical Mechanical Polishing Process) 또는 에치백(etch back) 일 수 있다. 상기 소자분리막(17)의 바닥의 프로파일은 상기 제 1 및 제 2 트렌치들(13,15)에 의해 굴곡진 요철 형태를 가진다. 상기 소자분리막(17) 에 의해 활성 영역이 한정된다.
도 6을 참조하면, 상기 노출된 제 2 하드마스크 패턴(11)을 인산등을 이용하여 제거한다. 이로써, 상기 소자분리막(17)의 상부 측벽, 상기 패드 산화막 패턴(3) 및 상기 리세스된 영역(7) 안의 상기 희생 산화막(9)이 노출된다.
도 7을 참조하면, 불산 등을 이용하여 상기 패드 산화막 패턴(3)과 상기 희생산화막(9)을 제거한다. 상기 소자분리막(17)이 산화막 계열로 형성될 경우, 상기 산화막들(3, 9)을 제거할 때 상기 소자분리막(17)의 일부도 함께 제거된다. 이로써, 상기 반도체 기판(1)의 표면(2)이 노출된다. 상기 희생산화막(9)이 제거됨으로써, 상기 리세스된 영역(7)의 상기 반도체 기판(1)도 노출된다. 도 7에서 보이지는 않지만, 상기 희생산화막(9)에 의해 도 2의 E부분과 같이 노출된 상기 리세스된 영역(7)의 하부 모서리는 라운드진다.
도 8을 참조하면, 산화 공정을 진행하여 상기 노출된 반도체 기판(1)의 표면에 게이트 절연막(19)이 형성된다. 상기 게이트 절연막(19)은 상기 리세스된 영역(7)의 프로파일을 따라 콘포말하게 형성된다. 상기 리세스된 영역(7)의 모서리가 라운드지므로 상기 게이트 절연막(19)도 상기 리세스된 영역(7)의 모서리에서 라운드진다. 따라서 후속의 소자 구동시 전계가 집중되는 것을 방지할 수 있다.
도 9를 참조하면, 상기 반도체 기판(1)의 전면 상에 부유 게이트막(미도시)을 형성하여 상기 소자분리막들(17) 사이를 채운다. 그리고, 상기 부유 게이트막에 대해 평탄화 공정을 진행하여 상기 소자분리막(17)의 상부면을 노출시키는 동시에 상기 소자분리막(17) 사이에 부유 게이트 패턴(21)을 형성한다. 여기서 상기 부유 게이트 패턴(21)이 상기 소자분리막(17)과 자기 정렬적으로 형성되므로 오정렬이 발생하지 않고, 공정 마진을 확보할 수 있다. 상기 부유 게이트막은 예를 들면 불순물이 도핑된 폴리실리콘으로 형성될 수 있다. 상기 평탄화 공정은 화학적 기계적 연마 공정(Chemical Mechanical Polishing Process) 또는 에치백(etch back) 일 수 있다. 상기 평탄화 공정에서, 상기 소자분리막(17)은 평탄화 저지막으로 사용된다.
도 10을 참조하면, 상기 평탄화 공정이 완료된 후에, 노출된 상기 소자분리막(17)의 상부를 일부 제거하여 상기 소자분리막(17)의 높이를 상기 부유게이트 패턴(21)의 상부면 보다 낮출 수 있다. 이는 후속의 부유 게이트와 제어게이트 간의 중첩 면적을 높여 커플링 효과를 증가시키고 프로그램 효율 등을 개선하기 위함이다. 상기 소자분리막(17)의 상부를 제거하는 공정은 건식 식각 또는 습식 식각으로 진행될 수 있다. 상기 소자분리막(17)의 상부를 일부 제거한 후에, 상기 반도체 기판(1)의 전면 상에 게이트 층간절연막(23)을 형성한다. 상기 게이트 층간절연막(23)은 예를 들면, 실리콘산화막, 실리콘질화막, 실리콘산화질화막, 하프늄산화막, 탄탈륨산화막 및 알루미늄산화막을 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다. 상기 게이트 층간절연막(23) 상에 제어게이트막(25)을 형성한다. 상기 제어 게이트막(25)은 불순물이 도핑된 폴리실리콘, 텅스텐, 텅스텐실리사이드, 및 텅스텐질화막을 포함하는 포함하는 그룹에서 선택되는 적어도 하나의 막으로 형성될 수 있다.
도 12는 도 11을 I-I' 선으로 자른 단면도를 나타낸다.
도 11 및 12를 참조하면, 상기 리세스된 영역(7)과 중첩되며 상기 소자분리 막(17)과 교차하는 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 상기 제어게이트막(25), 상기 게이트 층간절연막(23) 및 상기 부유 게이트 패턴(21)을 식각한다. 이로써 워드라인(Word line, WL)(또는 제어게이트, 25a), 그 하부의 게이트 층간절연 패턴(23a) 및 그 하부의 부유 게이트(21a)를 포함하는 게이트 패턴(26)을 형성한다. 상기 부유 게이트(21a)는 상기 리세스된 영역(7)을 채우도록 형성된다. 상기 부유 게이트(21a)의 폭인 제 2 폭(W2)은 상기 리세스된 영역(7)의 폭인 상기 제 1 폭(W1)과 같거나 클 수 있다. 도시하지는 않았지만, 상기 워드라인(25a) 상에 캐핑막 패턴이 형성될 수 있다. 또한, 상기 워드라인의 측벽을 덮는 스페이서를 형성할 수도 있다. 도 11에서 마스크 패턴(미도시)을 식각 마스크로 이용하여 인접하는 두개의 워드라인(25a) 사이의 소자분리막(17)을 제거하여 상기 반도체 기판(11)을 노출시킬 수 있다. 상기 워드라인(25a)을 이온주입 마스크로 이용하여 상기 반도체 기판(1)에 불순물을 주입하여 불순물 주입 영역(27)을 형성한다.
도 11 및 12의 비휘발성 메모리 장치는 도 13의 평면도를 가지는 노어형 비휘발성 메모리 장치에 대응될 수 있다. 즉, 도 11의 비휘발성 메모리 장치는 도 13의 A 부분을 잘라낸 사시도일 수 있으며, 도 12는 도 13의 A 부분 안의 I-I'선으로 자른 단면도일 수 있다. 도 11 및 12에는 후속 공정으로 형성되는 도 13의 비트라인 콘택(Bit line contact, BLC) 및 비트라인(Bit line, BL)은 도시되지 않았다. 도 11 및 도 12에서 두 워드라인(25a) 사이에 위치하는 불순물 주입 영역(27)은 도 13에서 공통 소오스 라인(Common source line, CSL)에 대응된다.
도 11 내지 13을 참조하여, 상기 방법으로 형성된 노어형 비휘발성 메모리 장치를 살펴보면, 반도체 기판(1)에 활성 영역을 정의하는 복수개의 소자분리막(17)들이 서로 평행하게 배치되고, 상기 소자분리막(17)에 의해 한정된 상기 활성 영역을 가로지르는 복수개의 워드라인들(WL, 25a)이 서로 평행하게 배치된다. 하나의 워드라인(WL, 25a)과 일 측에 이웃하는 워드라인(WL, 25a) 사이의 활성 영역에 배치되는 상기 불순물 주입 영역(27)은 공통 드레인 영역(미도시)에 해당하며, 상기 하나의 워드라인(WL, 25a)과 다른 측에 이웃하는 워드라인(WL, 25a) 사이의 활성 영역에 배치되는 상기 불순물 주입 영역(27)은 공통 소오스 라인(CSL)에 해당한다. 상기 공통 드레인 영역에는 도 13의 비트라인 콘택(BLC)가 형성되며, 상기 비트라인 콘택(BLC)와 접하며 상기 워드라인(WL, 25a)과 교차하도록 복수개의 비트라인(BL)들이 서로 평행하도록 배치된다. 여기서 상기 소자분리막(17)의 바닥 프로파일은 상기 워드라인(WL, 25a) 하부에서 상기 비트라인(BL)을 따라 깊은 바닥(15)과 얕은 바닥(13)으로 구성된 굴곡진 요철 형태를 가진다. 상기 노어형 비휘발성 메모리 장치에 따르면, 리세스된 영역(7)의 주변에는 소자분리막(17)의 깊은 바닥(15)이 인접하도록 배치된다. 리세스된 영역(7)의 깊이 만큼 소자분리막(17)의 바닥(15)이 깊어지므로, 상기 노어형 비휘발성 메모리 장치의 동작시, 소자분리막(17)막을 통해 이웃하는 셀로 누설전류가 흐르는 것을 확실히 방지할 수 있다.
따라서, 본 실시예에 따른 노어형 비휘발성 메모리 장치의 형성 방법 및 그에 의해 형성된 낸드형 비휘발성 메모리 장치를 살펴보면, 채널을 위한 리세스된 영역을 먼저 형성한 후에 소자분리막을 위한 트렌치를 형성하므로, 종래에 비해 DOF 마진을 확보하기가 보다 용이하여, 정확하게 리세스된 채널 영역을 형성할 수 있다. 또한 부유 게이트가 소자분리막과 자기 정렬적으로 형성되어 오정렬을 방지할 수 있다. 이로써 신뢰성 있는 노어형 비휘발성 메모리 장치를 구현할 수 있다.
도 11 내지 도 13의 노어형 비휘발성 메모리 장치를 도 14a나 도 15a처럼 보다 확대 적용할 수 있다. 도 14a는 본 발명의 다른 예에 따른 노어형 비휘발성 메모리 장치의 평면도를 나타낸다. 도 14b는 도 14a를 II-II' 선으로 자른 단면도이다. 도 15a는 본 발명의 또 다른 예에 따른 노어형 비휘발성 메모리 장치의 평면도를 나타낸다. 도 15b는 도 15a를 III-III' 선으로 자른 단면도이다.
도 14a 및 14b를 참조하면, 공통 소오스 라인(CSL)에 전압을 인가하기 위한 공통 소오스 라인 콘택(CSLC)이 상기 공통 소오스 라인(CSL) 상에 배치된다. 그리고 워드라인(WL)들은 상기 공통 소오스 라인 콘택(CSLC)에 인접한 영역에서 상기 공통 소오스 라인 콘택(CSLC) 쪽으로 오목해진다. 즉, 상기 워드라인(WL)들은 상기 공통 소오스 라인 콘택(CSLC)에 인접하며 상기 공통 소오스 라인 콘택(CSLC)에 오목한 워드라인 측벽(25b)을 가진다. 이는 상기 공통 소오스 라인 콘택(CLSC)을 형성할 때, 상기 워드라인들(WL) 사이의 간격을 넓혀 공정 마진을 확보하기 위함이다. 또한 도 14a 및 도 14b의 노어형 비휘발성 메모리 장치에서는 상기 공통 소오스 라인 콘택(CSLC)에 인접한 워드라인(WL) 하부에도 리세스된 영역(7)이 형성된다. 상기 공통 소오스 라인 콘택(CSLC)에 인접한 워드라인(WL) 하부에 위치하는 리세스된 영역(7)은 상기 오목한 워드라인 측벽(25b)을 따라 상기 공통 소오스 라인 콘택(CSLC) 쪽으로 오목한 측벽을 가진다. 게다가 상기 공통 소오스 라인 콘택(CSLC)에 인접한 소자분리막(17) 하부에도 깊은 바닥(15)이 위치하며 상기 깊은 바닥(15)의 측벽의 일부는 휘어지게 된다. 이로써 도 14a의 평면도 상에서는 상기 깊은 바닥(15)의 측벽과 상기 리세스된 영역(7)의 측벽은 연결되며 워드라인(WL)의 측벽 프로파일을 따른다. 그외의 구성 요소는 도 11 내지 도 13을 참조하여 설명된 노어형 비휘발성 메모리 장치와 동일하다.
도 14a 및 도 14b의 구조를 가지는 노어형 비휘발성 메모리 장치를 형성하는 과정은 도 1 내지 도 11을 참조하여 설명한 방식과 동일하나, 하나의 차이점으로는 도 1에서 리세스된 영역(7)을 도 14a에서 리세스된 영역(7)과 깊은 바닥(15)으로 이어진 선과 동일한 측벽 프로파일을 가지도록 형성하는 것을 들 수 있다. 즉, 이러한 프로파일을 가지는 상기 리세스된 영역(7)을 형성하기 위해서는 상기 프로파일을 가지는 하드마스크 패턴(5)을 형성하여야 한다. 이때 상기 하드마스크 패턴(5)은 화학적 부착 공정(chemical attachment process)을 적용하여 형성하는 것이 보다 용이하다.
한편, 도 15a 및 도 15b를 참조하면, 도 14a에서와 같이 워드라인(WL)이 공통 소오스 라인 콘택(CSLC)에 인접한 영역에서 상기 공통 소오스 라인 콘택(CSLC) 쪽으로 오목해지나, 상기 워드라인(WL) 하부의 활성 영역에는 리세스된 영역(7)이 존재하지 않는다. 그리고 상기 공통 소오스 라인 콘택(CSLC)에 인접한 소자분리막들(17)은 도 14a에서처럼 휘어진 측벽의 깊은 바닥(15)이 존재하지 않는다. 도 15a 에 개시된 노어형 비휘발성 메모리 장치에서 리세스된 영역(7)과 깊은 바닥(15)은 서로 연결되어 직선을 이루며 워드라인(WL)의 직선 부분의 하부에만 존재한다. 따라서 도 15b에서처럼, 상기 공통 소오스 라인 콘택(CSLC)에 인접한 소자분리막(17) 은 얕은 바닥(13)과 깊은 바닥(15)으로 이루어진 요철 형태의 바닥 프로파일을 가진다.
도 15a 및 도 15b의 구조를 가지는 노어형 비휘발성 메모리 장치를 형성하는 과정은 도 1 내지 도 11을 참조하여 설명한 방식과 동일하나, 하나의 차이점으로는 도 1에서 리세스된 영역(7)을 도 15a에서 리세스된 영역(7)과 깊은 바닥(15)으로 이어진 직선과 동일한 측벽 프로파일을 가지도록 형성하는 것을 들 수 있다. 이러한 직선 프로파일을 가지는 상기 리세스된 영역(7)을 형성하기 위한 하드마스크 패턴(도 1의 5)은 포토리소그라피 공정을 이용하여 형성되는 것이 보다 용이하다.
<실시예 2>
본 실시예에서는 본 발명을 낸드형 비휘발성 메모리 장치의 형성 방법에 적용하는 예를 나타낸다. 도 16a, 17a, 18a, 19a, 20a, 21a 및 22a는 본 발명의 다른 예에 따라 낸드형 비휘발성 메모리 장치를 형성하는 방법을 순차적으로 나타내는 공정 평면도들이다. 도 16b, 17b, 18b, 19b, 20b, 21b 및 22b는 각각 도 16a, 17a, 18a, 19a, 20a, 21a 및 22a를 IV-IV' 선으로 자른 공정 단면도들이다. 도 16c, 17c, 18c, 19c, 20c, 21c 및 22c는 각각 도 16a, 17a, 18a, 19a, 20a, 21a 및 22a를 V-V' 선으로 자른 공정 단면도들이다.
도 16a, 16b, 및 16c를 참조하면, 반도체 기판(100)의 전면 상에 패드 산화막(미도시)을 형성한다. 상기 패드 산화막 상에 제 1 하드마스크막(미도시)을 형성한다. 본 실시예에서는 상기 반도체 기판(1)은 셀 어레이 영역을 나타낸다. 상기 제 1 하드마스크막은 실리콘질화막 또는 실리콘산화질화막으로 형성될 수 있다. 상 기 제 1 하드마스크막 상에 리세스된 채널 영역을 한정하는 개구부를 가지는 제 1 포토레지스트 패턴(미도시)을 형성한다. 상기 제 1 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 상기 제 1 하드마스크막을 식각하여 제 1 하드마스크 패턴(104)을 형성한다. 상기 제 1 하드마스크 패턴(104)을 식각 마스크로 이용하여 상기 패드 산화막을 식각하여 패드 산화막 패턴(102)을 형성하고, 그 하부의 상기 반도체 기판(100)을 식각하여 제 1 깊이(D1)와 제 1 폭(W1)을 가지는 리세스된 영역(106)을 형성한다. 상기 리세스된 영역(106)은 후속에 접지선택 라인(Ground Selection Line) 및 스트링 선택 라인(String Selection Line)의 리세스된 채널이 형성될 영역이다. 상기 리세스된 영역(106)들은 복수개의 서로 평행한 라인 형태로 형성된다. 여기서, 후속의 트렌치를 형성하기 전에, 평탄한 상기 반도체 기판(100) 상의 평탄한 상기 제 1 하드마스크막 상에 상기 제 1 포토레지스트 패턴을 형성하므로 DOF 마진을 확보할 수 있다. 따라서 상기 리세스된 영역들(106)을 원하는 폭과 깊이를 가지도록 정확하게 형성할 수 있다.
도 17a, 17b, 및 17c를 참조하면, 상기 리세스된 영역(106)이 형성된 상기 반도체 기판(100)에 대해 산화 공정을 진행하여 상기 리세스된 영역(106)의 바닥과 측벽에 희생 산화막(108)을 형성한다. 상기 산화 공정으로, 상기 리세스된 영역(106)의 바닥과 측벽이 만나는 모서리에서 점선의 원(E) 안에서와 같이 상기 희생산화막(108)은 라운딩된다. 상기 제 1 하드마스크 패턴(104) 인산등을 이용하여 제거한다. 이때 상기 희생 산화막(108)과 상기 패드 산화막 패턴(102)은 상기 반도체 기판(100)을 보호하는 역할을 한다. 상기 제 1 하드마스크 패턴(5)이 제거된 상 태에서 후속의 소자분리막을 정의하는 제 2 하드마스크 패턴(110)을 형성한다. 상기 제 2 하드마스크 패턴(110)은 상기 리세스된 영역(106)과 교차하며, 복수개의 서로 평행한 라인 형태로 형성되며 상기 소자분리막이 형성될 곳의 상기 패드 산화막(102)과 희생 산화막(108)을 노출시킨다.
계속해서, 상기 제 2 하드마스크 패턴(110)을 식각 마스크로 이용하여 노출된 상기 패드 산화막 패턴(102)과 상기 희생 산화막(108) 및 그 하부의 상기 반도체 기판(1)을 식각하여 제 2 깊이(D2)를 가지는 제 1 트렌치(112) 및 상기 제 1 트렌치(112)과 연결되며 제 3 깊이(D3)를 가지는 제 2 트렌치(114)를 형성한다. 상기 제 1 트렌치(112)는 상기 패드산화막 패턴(102)의 하부의 상기 반도체 기판(100)이 식각되어 형성되고, 상기 제 2 트렌치(114)는 상기 리세스된 영역(106)의 하부의 상기 반도체 기판(100)이 식각되어 형성된다. 따라서, 상기 제 3 깊이(D3)는 상기 제 1 트렌치(112)의 깊이인 상기 제 2 깊이(D2)와 상기 리세스된 영역(106)의 깊이인 상기 제 1 깊이(D1)의 합에 대응한다.
도 18a, 18b 및 18c를 참조하면, 상기 반도체 기판(100)의 전면 상에 소자분리막(116)을 상기 제 1 트렌치(112)의 폭의 1/2 이상의 두께를 가지도록 형성하여 상기 제 1 트렌치(112) 및 상기 제 2 트렌치(114)를 채운다. 상기 소자분리막(116)은 열산화막, 실리콘질화막, 실리콘산화질화막, HDP(High Density Plasma) 산화막 및 BPSG(Boron Phosphorus Silicate Glss)을 포함하는 그룹에서 선택되는 적어도 하나의 단층 구조 또는 복수층의 구조로 형성될 수 있다. 상기 소자분리막(116)에 대해 평탄화 공정을 진행하여 상기 제 2 하드마스크 패턴(110)을 노출시키는 동시 에 상기 제 2 하드마스크 패턴(110)과 동일한 높이를 가지는 소자분리막(116)을 형성한다. 상기 소자분리막(116)의 바닥의 프로파일은 상기 제 1 및 제 2 트렌치들(112,114)에 의해 굴곡진 요철 형태를 가진다. 상기 소자분리막(116)에 의해 활성 영역이 한정된다.
도 19a, 19b, 및 19c을 참조하면, 상기 노출된 제 2 하드마스크 패턴(110)을 인산등을 이용하여 제거한다. 이로써, 상기 소자분리막(116)의 상부 측벽, 상기 패드 산화막 패턴(102) 및 상기 리세스된 영역(106) 안의 상기 희생 산화막(108)이 노출된다. 불산 등을 이용하여 상기 패드 산화막 패턴(102)과 상기 희생산화막(108)을 제거한다. 이로써, 상기 반도체 기판(100)의 표면이 노출된다. 산화 공정을 진행하여 상기 노출된 반도체 기판(100)의 표면에 게이트 절연막(118)이 형성된다. 상기 게이트 절연막(118)은 상기 리세스된 영역(106)의 프로파일을 따라 콘포말하게 형성된다. 상기 리세스된 영역(106)의 모서리가 라운드지므로 상기 게이트 절연막(118)도 상기 리세스된 영역(106)의 모서리에서 라운드진다. 상기 반도체 기판(100)의 전면 상에 부유 게이트막(미도시)을 형성하여 상기 소자분리막들(116) 사이를 채운다. 그리고, 상기 부유 게이트막에 대해 평탄화 공정을 진행하여 상기 소자분리막(116)의 상부면을 노출시키는 동시에 상기 소자분리막(116) 사이에 부유 게이트 패턴(120)을 형성한다.
도 20a, 20b, 및 20c을 참조하면, 상기 소자분리막(116)의 상부를 일부 제거한다. 상기 반도체 기판(100)의 전면 상에 게이트 층간절연막(122)을 형성한다. 그리고 상기 게이트 층간절연막(122)을 일부 식각하여 상기 부유 게이트 패턴(120)과 상기 소자분리막(116)을 일부 노출시킨다. 상기 노출된 부유 게이트 패턴(120)은 스트링 선택 라인과 접지 선택 라인의 부유 게이트를 구성한다.
도 21a, 21b, 및 21c를 참조하면, 상기 반도체 기판(100)의 전면 상에 제어게이트막(124) 및 캐핑막(126)을 적층한다. 그리고, 상기 캐핑막(미도시), 상기 제어게이트막, 상기 게이트 층간절연막(122) 및 상기 부유 게이트 패턴(120)을 식각한다. 이로써 워드라인(Word line, WL)(또는 제어게이트, 124), 그 하부의 게이트 층간절연 패턴(122a) 및 그 하부의 부유 게이트(120a)를 포함하는 접지선택 라인(GSL), 스트링 선택 라인(SSL) 및 워드라인(WL)을 형성한다. 상기 접지 선택 라인(GSL)과 상기 스트링 선택 라인(SSL)에서는 상기 게이트 층간절연 패턴(122a)의 폭이 상기 선택 라인들의 폭보다 짧게 형성되어 상기 제어 게이트(124)와 상기 부유 게이트(120a)가 접하도록 형성된다. 이는 후속의 소자의 프로그램시, 상기 선택 라인들이 약하게 프로그램되어 문턱 전압 상승을 방지하기 위함이다. 상기 선택 라인들의 상기 부유 게이트(120a)는 상기 리세스된 영역(106)을 채우도록 형성된다. 상기 부유 게이트의 폭인 제 2 폭(W2)은 상기 리세스된 영역(106)의 폭인 제 1 폭(W1)과 같거나 보다 클 수 있다. 또는 상기 제 2 폭(W2)은 상기 제 1 폭(W1)보다 작을 수 있다.
본 실시예에서 상기 리세스된 영역(106)은 워드라인(WL, 124) 하부에는 형성되지 않으나, 리세스된 영역이 워드라인 하부에도 형성될 수 있음은 당업자에게 자명한 것이다.
도 22a, 22b, 및 22c를 참조하면, 상기 각각의 라인들(WL, SSL, GSL)을 각각 이온주입 마스크로 이용하여 상기 활성 영역에 불순물 주입 공정을 진행하여 불순물 주입 영역(132)을 형성한다. 상기 불순물 주입 영역(132)에 도핑된 불순물의 종류 및 농도는 위치에 따라 다양할 수 있다. 상기 각각의 라인들(WL, SSL, GSL)의 측벽에 스페이서(130)을 형성한다. 상기 스페이서(130)은 실리콘 질화막, 실리콘 산화막 및 실리콘 산화질화막을 포함하는 그룹에서 선택되는 적어도 하나의 물질로 형성될 수 있다. 그리고, 상기 반도체 기판(100)의 전면 상에 층간절연막(134)을 형성한다. 접지 선택 라인(GSL)과 이웃하는 접지 선택 라인(GSL) 사이에서 상기 층간절연막(134)을 관통하여 상기 불순물 주입 영역(132)과 접하는 공통 소오스 라인(CSL, 136)을 형성한다. 그리고, 스트링 선택 라인(SSL)과 이웃하는 스트링 선택 라인(SSL) 사이에서 상기 층간절연막(134)을 관통하여 상기 불순물 주입 영역(132)과 접하는 비트라인 콘택(BLC, 138)을 형성한다. 그리고 상기 층간절연막(134) 상에 상기 비트라인 콘택(BLC, 138)과 접하며 상기 라인들(SSL, GSL, WL)과 교차하는 비트라인(BL, 140)을 형성한다.
도 22a, 22b, 및 22c를 참조하여, 상기 방법으로 형성된 낸드형 비휘발성 메모리 장치를 살펴보면, 반도체 기판(1)에 활성 영역을 정의하는 복수개의 소자분리막(116)들이 서로 평행하게 배치되고, 상기 소자분리막(116)에 의해 한정된 상기 활성 영역을 가로지르는 스트링 선택 라인(SSL)과 접지 선택 라인(GSL)이 서로 평행하게 배치된다. 상기 선택 라인들(SSL, GSL) 사이에는 복수개의 워드라인들(WL)이 서로 평행하게 배치된다. 상기 접지 선택 라인(GSL)과 이웃하는 접지 선택 라인(GSL) 사이의 불순물 주입 영역(132)들은 공통 소오스 라인(CSL, 136)에 의해 연 결되고, 상기 스트링 선택 라인(SSL)과 이웃하는 스트링 선택 라인(SSL) 사이의 불순물 주입 영역(132) 상에는 비트라인 콘택(BLC, 138)이 위치한다. 그리고 상기 비트라인 콘택(BLC, 138)은 상기 라인들(SSL, GSL, WL)과 교차하는 비트라인(BL, 140)과 접한다. 여기서 상기 소자분리막(17)의 바닥 프로파일은 상기 선택 라인(SSL, GSL) 하부에서 상기 비트라인(BL)을 따라 굴곡진 요철 형태를 가진다.
따라서, 본 실시예에 따른 낸드형 비휘발성 메모리 장치의 형성 방법 및 그에 의해 형성된 낸드형 비휘발성 메모리 장치를 살펴보면, 채널을 위한 리세스된 영역을 먼저 형성한 후에 소자분리막을 위한 트렌치를 형성하므로, 종래에 비해 DOF 마진을 확보하기가 보다 용이하여, 정확하게 리세스된 채널 영역을 형성할 수 있다. 또한 부유 게이트가 소자분리막과 자기 정렬적으로 형성되어 오정렬을 방지할 수 있다. 이로써 신뢰성 있는 낸드형 비휘발성 메모리 장치를 구현할 수 있다.
본 발명에 따른 비휘발성 메모리 장치의 형성 방법 및 이에 의해 형성된 비휘발성 메모리 장치를 살펴보면, 채널을 위한 리세스된 영역을 먼저 형성한 후에 소자분리막을 형성하므로 종래에 비해 DOF(Depth of Focus) 마진을 확보하기가 보다 용이하다. 따라서 리세스된 채널을 정확하게 형성하기 용이하여 쇼트 채널에 따른 펀치 쓰루등의 문제를 방지할 수 있다. 또한 부유게이트가 소자분리막과 자기정렬적으로 형성되므로 오정렬이 방지된다. 이로써 신뢰성 있는 비휘발성 메모리 장치를 구현할 수 있다.
Claims (23)
- 셀 어레이 영역을 포함하는 반도체 기판을 준비하는 단계;상기 셀 어레이 영역에서 상기 반도체 기판을 식각하여 리세스된 영역을 형성하는 단계;상기 리세스된 영역의 일부를 포함하는 상기 반도체 기판을 식각하여 바닥의 깊이가 다르며 상기 리세스된 영역과 교차하며 서로 연결된 제 1 트렌치 및 제 2 트렌치를 형성하는 단계;상기 제 1 및 제 2 트렌치를 채워 요철 형태의 바닥 프로파일을 가지는 소자분리막을 형성하여 활성 영역을 한정하는 단계;상기 리세스된 영역을 포함하는 상기 활성 영역의 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 상에 상기 리세스된 영역을 채우며 부유 게이트, 게이트 층간절연 패턴 및 제어 게이트를 구비하는 게이트 구조물을 형성하는 단계를 구비하는 비휘발성 메모리 장치의 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 트렌치는 상기 리세스된 영역 보다 깊으며, 상기 제 2 트렌치는 상기 제 1 트렌치 보다 깊은 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
- 제 2 항에 있어서,상기 제 2 트렌치의 깊이는 상기 리세스된 영역의 깊이와 상기 제 1 트렌치의 깊이의 합에 대응하는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 트렌치를 형성하기 전에, 상기 리세스된 영역이 형성된 상기 반도체 기판에 대해 산화 공정을 진행하여 상기 리세스된 영역의 바닥과 측벽에 희생 산화막을 형성하는 단계와,상기 게이트 절연막을 형성하기 전에, 상기 희생 산화막을 제거하여 상기 리세스된 영역의 측벽과 바닥 사이의 모서리 부분을 라운딩(rounding)시키는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
- 제 1 항에 있어서,상기 게이트 절연막 상에 게이트 구조물을 형성하는 단계는,상기 게이트 절연막이 형성된 상기 반도체 기판의 전면 상에 부유 게이트막을 형성하는 단계;상기 부유 게이트막에 대해 평탄화 공정을 진행하여 상기 소자분리막의 상부면을 노출시키는 동시에 상기 소자분리막들 사이에 부유 게이트 패턴을 형성하는 단계;상기 소자분리막의 상부를 일부 제거하는 단계;게이트 층간절연막을 형성하는 단계;제어게이트막을 형성하는 단계; 및상기 제어게이트막, 상기 게이트 층간절연막 및 상기 부유 게이트 패턴을 패터닝하여 부유 게이트, 게이트 층간절연 패턴 및 제어 게이트를 구비하는 게이트 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
- 제 5 항에 있어서,상기 제어 게이트막을 형성하기 전에, 상기 게이트 층간절연막의 일부를 식각하여 상기 부유 게이트 패턴의 일부를 노출시키는 단계를 더 포함하며,상기 게이트 층간절연막 패턴은 상기 제어 게이트 보다 작은 폭을 가지도록 형성되어 상기 부유 게이트와 상기 제어 게이트는 서로 접하도록 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
- 셀 어레이 영역을 구비하는 반도체 기판을 준비하는 단계;상기 반도체 기판 상에 패드 산화막 및 제 1 하드마스크막을 형성하는 단계;상기 셀 어레이 영역에서 상기 제 1 하드마스크막과 상기 패드 산화막을 패터닝하여 상기 반도체 기판을 가로지르는 복수개의 서로 평행한 제 1 하드마스크 패턴들과 그 하부의 패드 산화막 패턴을 형성하는 단계;상기 제 1 하드 마스크 패턴을 식각마스크로 이용하여 상기 반도체 기판을 패터닝하여 상기 반도체 기판에 복수개의 리세스된 영역들을 형성하는 단계;상기 제 1 하드 마스크 패턴을 제거하여 상기 패드 산화막을 노출시키는 단계;상기 패드 산화막이 노출된 상기 반도체 기판 상에 상기 리세스된 영역과 교차하며 복수개의 서로 평행한 제 2 하드마스크 패턴들을 형성하는 단계;상기 제 2 하드마스크 패턴을 식각 마스크로 이용하여 상기 패드산화막과 그 하부의 상기 반도체 기판을 식각하여 제 1 트렌치를 형성하고 상기 리세스된 영역의 바닥의 상기 반도체 기판을 식각하여 상기 제 1 트렌치 보다 깊은 제 2 트렌치를 형성하는 단계;상기 제 1 및 제 2 트렌치를 채워 요철 형태의 바닥 프로파일을 가지는 소자분리막을 형성하여 활성 영역을 한정하는 단계;상기 제 2 하드마스크 패턴 및 상기 패드 산화막을 제거하여 상기 소자분리막 사이에서 상기 리세스된 영역을 포함하는 상기 반도체 기판을 노출시키는 단계;상기 노출된 반도체 기판 상에 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 상에 상기 리세스된 영역을 채우는 부유 게이트, 게이트 층간절연 패턴 및 제어 게이트를 구비하는 게이트 구조물을 형성하는 단계를 구비하는 비휘발성 메모리 장치의 형성 방법.
- 제 7 항에 있어서,상기 제 2 트렌치의 깊이는 상기 리세스된 영역의 깊이와 상기 제 1 트렌치의 깊이의 합에 대응하는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
- 제 7 항에 있어서,상기 리세스된 영역을 형성한 후에, 상기 반도체 기판에 대해 산화 공정을 진행하여 상기 리세스된 영역의 바닥과 측벽에 희생 산화막을 형성하는 단계를 더 구비하며,상기 패드산화막을 제거하는 단계는 상기 희생산화막을 제거하여 상기 리세스된 영역의 측벽과 바닥 사이의 모서리 부분을 라운딩(rounding)시키는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
- 제 7 항에 있어서,상기 게이트 구조물을 형성하는 단계는,상기 게이트 절연막이 형성된 상기 반도체 기판의 전면 상에 부유 게이트막을 형성하는 단계;상기 부유 게이트막에 대해 평탄화 공정을 진행하여 상기 소자분리막을 노출시키는 동시에 상기 소자분리막들 사이에 부유 게이트 패턴을 형성하는 단계;상기 소자분리막의 상부를 일부 제거하는 단계;게이트 층간절연막을 형성하는 단계;제어게이트막을 형성하는 단계; 및상기 제어 게이트막, 상기 게이트 층간절연막 및 상기 부유 게이트 패턴을 식각하여 상기 소자분리막을 가로지르는 제어게이트 및 그 하부의 게이트 층간절연 패턴 및 그 하부에서 상기 소자분리막 사이에 위치하는 부유 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
- 제 10 항에 있어서,상기 제어 게이트막을 형성하기 전에, 상기 게이트 층간절연막을 식각하여 상기 부유 게이트 패턴의 일부를 노출시키는 단계를 더 포함하며,상기 게이트 층간절연막 패턴은 상기 제어 게이트 보다 작은 폭을 가지도록 형성되어 상기 부유 게이트와 상기 제어 게이트는 서로 접하도록 형성되는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
- 셀 어레이 영역을 포함하는 반도체 기판;상기 셀 어레이 영역에서 상기 반도체 기판을 가로지르며 활성 영역을 정의하되 깊은 바닥과 낮은 바닥으로 이루어진 요철 형태의 바닥 프로파일을 가지는 소자분리막;상기 활성 영역 상의 게이트 절연막; 및상기 게이트 절연막 상에 위치하는 부유 게이트, 게이트 층간절연 패턴 및 제어 게이트를 포함하는 게이트 구조물을 구비하되,상기 활성 영역은 리세스된 영역을 구비하며,상기 게이트 절연막은 상기 리세스된 영역의 프로파일을 따라 콘포말하게 형성되고, 상기 부유 게이트는 상기 리세스된 영역을 채우도록 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 12 항에 있어서,상기 게이트 층간절연 패턴은 상기 제어 게이트보다 작은 폭을 가지며 상기 부유 게이트와 상기 제어 게이트는 서로 접하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 12 항에 있어서,상기 소자분리막의 깊은 바닥과 낮은 바닥의 깊이 차이는 상기 리세스된 영역의 깊이에 해당하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 반도체 기판에 형성되어 활성 영역을 정의하되 복수개의 서로 평행한 소자분리막들;상기 소자분리막 상에서 상기 소자분리막과 교차하는 복수개의 서로 평행한 워드라인들;상기 워드라인과 상기 활성 영역 사이에 개재된 부유 게이트;상기 워드라인과 부유 게이트 사이에 개재된 게이트 층간절연 패턴;상기 부유 게이트와 상기 활성 영역 사이에 개재된 게이트 절연막;상기 워드라인의 일 측의 상기 활성 영역들에 형성되며 상기 소자분리막에 의해 서로 절연되는 드레인 영역들;상기 워드라인의 다른 측의 상기 활성 영역들을 연결하여 형성되며 상기 워드라인과 평행한 공통 소오스 라인; 및상기 드레인 영역들과 전기적으로 연결되며 상기 워드라인 상에서 상기 워드 라인과 교차하는 비트라인을 구비하되,상기 부유 게이트 하부의 상기 활성 영역은 리세스된 영역을 구비하며,상기 게이트 절연막은 상기 리세스된 영역의 프로파일을 따라 콘포말하게 형성되고, 상기 부유 게이트는 상기 리세스된 영역을 채우도록 형성되며,상기 소자분리막은 상기 비트라인을 따라 굴곡지며 깊은 바닥과 낮은 바닥으로 이루어진 요철 형태의 바닥 프로파일을 가지는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 15 항에 있어서,상기 소자분리막의 깊은 바닥과 낮은 바닥의 깊이 차이는 상기 리세스된 영역의 깊이에 해당하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 15 항에 있어서,상기 리세스된 영역과 상기 소자분리막의 깊은 바닥은 상기 워드라인 하부에 위치하는 것을 특징으로 비휘발성 메모리 장치.
- 제 15 항에 있어서,상기 비휘발성 메모리 장치는 상기 공통 소오스 라인과 접하는 공통 소오스 라인 콘택을 더 구비하며,상기 워드라인은 상기 공통 소오스 라인 콘택에 인접하며 상기 공통 소오스 라인 콘택 쪽으로 오목한 워드라인 측벽을 가지는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 18 항에 있어서,상기 리세스된 영역은 연장되어 상기 공통 소오스 라인 콘택에 인접한 상기 워드라인 하부에 위치하며, 상기 오목한 워드라인 측벽 프로파일을 따라 상기 공통 소오스 라인 콘택 쪽으로 오목한 측벽을 가지는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 18 항에 있어서,상기 공통 소오스 라인 콘택에 인접한 상기 워드라인 하부의 상기 반도체 기판은 리세스된 영역을 포함하지 않는 것을 특징으로 하는 비휘발성 메모리 장치.
- 반도체 기판에 형성되어 활성 영역을 정의하며 복수개의 서로 평행한 소자분리막들;상기 활성 영역의 상부를 가로지르되 서로 평행한 스트링 선택 라인 및 접지 선택 라인;상기 스트링 선택 라인 및 상기 접지 선택 라인 사이에 배치되되 상기 활성 영역의 상부를 가로지르는 복수개의 평행한 워드 라인들;상기 워드라인과 상기 활성 영역 사이에 개재된 제 1 부유 게이트;상기 워드라인과 상기 제 1 부유 게이트 사이에 개재된 제 1 게이트 층간절연 패턴;상기 제 1 부유 게이트와 상기 활성 영역 사이에 개재된 제 1 게이트 절연막;상기 선택 라인과 상기 활성 영역 사이에 개재된 제 2 게이트 절연막; 및상기 선택 라인에 인접하는 상기 활성 영역과 전기적으로 접하며 상기 선택 라인과 교차하는 비트라인을 구비하되,상기 선택 라인 하부의 상기 활성 영역은 리세스된 영역을 구비하며,상기 제 2 게이트 절연막은 상기 리세스된 영역의 프로파일을 따라 콘포말하게 형성되고,상기 소자분리막은 상기 비트라인을 따라 낮은 바닥과 깊은 바닥을 구비하는 굴곡진 요철 형태의 바닥 프로파일을 가지는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 21 항에 있어서,상기 소자분리막의 깊은 바닥과 낮은 바닥의 깊이 차이는 상기 리세스된 영역의 깊이에 해당하는 것을 특징으로 하는 비휘발성 메모리 장치.
- 제 21 항에 있어서,상기 리세스된 영역과 상기 소자분리막의 깊은 바닥은 일직선을 따라 배치되는 것을 특징으로 비휘발성 메모리 장치.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/583,796 US7531409B2 (en) | 2005-11-01 | 2006-10-20 | Fabrication method and structure for providing a recessed channel in a nonvolatile memory device |
| TW095139965A TW200719436A (en) | 2005-11-01 | 2006-10-30 | Fabrication method and structure for providing a recessed channel in a nonvolatile memory device |
| US12/417,127 US20090200596A1 (en) | 2005-11-01 | 2009-04-02 | Fabrication method and structure for providing a recessed channel in a nonvolatile memory device |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20050103866 | 2005-11-01 | ||
| KR1020050103866 | 2005-11-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20070047202A KR20070047202A (ko) | 2007-05-04 |
| KR100726359B1 true KR100726359B1 (ko) | 2007-06-11 |
Family
ID=38071556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060055061A KR100726359B1 (ko) | 2005-11-01 | 2006-06-19 | 리세스된 채널을 구비하는 비휘발성 메모리 장치의 형성방법 및 그에 의해 형성된 장치 |
Country Status (3)
| Country | Link |
|---|---|
| KR (1) | KR100726359B1 (ko) |
| CN (1) | CN1959960A (ko) |
| TW (1) | TW200719436A (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101096907B1 (ko) * | 2009-10-05 | 2011-12-22 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 형성방법 |
| CN108987401A (zh) * | 2018-07-20 | 2018-12-11 | 上海华力微电子有限公司 | 一种提高闪存单元擦除态均匀性的工艺集成方法 |
| CN110277393A (zh) | 2019-06-19 | 2019-09-24 | 上海华力微电子有限公司 | 闪存及其制造方法 |
| CN111403400B (zh) * | 2020-03-31 | 2023-05-26 | 长江存储科技有限责任公司 | 存储器的阵列共源极及其形成方法 |
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-
2006
- 2006-06-19 KR KR1020060055061A patent/KR100726359B1/ko not_active IP Right Cessation
- 2006-10-30 TW TW095139965A patent/TW200719436A/zh unknown
- 2006-11-01 CN CNA2006101432807A patent/CN1959960A/zh active Pending
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| KR20070004351A (ko) * | 2005-07-04 | 2007-01-09 | 주식회사 하이닉스반도체 | 낸드형 플래시 메모리 소자 및 그것의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200719436A (en) | 2007-05-16 |
| KR20070047202A (ko) | 2007-05-04 |
| CN1959960A (zh) | 2007-05-09 |
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|
| LAPS | Lapse due to unpaid annual fee |